JPH0793015B2

JPH0793015B2 - 半導体メモリ

Info

Publication number: JPH0793015B2
Application number: JP20753687A
Authority: JP
Inventors: 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-08-21
Filing date: 1987-08-21
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS6450298A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括してデ
ータの消去を行ない、かつ１ビット毎にデータの書込み
が可能な半導体メモリに関する。

（従来の技術）データの消去が可能な不揮発性半導体メモリはEPROM（E
rasable and Programable Read Only Memory）として知
られており、その中で電気的にデータ消去が行われるも
のを特にE²PROM（Electrically Erasable PROM）と称し
ている。さらにこのようなE²PROMの中には全セル一括し
てデータ消去を行なうことができるものが実用化されて
いる。

第17図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のE²PROMのメモリセルアレイ部分の等
価回路図である。図中、100はそれぞれフローティング
ゲート電極（浮遊ゲート電極）、コントロールゲート電
極（制御ゲート電極）及びイレースゲート電極（消去ゲ
ート電極）を備え、データ消去が電気的に行なえる不揮
発性トランジスタからなるメモリセルであり、これらメ
モリセル100は行列状に配置されている。そして、図中
の横方向である行方向の同一行に配置されている各メモ
リセル100のドレインは複数のビット線101のいずれかに
それぞれ共通接続されており、かつ同一行に配置されて
いる各メモリセル100のソースは複数の接地線102のいず
れかにそれぞれ共通接続されている。また、図中の縦方
向である列方向の同一列に配置されている各メモリセル
100のコントロールゲート電極は複数の行線103のいずれ
かにそれぞれ共通接続され、同一行に配置されている各
メモリセル100のイレースゲート電極は複数の消去線104
のいずれかにそれぞれ共通接続されている。

このように従来のE²PROMでは１ビットのメモリセルを１
個の不揮発性トランジスタで構成し、各メモリセルを対
応するビット線、接地線、行線及び消去線に接続するよ
うにしている。

すなわち、従来のE²PROMでは各ビット毎にビット線、接
地線、行線及び消去線からなる４本の配線が必要であ
る。しかも、各セルのドレインは拡散領域で構成され、
ビット線は例えばアルミニウム等の金属配線で構成され
ているので、各セルを対応するビット線と接続する場合
にはコンタクトを形成する必要があり、このコンタクト
の形成位置では通常、配線幅よりも広い面積を必要とす
る。このため、従来ではセルの高集積化を図ることが困
難であるという問題がある。また、コンタクトの数が多
くなる程、製造歩留りが低下する。

（発明が解決しようとする問題点）このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があ
り、このことがセルの高集積化の実現を阻害している。
そこでこの発明は配線の本数及びコンタクトの数を削減
することによりセルの高集積化が実現できる半導体メモ
リを提供することを目的としている。

［発明の構成］（問題点を解決するための手段）この発明の半導体メモリは、書込み及び読出しが可能な
メモリセルが１個以上直列接続されかつ行列状に配置さ
れた複数個の直列回路と、上記複数個の直列回路のうち
同一列に配置された各直列回路それぞれの一端が共通に
接続されたビット線と、上記複数個の直列回路のうち同
一行に配置された各直列回路に対して共通に設けられ、
これら各直列回路を構成するメモリセルにそれぞれ接続
された複数の行線と、上記複数個の直列回路を行単位で
選択する第１の選択手段と、上記第１の選択手段で選択
された特定行の直列回路のうち特定の行線に接続された
メモリセルを選択する第２の選択手段とを具備したこと
を特徴とする。

（作用）この発明の半導体メモリでは、データの書込み時及び読
出し時には非選択セルのコントロールゲート電極が接続
された行線に高電圧が印加され、選択セルのコントロー
ルゲート電極が接続された行線にはこれよりも低い電圧
が印加される。そして、データ読出し時にはビット線に
読出し電圧が印加され、データ書込み時には書込みデー
タに応じた電圧がビット線に印加される。また、データ
消去時には消去線に消去用の高電圧が印加される。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をE²PROM（以下、単にメモリと称す
る）に実施した場合のメモリセルアレイ部分の等価回路
図である。図において、10はそれぞれメモリセル11が４
個直列接続されて構成された直列回路である。これら各
直列回路10内の各メモリセル11は、それぞれソース，ド
レイン領域、このソース，ドレイン領域間のチャネル領
域上に設けられたフローティングゲート電極、このフロ
ーティングゲート電極と重なるように設けられたイレー
スゲート電極及びコントロールゲート電極とからなり、
電気的にデータ消去が可能な不揮発性トランジスタで構
成されている。またこれら直列回路10は行列状に複数個
配置されており、各直列回路10の一端は複数のビット値
12₁,…12_Nのいずれかに接続されており、他端はそれぞ
れ0Vの電圧が印加される複数の接地線13₁,…13_Mのいず
れかに接続されている。また、直列回路10内の各４個の
メモリセル11のコントロールゲート電極は各４本の行線
14₁₁,14₂₁,…14₄₁〜14_1M,14_2M,…14_4Mのそれぞれに接続
されており、これら各４本の行線14₁,14₂,…14₄は図中
の横方向である行方向に配置された複数の直列回路10に
対して共通に配線されている。さらに、同一列に配置さ
れた各直列回路10内の各メモリセル11のイレースゲート
電極は消去線15₁,…15_Nのいずれか１本に共通に接続さ
れている。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示す。さらに２図中のＩ−Ｉ′線
に沿った断面構造を第３図の断面図に、第２図中のII−
II′線に沿った断面構造を第４図の断面図にそれぞれ示
す。このメモリは基板20として例えばＰ型シリコン半導
体基板が使用される。この基板20の表面領域には上記各
直列回路10を構成する４個のメモリセル11のソース，ド
レイン領域となるN⁺型領域21がそれぞれ分離して形成さ
れている。そして第２図中、最上部及び最下部にそれぞ
れ位置するN⁺型領域21A,21Bはそれぞれ互いに隣合う直
列回路10で共通にされており、これらN⁺型領域21A,21B
は前記接地線13として使用される。さらに上記N⁺型領域
21Aと21Bとの中間に位置する各N⁺型領域21Cには、それ
ぞれコンタクトホール22を介して例えばアルミニウムで
構成された金属配線23が接続されている。これらの金属
配線23はそれぞれ前記ビット線12として使用される。ま
た、各N⁺型領域21相互間には、絶縁膜を介して第１層目
の多結晶シリコン層で構成され、電気的に浮遊状態にさ
れた電極24が形成されている。これらの電極24は各メモ
リセル11のフローティングゲート電極を構成している。
さらに第２図中、横方向に配置された複数の電極24上に
渡って第３層目の多結晶シリコン層で構成された電極25
が絶縁膜を介して形成されている。これらの電極25は各
メモリセル11のコントロールゲート電極と行線14を構成
している。さらに各列に配置された直列回路10の相互間
には第２層目の多結晶シリコン層で構成された電極26が
絶縁膜を介して形成されており、この電極26は上記第１
層目の多結晶シリコン層で構成された各電極24の一部と
重なっている。この電極26は各メモリセル11のイレース
ゲート電極と消去線15とを構成している。

すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N⁺型領域21Aもしくは21Bからなる接地線13に接続し、各
メモリセル11のコントロールゲート電極を電極25で構成
された行線14に接続すると共に各メモリセル11のイレー
スゲート電極を消去線15に接続するようにしたものであ
る。

第５図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記ビット線12は列デコー
ダ16に接続されており、各４本の行線14₁,14₂,…14₄は
それぞれ複数の行デコーダ17₁〜17_Mのうち対応するもの
に接続されている。これら各行デコーダ17₁〜17_Mには、
昇圧回路18において外部から供給される通常の電源電圧
V_CCを昇圧することによって得られる高電圧V_PP1及びV_PP
2が供給される。また、上記消去線15には消去電圧発生
回路19で電圧V_CCを昇圧することによって得られる消去
電圧が供給される。

ここで例えば通常の電源電圧V_CCは5Vに、高電圧V_PP1は1
0VにV_PP2は20Vにそれぞれされている。また、消去電圧
発生回路19は25V程度の消去電圧を発生する。

次に上記構成でなるメモリの動作について説明する。

まず、データ読出し時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14がそのとき
のアドレスに対応した一つの行デコーダ17の出力によ
り、選択セルのコントロールゲート電極が接続されてい
る行線のみに2V〜5Vの範囲の電圧が印加され、残り３本
の行線には昇圧回路18からの5V〜10Vの範囲の電圧が印
加される。なお、他の行デコーダ17の出力は全て0Vにさ
れている。ここで例えば、選択すべきセルを含む直列回
路10がビット線12₁と４本の行線14₁₁〜14₄₁に接続され
たものであり、かつ選択すべきセルが行線14₂₁に接続さ
れたものであるとき、行デコーダ17₁の出力により４本
の行線14₁₁〜14₄₁うち行線14₂₁のみに2V〜5Vの範囲の電
圧が印加され、残り３本の行線には5V〜10Vの範囲の電
圧が印加される。ここで、各メモリセル11は予めデータ
の書込みモード動作時の書込み状態に応じてそれぞれ閾
値電圧が設定されており、上記2V〜5Vの範囲の電圧は例
えば消去状態のままのセルの低い閾値電圧よりも高くか
つ例えば“1"が書込まれた後の高い閾値電圧よりも低い
電圧であり、上記5V〜10Vの範囲の電圧は“1"が書込ま
れた後の高い閾値電圧よりも充分に高い電圧である。従
って、このような電圧が４本の行線14₁₁〜14₄₁に印加さ
れることにより、行線14₂₁を除く３本の行線14₁₁,14₃₁,
14₄₁にコントロールゲート電極が接続されている３個の
メモリセル11は充分にオン状態になる。他方、行線14₂₁
にコントロールゲート電極が接続されている選択セルは
その閾値電圧に応じてオン，オフ状態が決定される。

また、このデータ読出し時には、列デコーダ16の出力に
より対応するビット線12₁に2Vの読み出し電圧が印加さ
れる。ここで上記選択セルの閾値電圧が低くされてお
り、前記行線14₂₁の電圧でオン状態にされるならば、ビ
ット線12₁に印加された2Vの読み出し電圧は上記直列回
路10を介して0Vの接地線13₁に放電される。他方、上記
選択セルの閾値電圧が高くされており、前記行線14₂₁の
電圧が印加されてもオフ状態のままであるならば、ビッ
ト線12₁に印加された2Vの読み出し電圧はそのまま維持
される。このようにビット線12の電圧は選択セルの閾値
電圧の高低に応じて異なり、その電位差をビット線12に
接続されている図示しないセンスアンプ回路で増幅する
ことにより、理論的な“1",“0"の判定を行なう。な
お、このデータ読出し時に非選択セルが接続された行線
14に印加される電圧は通常、8V程度に設定することが特
性上及び信頼性上から望ましい。

次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ17
のデコード出力により、選択すべきセルを含む直列回路
10に接続されている４本の行線14のうち、選択セルのコ
ントロールゲート電極が接続されている行線のみに上記
昇圧回路18からの10Vの昇圧電圧が印加され、残り３本
の行線には20Vの昇圧電圧が印加される。なお、他の各
行デコーダ17の出力は全て0Vにされている。ここで例え
ば上記データ読出しの時と同様に、選択すべきセルを含
む直列回路10がビット線12₁と４本の行線14₁₁〜14₄₁に
接続されたものであり、かつ選択すべきセルが行線14₂₁
に接続されたものであるとすると、４本の行線14₁₁〜14
₄₁うち行線14₂₁のみに行デコーダ17₁からの10Vの電圧が
印加され、残り３本の行線には20Vの電圧が印加され
る。また、このデータ書込み時では対応するビット線12
₁には列デコーダ16から出力され、そのときの書込みデ
ータに基づいて異なる２種類の電圧が印加される。例え
ば“1"のデータを書込む場合には10Vの電圧が、他方、
“0"のデータを書込む場合には0Vの電圧がビット線12₁
に印加される。

ここで行線14₂₁を除く３本の行線14₁₁,14₃₁,14₄₁に印加
された20Vの電圧がコントロールゲート電極に供給され
る３個のメモリセル11はそれぞれ３極管動作するため、
選択セルのソース，ドレイン領域にはビット線12₁と接
地線13₁それぞれの電圧がほぼそのまま印加される。こ
のとき、ビット線12₁に10Vの電圧が印加されているなら
ば、上記選択セルのソース領域からドレイン領域に向か
って電子が走行する。そして、特にドレイン領域の近傍
に生じる空乏層に電界が集中し、これにより電子が加速
されて前記第３図中の基板20の表面から絶縁膜のエネル
ギー障壁を越えるに十分なエネルギーが与えられる。こ
のような電子はホット・エレクトロンと呼ばれ、この電
子は10Vの高電圧に設定されている選択セルのコントロ
ールゲート電極に引かれてフローティングゲート電極に
飛び込み、ここに捕獲される。この結果、選択セルのフ
ローティングゲート電極が負に帯電し、閾値電圧が上昇
して高くなる。他方、ビット線12₁に0Vの電圧が印加さ
れているならば、上記のような電子の走行は発生せず、
閾値電圧は元の低い状態のままである。このようにして
１個のセル毎にデータの書込みが行われる。

この実施例のメモリにおけるデータ消去は全セルについ
て一括して行われる。すなわち、このときは第８図のタ
イミングチャートに示すように全ての行線14及びビット
線12が列デコーダ16及び行デコーダ17の出力により0Vに
設定され、かつ全ての消去線15が消去電圧発生回路19か
らの出力により25Vの高電圧に設定される。これにより
各セルのイレースゲート電極に25Vの高電圧が印加さ
れ、これにより各セルのフローティングゲート電極とイ
レースゲート電極との間にフィールド・エミッションと
呼ばれる電界放出が生じ、フローティングゲート電極に
蓄積されていた電子がイレースゲート電極に放出され
る。この結果、各セルの閾値電圧は初期状態と同様に低
い状態に戻る。また、データ消去時に、消去電圧発生回
路19からの25Vの高電圧を１本の消去線15のみに選択的
に印加することにより、直列回路10内のセルデータの消
去を列単位で行なうことができる。

このように上記実施例のメモリでは１ビット毎のデータ
の読出し及び書込みと全セル一括もしくは列単位でデー
タ消去を行なうことができる。しかもメモリセルアレイ
を構成するに当り、従来では１ビット毎に１本のビット
線、消去線を必要としていたが、上記実施例の場合には
４個のメモリセルを直列接続して使用することにより４
個のセルに対し１本のビット線、消去線で済む。このた
め、配線本数を従来よりも大幅に削減することができ
る。しかも、セルをビット線と接続するためのコンタク
トは４個のセルに対して１個のみ設ければよい。このた
め、上記実施例のメモリではセルの高集積化を容易に実
現することができる。また、コンタクトの数が削減され
ることにより、製造歩留りの大幅な向上も期待できる。

第９図は上記第５図のメモリの行デコーダ17において、
データ書込み時に各行線14に10Vもしくは20Vの高電圧を
印加する回路部分の構成を具体的に示した全体の回路図
である。行デコーダ17₁〜17_Mは例えば４ビットのアドレ
スA3,A4,A5,A6に基づきいずれか一つが活性化されるよ
うになっており、活性化された一つの行デコーダ17のデ
コード出力に基づいて同一行に配置されている複数の直
列回路10が選択される。さらに同一行に配置されている
複数の直列回路10が接続された４本の行線のうちの一本
が２ビットのアドレスA1及びA2に基づいて選択されるよ
うになっている。

すなわち、各行デコーダ17には上記４ビットのアドレス
A3,A4,A5,A6の正相信号もしくは逆相信号の組合わせが
供給される行グループ・デコーダ（以下、RGDと称す
る）30が設けられている。このRGD30のデコード出力▲
▼は行グループ・デコーダバッファ（以下、RGDBと
称する）31に供給されるとともに、４本の行線14に対応
して設けられ、データの書込み時に各行線に前記10Vも
しくは20Vの高電圧を出力する４個のデコード・アウト
プットバッファ（以下、DOPBと称する）32₁〜32₄に並列
に供給される。また上記RGDB31の出力RGSも上記４個のD
OPB32₁〜32₄に並列に供給される。

さらに各行デコーダ17には上記２ビットのアドレスA1,A
2の正相信号もしくは逆相信号の組合わせが供給される
４個の行・部分デコーダ（以下、RPDと称する）33₁〜33
₄が設けられている。そしてこれらRPD33₁〜33₄のデコー
ド出力RD1〜RD4は上記４個のDOPB32₁〜32₄のうち対応す
るものに供給されている。そして４個のDOPB32₁〜32₄は
上記RGD30の出力▲▼、RGDB31の出力RGS及びRPD35
の出力に応じて対応する行線14に10V、20Vの高電圧もし
くは0Vの接地電圧を出力する。

第10図は上記行デコーダ17₁に設けられるRGD30の詳細な
構成を示す回路図である。この回路は電源電圧V_CCと信
号▲▼の出力ノード40との間に並列に挿入され、各
ゲートに４ビットのアドレスA3,A4,A5,A6がそれぞれ印
加される４個のＰチャネルMOSトランジスタ41〜44と、
上記出力ノード40と接地との間に直列に挿入され、各ゲ
ートに４ビットのアドレスA3,A4,A5,A6がそれぞれ印加
される４個のＰチャネルMOSトランジスタ45〜47とから
構成されている。他の行デコーダ17に設けられるRGD30
もこれと同様な構成にされており、４ビットのアドレス
A3,A4,A5,A6の正相、逆相信号の組合わせが異なるだけ
である。

第11図は上記行デコーダ17₁に設けられるRGDB31の詳細
な構成を示す回路図である。高電圧V_PP2が印加されるノ
ード50とノード51との間にはＮチャネルMOSトランジス
タ52が挿入されている。さらに上記ノード51と信号RGS
の出力ノード53との間にはＮチャネルMOSトランジスタ5
4が挿入されている。上記一方のトランジスタ52のゲー
トはノード53に接続され、他方のトランジスタ54のゲー
トはノード51に接続されている。さらに上記ノード51に
はＮチャネルMOSトランジスタで構成されたキャパシタ5
5の一端が接続されており、このキャパシタ55の他端は
クロック信号φ1cが印加されるノード56に接続されてい
る。また、上記ノード53にはデプレッション型のＮチャ
ネルMOSトランジスタ57の一端が接続されており、この
トランジスタ57の他端はＰチャネルMOSトランジスタ58
及びＮチャネルMOSトランジスタ59からなり、上記RGD30
からのデコード出力▲▼が供給されるCMOSインバー
タ60の出力ノード61に接続されている。そして、上記デ
プレッション型のトランジスタ57のゲートには電圧V_CC
が常時供給されている。なお、この回路において、特に
型を指定していないトランジスタは全てエンハンスメン
ト型のものである。

第12図は上記各行デコーダ17に設けられるRPD35の詳細
な構成を示す回路図である。この回路はアドレスA1とA2
とが入力されるRPD35₁を例示したものであり、電源電圧
V_CCと信号RD1を得るための出力ノード65との間には２個
のＰチャネルMOSトランジスタ66,67が並列に挿入されて
おり、そのゲートにはアドレスA1,A2がそれぞれ印加さ
れる。さらに、上記ノード65と接地との間には２個のＮ
チャネルMOSトランジスタ68,69が直列に挿入され、その
ゲートにはアドレスA1,A2がそれぞれ印加される。上記
以外の他のRPD35もこれと同様の構成にされており、入
力アドレスの組合わせが異なるだけである。すなわち第
13図にまとめて示すように、RPD35₂には▲▼とA2
が、RPD35₃にはA1と▲▼が、RPD35₄には▲▼と
▲▼がそれぞれ入力される。

第14図は上記各行デコーダ17に設けられるDOPB32の詳細
な構成を示す回路図である。高電圧V_PP2が印加されるノ
ード70とノード71との間にはＮチャネルMOSトランジス
タ72が挿入されている。さらに上記ノード71とノード73
との間にはＮチャネルMOSトランジスタ74が挿入されて
いる。上記一方のトランジスタ72のゲートはノード73に
接続され、他方のトランジスタ74のゲートはノード71に
接続れている。さらに上記ノード71にはＮチャネルMOS
トランジスタで構成されたキャパシタ75の一端が接続さ
れており、このキャパシタ75の他端はクロック信号φ1c
が印加されるノード76に接続されている。また、上記ノ
ード73にはゲートに電圧V_CCが常時印加されているデプ
レッション型のＮチャネルMOSトランジスタ77の一端が
接続されており、このトランジスタ77の他端はＰチャネ
ルMOSトランジスタ78及びＮチャネルMOSトランジスタ79
からなり、前記RPD35iからのデコード出力RDiが供給さ
れるCMOSインバータ80の出力ノード81に接続されてい
る。

さらに高電圧V_PP2が印加されるノード70と行線14が接続
されているノード81との間には２個のＰチャネルMOSト
ランジスタ82,83が直列に挿入されており、ノード81と
高電圧V_PP1が印加されるノード84との間には２個のＮチ
ャネルMOSトランジスタ85,86が直列に挿入されている。
上記トランジスタ82のゲートは前記RGDB31から出力され
る信号RGSが印加されるノード87にインバータ88を介し
て接続されており，トランジスタ86のゲートはこのノー
ド87に直接接続されている。上記トランジスタ83,85の
各ゲートは上記ノード73に接続されている。さらに上記
ノード81と接地との間にはＮチャネルMOSトランジスタ8
9が挿入されており、このトランジスタ89のゲートには
前記RGD30から出力される信号▲▼が印加されるよ
うになっている。なお、この回路において、特に型を指
定していないトランジスタは全てエンハンスメント型の
ものである。

第９図のように構成されたメモリにおいて、データの書
込みを行なう場合に６ビットのアドレスA1〜A6が例えば
全て“1"に設定されとする。これにより、行デコーダ17
₁内のRGD30のデコード出力▲▼と１個のRPD35₁のデ
コード出力RD1が共に“0"にされる。すなわち、第10図
で詳細に示されるPGD30では、４ビットのアドレスA3〜A
6が全て“1"にされることにより、４個のＰチャネルMOS
トランジスタ41〜44が全てオフし、４個のＮチャネルMO
Sトランジスタ45〜48が全てオンする。これによりオン
状態の４個のトランジスタ45〜48を直列に介して出力ノ
ード40が放電され、ノード40に得られる信号RGは0Vの
“0"に設定される。他方、第12図で詳細に示されるRPD3
5₁では、２ビットのアドレスA1,A2が共に“1"にされる
ことにより、２個のＰチャネルMOSトランジスタ66,67が
オフし、２個のＮチャネルMOSトランジスタ68,69がオン
する。これによりオン状態の２個のトランジスタ68,69
を直列に介してノード65が放電され、信号RD1も0Vの
“0"に設定される。行デコーダ17₁内の他のRPD35₂〜35₄
では、２ビットの入力アドレスA1,A2のいずれか一方が
“0"にされているめた、２個のＰチャネルMOSトランジ
スタ66,67の少なくとも一方がオン状態になる。このた
め、信号RD2〜RD4はV_CCの“1"に設定される。

一方、信号▲▼が“0"にされることによって、RGDB
31の出力信号RGSはV_PP2以上の電圧に設定される。すな
わち、第11図で詳細に示されるRGDB31では、信号▲
▼が“0"にされることによりCMOSインバータ60の出力ノ
ード61が“1"（V_CC）にされる。ここで、デプレッショ
ン型のトランジスタ52のゲートには電圧V_CCが印加され
ているため、ノード53も“1"（V_CC）にされる。これに
よりトランジスタ52がオン状態になりノード50に印加さ
れている高電圧V_PP2によってノード51が急速に充電さ
れ、さらにトランジスタ54もオン状態になり、ノード53
も高電圧V_PP2によって充電される。この後は、キャパシ
タ55による容量結合と、整流素子として作用するトラン
ジスタ54とにより、クロック信号φ1cが“0"から“1"に
変化する毎にノード53の電圧が順次昇圧され、最終的に
ノード53の信号RGSはV_PP2以上の値に設定される。

さらに上記RGD30の出力▲▼、RGDB31の出力RGS及び
RPD35₁の出力RD1が供給されるDOPB32₁から、選択行線14
₁₁に対して10Vの高電圧V_PP1が出力される。すなわち、
第14図で詳細に示されるDOPB32では、信号RGSが20V以上
の高電圧にされるためにトランジスタ84はオン状態にさ
れる。他方、この信号RGSが入力されるインバータ88の
出力は“0"になるので、トランジスタ82もオン状態にさ
れる。このとき、RPD35₁からのデコード出力RD1は“0"
になっているので、第11図回路の場合と同様にノード73
には20V以上の高電圧が出力され、これによりトランジ
スタ83はオフし、トランジスタ85はオン状態にされる。
しかも、このとき、RGD30からの出力▲▼は“0"で
あり、トランジスタ89はオフしているため、ノード81は
トランジスタ86,85を直列に介して電圧V_PP1で充電され
る。このとき、両トランジスタ86,85のゲートには20V以
上の高電圧が印加されているため、ノード81にはV_PP1の
10Vの電圧がそのまま出力される。

他方、選択行線14₁₁以外に接続されている行デコーダ17
₁内の他のDOPB32₂〜32₄では対応するRPD35₂〜35₄のデコ
ード出力RD2〜RD4がそれぞれ“1"にされているため、そ
れぞれのノード73は接地電圧に設定される。このため、
第14図回路内の各トランジスタ83がオン状態になり、ト
ランジスタ85はオフし、ノード81はトランジスタ82,83
を直列に介して電圧V_PP2で充電される。すなわち、行デ
コーダ17₁内のDOPB32₂〜32₄からはそれぞれ20Vの高電圧
が対応する行線14₂₁、14₃₁、14₄₁に出力される。

また、上記行デコーダ17₁以外のものでは、RGD30のデコ
ード出力▲▼が“1"にされ、前記第14図に示される
各DOPB32内のトランジスタ89がオン状態にされるので、
それぞれの出力電圧は接地電圧の0Vにされる。

第15図は上記第11図回路及び第14図回路で使用されるク
ロック信号φ1c及び後述するクロック信号φ2cを出力す
る発振回路の構成を示す回路図である。この発振回路は
リング・オッシレータとしてよく知られたものであり、
それぞれＰチャネル及びＮチャネルMOSトランジスタか
らなるCMOSインバータ90を奇数個、例えば５個設けてこ
れらを多段縦続接続するとともに、これらインバータの
相互間に抵抗素子として作用するＰチャネル及びＮチャ
ネルMOSトランジスタからなるトランスファゲート91と
キャパシタ92とを接続するようにしたものである。

第16図は前記行デコーダ17で使用される高電圧V_PP1及び
V_PP2を出力する昇圧回路の構成を示す回路図である。こ
の昇圧回路はチャージポンプ形式のよく知られたもので
あり、１段の単位回路が負荷トランジスタとして作用す
るＰチャネルMOSトランジスタ95と、整流用のＮチャネ
ルMOSトランジスタ96と、キャパシタ97とから構成され
ている。そして単位回路のキャパシタ97の一端には上記
第15図の発振回路で得られたクロック信号φ1cとφ2cと
が交互に入力されている。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみに2V〜5Vの範囲の電
圧を印加し、残り３本の行線には5V〜10Vの範囲の電圧
を印加する場合について説明したが、これはメモリセル
11の“1",“0"に対応した閾値電圧に応じて設定される
べきである。また、ビット線12に印加される2Vの読出し
電圧も必要に応じて変えることができる。なお、この読
出し電圧は、いわゆるソフトライト現象（読出しモード
時における弱い書込み）を抑制するためにはできるだけ
低く設定することが好ましい。

さらに上記実施例において、データ書込み時に４本の行
線14のうち選択セルが接続された行線のみに10Vの電圧
を印加し、残り３本の行線には20Vの電圧を印加する場
合について説明したが、これは選択セルのフローティン
グゲート電極に十分な量の電子が注入され、かつ非選択
セルが３極管動作するような高い電圧であればよい。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
16個、32個等の数のメモリセルを直列接続して使用する
ようにすればより配線本数の削減が実現できる。例え
ば、８個のメモリセルを直列接続して直列回路10を構成
すると集積度は従来メモリの２倍以上向上する。また、
集積度の向上に伴い、価格の大幅な低減が実現される。

また、上記実施例では各セルのコントロール電極及び行
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、配線の本数とビ
ット数に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる半導体メモリを提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は上
記実施例回路の一部を具体的に示した回路図、第10図、
第11図、第12図、第14図、第15図及び第16図はそれぞれ
上記第９図回路の一部を詳細に示す回路図、第13図は第
12図回路の入力信号をまとめて示す図、第17図は従来の
メモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……列デ
コーダ、17……行デコーダ、18……昇圧回路、19……消
去電圧発生回路、30……行グループ・デコーダ（RG
D）、31……行グループ・デコーダバッファ（RGDB）、3
2……デコード・アウトプットバッファ（DOPB）、33…
…行・部分デコーダ（RPD）。

Claims

【特許請求の範囲】

【請求項１】書込み及び読出しが可能なメモリセルが２
個以上直列接続されかつ行列状に配置された複数個の直
列回路と、上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルにそれぞれ接続された複数の行線と、上記複数個の直列回路を行単位で選択する第１の選択手
段と、上記第１の選択手段で選択された特定行の直列回路のう
ち特定の行線に接続されたメモリセルを選択する第２の
選択手段とを具備したことを特徴とする半導体メモリ。