JPS5870492A - メモリセルおよびその駆動方法 - Google Patents
メモリセルおよびその駆動方法Info
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- JPS5870492A JPS5870492A JP57169437A JP16943782A JPS5870492A JP S5870492 A JPS5870492 A JP S5870492A JP 57169437 A JP57169437 A JP 57169437A JP 16943782 A JP16943782 A JP 16943782A JP S5870492 A JPS5870492 A JP S5870492A
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- Japan
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- gate electrode
- gate
- voltage
- memory cell
- source
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ドープされた第１の導電型の半導体基板に第
２の導電型のソース領域とドレイン領域が設けられ、こ
れらの領域間の半導体範囲を覆う分離制御可能な２つの
ゲート電極が設けられ、しかも第１のゲート電極外にあ
ってソース領域およびドレイン領域まで達している半導
体範囲部分を第２のゲート電極の縁部が覆っており、さ
らに少なく々も第１のゲート電極を半導体基板から分肉
［１する多層ゲート絶縁層が設けられ、このゲート絶縁
層は起動電圧を変える電荷によって作用を受けるように
なっている二重ゲート電界効果トラン・ジスタを持つメ
モリセル並びにその駆動方法に関する。
２の導電型のソース領域とドレイン領域が設けられ、こ
れらの領域間の半導体範囲を覆う分離制御可能な２つの
ゲート電極が設けられ、しかも第１のゲート電極外にあ
ってソース領域およびドレイン領域まで達している半導
体範囲部分を第２のゲート電極の縁部が覆っており、さ
らに少なく々も第１のゲート電極を半導体基板から分肉
［１する多層ゲート絶縁層が設けられ、このゲート絶縁
層は起動電圧を変える電荷によって作用を受けるように
なっている二重ゲート電界効果トラン・ジスタを持つメ
モリセル並びにその駆動方法に関する。
この種のメモリセルは西独特許出願公開第２゜９１８．
８８８号公報（特願昭５５−６１６４５号）に詳細に記
載されている。二重ゲートトランジスタの複合層形のゲ
ート絶縁層はとぐにトンネル酸化物層（Ｓｉ０２）、そ
の上にある窒化シリコン層（Ｓｉ３Ｎ４）およびこれを
覆う酸窒化層からなる。
８８８号公報（特願昭５５−６１６４５号）に詳細に記
載されている。二重ゲートトランジスタの複合層形のゲ
ート絶縁層はとぐにトンネル酸化物層（Ｓｉ０２）、そ
の上にある窒化シリコン層（Ｓｉ３Ｎ４）およびこれを
覆う酸窒化層からなる。
この土には、互いに重なっている２つのポリシリコン平
面に両電極がある。第１のゲート電極はいわゆるメモリ
ゲートとして用いられる。これに対して第２のゲート電
極は、ソース領域およびドレイン領域をそれぞれ第１の
ゲート電極の方向へ拡張する反転層を半導体基板境界面
に形成するのに関与する。この種の反転層を有するトラ
ンジスタｉ”ｔＩＣＴ トランジスタ（インバージョン
・チャージ・トランジスタ）とも呼ばれている。論理情
報の記憶は、メモリゲートに与えられる正電圧によって
窒化物酸化物境界または窒化物内における負電荷を十分
な量に到達させることにて行なわれる（その負電荷はト
ランジスタ起動電圧をシフトする。）。短縮チャネル消
去（ショート・チャネル・イレーズ）と呼ばれている消
去方法によって、論理情報は再び消される。メモリセル
の読出し時には起動電圧がシフトされているかどうか確
認される。
面に両電極がある。第１のゲート電極はいわゆるメモリ
ゲートとして用いられる。これに対して第２のゲート電
極は、ソース領域およびドレイン領域をそれぞれ第１の
ゲート電極の方向へ拡張する反転層を半導体基板境界面
に形成するのに関与する。この種の反転層を有するトラ
ンジスタｉ”ｔＩＣＴ トランジスタ（インバージョン
・チャージ・トランジスタ）とも呼ばれている。論理情
報の記憶は、メモリゲートに与えられる正電圧によって
窒化物酸化物境界または窒化物内における負電荷を十分
な量に到達させることにて行なわれる（その負電荷はト
ランジスタ起動電圧をシフトする。）。短縮チャネル消
去（ショート・チャネル・イレーズ）と呼ばれている消
去方法によって、論理情報は再び消される。メモリセル
の読出し時には起動電圧がシフトされているかどうか確
認される。
この公知のメモリセルでは選択トランジスタが設けられ
ていて、選択トランジスタはそれのソース・ドレイン区
間により二重ゲート電界効果トランジスタのソース領域
を該当ソース線に接続する。
ていて、選択トランジスタはそれのソース・ドレイン区
間により二重ゲート電界効果トランジスタのソース領域
を該当ソース線に接続する。
選択トランジスタのゲート端子は選択線（ワード線）に
接続されている。しかしながら、このことはメモリセル
がいわゆる２トランジスタセルとして構成されているた
めに、（選択可能な）メモリセルのための半導体面積が
非常に犬きくなる。
接続されている。しかしながら、このことはメモリセル
がいわゆる２トランジスタセルとして構成されているた
めに、（選択可能な）メモリセルのための半導体面積が
非常に犬きくなる。
本発明の目的は、上述の如きメモリセルを小さい半導体
面積にて実現できるようにすることにある。
面積にて実現できるようにすることにある。
極を選択線と接続して論理情報の書込み、読出しまたは
消去を準備する選択要素として用いることによって達成
される。
消去を準備する選択要素として用いることによって達成
される。
本発明により得られる利点は、とくにメモリセルの選択
が選択線に接続された第２のゲート電極を介して行なわ
れるので、公知のメモリセルの選択トランジスタが省略
される点にある。つ−まり、第２のゲート電極のための
ゲート線は選択線（ワード線）の機能と同じである。
が選択線に接続された第２のゲート電極を介して行なわ
れるので、公知のメモリセルの選択トランジスタが省略
される点にある。つ−まり、第２のゲート電極のための
ゲート線は選択線（ワード線）の機能と同じである。
多数のモノリシック集積メモリを有する半導体メモリに
おいては、それらのメモリセルのグループがそれぞれ第
２ゲート電極を介して共通の選択線（ワード線）と接続
される。
おいては、それらのメモリセルのグループがそれぞれ第
２ゲート電極を介して共通の選択線（ワード線）と接続
される。
メモリセルの運転は次のようにして行なうとよい。
論理情報書込み時には、ソース領域およびドレイン領域
は基準電位に置かれ、第１のゲート電極はプログラミン
グ電圧を印加され、第２のゲート読出し時には、ソース
領域は基準電位に置かれ、ドレイン領域はドレイン電圧
を与えられ、第１のゲート電極はシフトされていない起
動電圧の場合に電界効果トランジスタだけを導通状態に
切換える読出し電圧を印加され、第２のゲート電極は選
択電圧を与えられる。書き込まれている情報の消去時に
はソース領域およびドレイン領域はそれぞれ一定の消去
電圧に置かれ、第１のゲート電極は基準電位に置かれ、
第２のゲート電極は選択電圧を与えられる。
は基準電位に置かれ、第１のゲート電極はプログラミン
グ電圧を印加され、第２のゲート読出し時には、ソース
領域は基準電位に置かれ、ドレイン領域はドレイン電圧
を与えられ、第１のゲート電極はシフトされていない起
動電圧の場合に電界効果トランジスタだけを導通状態に
切換える読出し電圧を印加され、第２のゲート電極は選
択電圧を与えられる。書き込まれている情報の消去時に
はソース領域およびドレイン領域はそれぞれ一定の消去
電圧に置かれ、第１のゲート電極は基準電位に置かれ、
第２のゲート電極は選択電圧を与えられる。
以下、図面を参照しながら、本発明をさらに詳細に説明
する。
する。
第１図（では本発明にしたがって構成された４つのメモ
リセルからなる２×２メモリマトリツクスが選択線およ
び制御線を含めて示されている。二重ゲートトランジス
タＤＴＩを有する左上にあるメモリセルについて見ると
、トランジスタＤＴＩのソース端子がソー７、線ＳＬＩ
に接続され、ドレイン端子がドレイン線ＤＬＩに接続さ
れ、第１のゲート電極１がビット線Ｂ１に接続されてい
る。
リセルからなる２×２メモリマトリツクスが選択線およ
び制御線を含めて示されている。二重ゲートトランジス
タＤＴＩを有する左上にあるメモリセルについて見ると
、トランジスタＤＴＩのソース端子がソー７、線ＳＬＩ
に接続され、ドレイン端子がドレイン線ＤＬＩに接続さ
れ、第１のゲート電極１がビット線Ｂ１に接続されてい
る。
左下のメモリセルの二重ゲートトランジスタＤＴ２の対
応する部分も同様に線ＳＬＩ、ＤＬＩおよびＢ１に接続
されている。同じようにして右側にある二重ゲートトラ
ンジスタＤＴ３およびＤＴ４のソース端子がソース線Ｓ
Ｌ２に導かれ、ドレイン端子がドレイン線ＤＬ２に導か
れ、それぞれの第１のゲート電極がビット線Ｂ２に導か
れている。
応する部分も同様に線ＳＬＩ、ＤＬＩおよびＢ１に接続
されている。同じようにして右側にある二重ゲートトラ
ンジスタＤＴ３およびＤＴ４のソース端子がソース線Ｓ
Ｌ２に導かれ、ドレイン端子がドレイン線ＤＬ２に導か
れ、それぞれの第１のゲート電極がビット線Ｂ２に導か
れている。
ＤＴＩおよびＤＴ３の第２のゲート電極２，３は共通々
選択線（ワード線）ＡＬＩに接続されている。これに対
して、ＤＴ２およびＤＴ４の第２のゲート電極４，５は
゛共通な選択線（ワード線）ＡＬ２に接続されてい・る
。第２のゲート電極２〜５は１′インバージヨン・チャ
ージ・トランジスタ・ゲートとも称せられている。
選択線（ワード線）ＡＬＩに接続されている。これに対
して、ＤＴ２およびＤＴ４の第２のゲート電極４，５は
゛共通な選択線（ワード線）ＡＬ２に接続されてい・る
。第２のゲート電極２〜５は１′インバージヨン・チャ
ージ・トランジスタ・ゲートとも称せられている。
上方の行のメモリセルの選択のために選択線ＡＬＩは例
えばＩＯＶの選択電圧を印加される。
えばＩＯＶの選択電圧を印加される。
これはトランジスタＤＴＩおよびＤＴ３において第２の
ゲート電極（例えば２）の次の部分、すなわち第１のゲ
ート電極（例えば１）の外側にあって第１のゲート電極
とソースおよびドレイン領域との間の半導体範囲を覆っ
ている部分の下方に反転層形成をもたらす。
ゲート電極（例えば２）の次の部分、すなわち第１のゲ
ート電極（例えば１）の外側にあって第１のゲート電極
とソースおよびドレイン領域との間の半導体範囲を覆っ
ている部分の下方に反転層形成をもたらす。
選択された行にある各二重ゲートトランジスタでは、そ
れに付属するソース線、ドレイン線およびビット線の後
述の制御によって論理情報を書き込んだり、読み出した
り、あるいは再び消すことができる。第２図は、１つの
メモリセル例えば第１図の左上のメモリセルが運転中に
供給されるべき電圧の時間経過を分り易く示している。
れに付属するソース線、ドレイン線およびビット線の後
述の制御によって論理情報を書き込んだり、読み出した
り、あるいは再び消すことができる。第２図は、１つの
メモリセル例えば第１図の左上のメモリセルが運転中に
供給されるべき電圧の時間経過を分り易く示している。
時間間隔Ｔ１においては論理情報の書込みが行なわれる
。
。
このために線ＤＬＩおよびＳＬＩは基準電位におかれ、
ビット線は例えば２０Ｖのプログラミング電圧ＵＢ□を
印加される。記憶されている情報が読み出される時間間
隔Ｔ２においてはソース線ＳＬ１は基準電位にあるのに
対して、ドレイン線は例えば５ｖのドレイン電圧ＵＤＩ
を印加され、ビットる。書込捷れた情報の消去が行なわ
れる時間間隔Ｔ３においては、ビット線Ｂ１は基準電位
にあり、線ＳＬＩおよびＤＬＩを介してそれぞれ約２０
Ｖのソース電圧ＵＳＩおよびドレイン電圧ＵＤＩが導か
れる。すべての時間間隔Ｔ１〜Ｔ３において、選択され
た二重ゲートトランジスタ１）Ｔｌの第２のゲート電極
２は選択線ＡＬＬを介して約１０Ｖの選択電圧ＵＡＬＩ
を供給される。
ビット線は例えば２０Ｖのプログラミング電圧ＵＢ□を
印加される。記憶されている情報が読み出される時間間
隔Ｔ２においてはソース線ＳＬ１は基準電位にあるのに
対して、ドレイン線は例えば５ｖのドレイン電圧ＵＤＩ
を印加され、ビットる。書込捷れた情報の消去が行なわ
れる時間間隔Ｔ３においては、ビット線Ｂ１は基準電位
にあり、線ＳＬＩおよびＤＬＩを介してそれぞれ約２０
Ｖのソース電圧ＵＳＩおよびドレイン電圧ＵＤＩが導か
れる。すべての時間間隔Ｔ１〜Ｔ３において、選択され
た二重ゲートトランジスタ１）Ｔｌの第２のゲート電極
２は選択線ＡＬＬを介して約１０Ｖの選択電圧ＵＡＬＩ
を供給される。
第３図は第１図による二重ゲートトランジスタ、例えば
ＤＴＩを断面図で示す。例えばＰドープシリコンからな
る第１の導電型の半導体基板６は基準電位に置かれ、こ
の基板６にはｎ＋ドープソース領域７とｎ＋ドープドレ
イン領域８とがあり、これらはリード端子９，１０を備
えている。−領域７゜８間の範囲においては境界面１１
上に３ｎｉｎの厚みのトンネル酸化物層１３があり、こ
の層１３は約、４Ｑｎｍの層厚を有する窒化シリコン１
４によって覆われている。１５は約１０ｎｍの厚みの酸
窒化層電極１６が配置され、この第１の電極は絶縁中間
層１７によって多結晶シリコンからなる第２のゲート電
極１８から隔てられている。その場合にゲート電極１８
は、ゲート電極１６の外側にあってソース領域７および
ドレイン８捷で達している半導体基板６の部分を覆って
いる。ゲート電極１８のリード端子１９に起動電圧を上
回る電圧ＵＡＬ１（第２図）を印加すれば、領域７およ
び８をゲート電極１６の方向へ波長する反転層２０およ
び２１が形成される。ゲート電極１６は電圧ＵＢ□（第
２図）を導かれるリード端子２２を有する。
ＤＴＩを断面図で示す。例えばＰドープシリコンからな
る第１の導電型の半導体基板６は基準電位に置かれ、こ
の基板６にはｎ＋ドープソース領域７とｎ＋ドープドレ
イン領域８とがあり、これらはリード端子９，１０を備
えている。−領域７゜８間の範囲においては境界面１１
上に３ｎｉｎの厚みのトンネル酸化物層１３があり、こ
の層１３は約、４Ｑｎｍの層厚を有する窒化シリコン１
４によって覆われている。１５は約１０ｎｍの厚みの酸
窒化層電極１６が配置され、この第１の電極は絶縁中間
層１７によって多結晶シリコンからなる第２のゲート電
極１８から隔てられている。その場合にゲート電極１８
は、ゲート電極１６の外側にあってソース領域７および
ドレイン８捷で達している半導体基板６の部分を覆って
いる。ゲート電極１８のリード端子１９に起動電圧を上
回る電圧ＵＡＬ１（第２図）を印加すれば、領域７およ
び８をゲート電極１６の方向へ波長する反転層２０およ
び２１が形成される。ゲート電極１６は電圧ＵＢ□（第
２図）を導かれるリード端子２２を有する。
第１図は本発明により構成されたメモリセルからなるメ
モリフィー・ルドの原理回路図、第２図は第１図による
メモリセルの動作を説明するための電圧経過図、第３図
はメモリセルとして用いられる二重ゲートトランジスタ
の実施例を示す。 ＤＴＩ〜ＤＴ４・・・二重ゲートトランジスタ、ＡＬＬ
、ＡＬ２・・・選択線、Ｂｌ、’Ｂ２・・・ビット線
、（１１） ＩＧＩ ＳＬＩ、ＳＬ２・・・ソース線、ＤＬＬ、ＤＬ２・・・
ドレイン線、１・・・第１のゲート電極、２〜５・・・
第２のゲート電極、６・・・半導体基板、７・・・ソー
ス領域、８・・・ドレイン領域、１３・・トンネル酸化
物層、１４・・・窒化シリコン、１５・・・酸窒化層、
１６・・・第１の電極、１７・・・絶縁中間層、１８・
・・第２の電極、２０．２１・・反転層。 （６１１Ｂ）代理人弁理士冨村 潔 （１２） Ｕ”＝ｑ４ ・−一一１ ＩＧ３
モリフィー・ルドの原理回路図、第２図は第１図による
メモリセルの動作を説明するための電圧経過図、第３図
はメモリセルとして用いられる二重ゲートトランジスタ
の実施例を示す。 ＤＴＩ〜ＤＴ４・・・二重ゲートトランジスタ、ＡＬＬ
、ＡＬ２・・・選択線、Ｂｌ、’Ｂ２・・・ビット線
、（１１） ＩＧＩ ＳＬＩ、ＳＬ２・・・ソース線、ＤＬＬ、ＤＬ２・・・
ドレイン線、１・・・第１のゲート電極、２〜５・・・
第２のゲート電極、６・・・半導体基板、７・・・ソー
ス領域、８・・・ドレイン領域、１３・・トンネル酸化
物層、１４・・・窒化シリコン、１５・・・酸窒化層、
１６・・・第１の電極、１７・・・絶縁中間層、１８・
・・第２の電極、２０．２１・・反転層。 （６１１Ｂ）代理人弁理士冨村 潔 （１２） Ｕ”＝ｑ４ ・−一一１ ＩＧ３
Claims (1)
- 【特許請求の範囲】 ■）第１の導電型のドープ半導体基板に第２の導電型の
ソース領域とドレイン領域が設けられ、これらの領域の
間の半導体範囲を覆う分離制御可能な第１および第２の
ゲート電極が設けられ、しかも第１のゲート電極の外側
にあってソース領域およびドレイン領域−まで達してい
る半導体範囲部分を第２のゲート電極が覆い、さらに少
なくとも第１のゲート電極を半導体基板から隔てる多層
のゲート絶縁層が設けられ、該ゲート絶縁層は起動電圧
をシフトする電荷によって作用を受けるようになってい
る二重ゲート電界効果トランジスタを有するメモリセル
において、第２のゲート電極を選択線に接続して論理情
報の書込み、読いるようにしたことを特徴とするメモリ
セル。 ２）多数のモノリシック集積メモリセルを有する半導体
メモリにおいてそれらのメモリセル（Ｄ’ｆ’ｌ、ＤＴ
３）のグループがそれぞれ第２のゲート電極（２，３）
を介して共通な選択線（ワード線）（ＡＬＩ）に接続さ
れていることを特徴とする特許請求の範囲第１項記載の
メモリセル。 ３）論理情報書込み時に１は、ソース領域およびドレイ
ン領域は基準電位に置かれ、第１のゲート電極（１）は
プログラミング電圧を印加され、第２のゲート電極（２
）は選択電圧（ＵＡＬｌ）を掬えられ、書き込′−！れ
でいる情報の読出時には、ソース領域は基準電位に置か
れ、ドレイン領域はドレイン電圧を与えられ、第１のゲ
ート電極はシフトされていない起動電圧の場合にただ電
界効果トランジスタを導通状態に切換える読出し電圧を
印加され、第れ、書き適寸れている情報の消去時にはソ
ース領域およびドレイン領域はそれぞれ一定の消去電圧
に置かれ、第１のゲート電極は基準電位に置かれ、第２
のゲート電極は選択電圧を与えられることを特徴とする
メモリセルの駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813138947 DE3138947A1 (de) | 1981-09-30 | 1981-09-30 | Speicherzelle mit einem doppel-gate feldeffekttransistor und verfahren zu ihrem betrieb |
| DE31389473 | 1981-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870492A true JPS5870492A (ja) | 1983-04-26 |
Family
ID=6143078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169437A Pending JPS5870492A (ja) | 1981-09-30 | 1982-09-28 | メモリセルおよびその駆動方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4511996A (ja) |
| EP (1) | EP0075739B1 (ja) |
| JP (1) | JPS5870492A (ja) |
| AT (1) | ATE23932T1 (ja) |
| DE (1) | DE3138947A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
| KR920009054B1 (ko) * | 1988-12-28 | 1992-10-13 | 가부시키가이샤 도시바 | 불휘발성 반도체메모리 |
| US5359571A (en) * | 1993-01-27 | 1994-10-25 | Yu Shih Chiang | Memory array having a plurality of address partitions |
| DE102004010992B3 (de) | 2004-03-03 | 2005-10-13 | Endress + Hauser Gmbh + Co. Kg | Vorrichtung zur Bestimmung und/oder Überwachung einer Prozessgrösse |
| KR101944535B1 (ko) | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024038A (ja) * | 1973-06-29 | 1975-03-14 | ||
| US4103344A (en) * | 1976-01-30 | 1978-07-25 | Westinghouse Electric Corp. | Method and apparatus for addressing a non-volatile memory array |
| JPS5559759A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor device |
| DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
-
1981
- 1981-09-30 DE DE19813138947 patent/DE3138947A1/de not_active Withdrawn
-
1982
- 1982-08-09 US US06/406,718 patent/US4511996A/en not_active Expired - Fee Related
- 1982-08-31 EP EP82108007A patent/EP0075739B1/de not_active Expired
- 1982-08-31 AT AT82108007T patent/ATE23932T1/de not_active IP Right Cessation
- 1982-09-28 JP JP57169437A patent/JPS5870492A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075739A2 (de) | 1983-04-06 |
| EP0075739A3 (en) | 1983-11-16 |
| EP0075739B1 (de) | 1986-11-26 |
| US4511996A (en) | 1985-04-16 |
| ATE23932T1 (de) | 1986-12-15 |
| DE3138947A1 (de) | 1983-04-21 |
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