JPS5870492A - メモリセルおよびその駆動方法 - Google Patents
メモリセルおよびその駆動方法Info
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- JPS5870492A JPS5870492A JP57169437A JP16943782A JPS5870492A JP S5870492 A JPS5870492 A JP S5870492A JP 57169437 A JP57169437 A JP 57169437A JP 16943782 A JP16943782 A JP 16943782A JP S5870492 A JPS5870492 A JP S5870492A
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- gate electrode
- gate
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- memory cell
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ドープされた第1の導電型の半導体基板に第
2の導電型のソース領域とドレイン領域が設けられ、こ
れらの領域間の半導体範囲を覆う分離制御可能な2つの
ゲート電極が設けられ、しかも第1のゲート電極外にあ
ってソース領域およびドレイン領域まで達している半導
体範囲部分を第2のゲート電極の縁部が覆っており、さ
らに少なく々も第1のゲート電極を半導体基板から分肉
[1する多層ゲート絶縁層が設けられ、このゲート絶縁
層は起動電圧を変える電荷によって作用を受けるように
なっている二重ゲート電界効果トラン・ジスタを持つメ
モリセル並びにその駆動方法に関する。
2の導電型のソース領域とドレイン領域が設けられ、こ
れらの領域間の半導体範囲を覆う分離制御可能な2つの
ゲート電極が設けられ、しかも第1のゲート電極外にあ
ってソース領域およびドレイン領域まで達している半導
体範囲部分を第2のゲート電極の縁部が覆っており、さ
らに少なく々も第1のゲート電極を半導体基板から分肉
[1する多層ゲート絶縁層が設けられ、このゲート絶縁
層は起動電圧を変える電荷によって作用を受けるように
なっている二重ゲート電界効果トラン・ジスタを持つメ
モリセル並びにその駆動方法に関する。
この種のメモリセルは西独特許出願公開第2゜918.
888号公報(特願昭55−61645号)に詳細に記
載されている。二重ゲートトランジスタの複合層形のゲ
ート絶縁層はとぐにトンネル酸化物層(Si02)、そ
の上にある窒化シリコン層(Si3N4)およびこれを
覆う酸窒化層からなる。
888号公報(特願昭55−61645号)に詳細に記
載されている。二重ゲートトランジスタの複合層形のゲ
ート絶縁層はとぐにトンネル酸化物層(Si02)、そ
の上にある窒化シリコン層(Si3N4)およびこれを
覆う酸窒化層からなる。
この土には、互いに重なっている2つのポリシリコン平
面に両電極がある。第1のゲート電極はいわゆるメモリ
ゲートとして用いられる。これに対して第2のゲート電
極は、ソース領域およびドレイン領域をそれぞれ第1の
ゲート電極の方向へ拡張する反転層を半導体基板境界面
に形成するのに関与する。この種の反転層を有するトラ
ンジスタi”tICT トランジスタ(インバージョン
・チャージ・トランジスタ)とも呼ばれている。論理情
報の記憶は、メモリゲートに与えられる正電圧によって
窒化物酸化物境界または窒化物内における負電荷を十分
な量に到達させることにて行なわれる(その負電荷はト
ランジスタ起動電圧をシフトする。)。短縮チャネル消
去(ショート・チャネル・イレーズ)と呼ばれている消
去方法によって、論理情報は再び消される。メモリセル
の読出し時には起動電圧がシフトされているかどうか確
認される。
面に両電極がある。第1のゲート電極はいわゆるメモリ
ゲートとして用いられる。これに対して第2のゲート電
極は、ソース領域およびドレイン領域をそれぞれ第1の
ゲート電極の方向へ拡張する反転層を半導体基板境界面
に形成するのに関与する。この種の反転層を有するトラ
ンジスタi”tICT トランジスタ(インバージョン
・チャージ・トランジスタ)とも呼ばれている。論理情
報の記憶は、メモリゲートに与えられる正電圧によって
窒化物酸化物境界または窒化物内における負電荷を十分
な量に到達させることにて行なわれる(その負電荷はト
ランジスタ起動電圧をシフトする。)。短縮チャネル消
去(ショート・チャネル・イレーズ)と呼ばれている消
去方法によって、論理情報は再び消される。メモリセル
の読出し時には起動電圧がシフトされているかどうか確
認される。
この公知のメモリセルでは選択トランジスタが設けられ
ていて、選択トランジスタはそれのソース・ドレイン区
間により二重ゲート電界効果トランジスタのソース領域
を該当ソース線に接続する。
ていて、選択トランジスタはそれのソース・ドレイン区
間により二重ゲート電界効果トランジスタのソース領域
を該当ソース線に接続する。
選択トランジスタのゲート端子は選択線(ワード線)に
接続されている。しかしながら、このことはメモリセル
がいわゆる2トランジスタセルとして構成されているた
めに、(選択可能な)メモリセルのための半導体面積が
非常に犬きくなる。
接続されている。しかしながら、このことはメモリセル
がいわゆる2トランジスタセルとして構成されているた
めに、(選択可能な)メモリセルのための半導体面積が
非常に犬きくなる。
本発明の目的は、上述の如きメモリセルを小さい半導体
面積にて実現できるようにすることにある。
面積にて実現できるようにすることにある。
極を選択線と接続して論理情報の書込み、読出しまたは
消去を準備する選択要素として用いることによって達成
される。
消去を準備する選択要素として用いることによって達成
される。
本発明により得られる利点は、とくにメモリセルの選択
が選択線に接続された第2のゲート電極を介して行なわ
れるので、公知のメモリセルの選択トランジスタが省略
される点にある。つ−まり、第2のゲート電極のための
ゲート線は選択線(ワード線)の機能と同じである。
が選択線に接続された第2のゲート電極を介して行なわ
れるので、公知のメモリセルの選択トランジスタが省略
される点にある。つ−まり、第2のゲート電極のための
ゲート線は選択線(ワード線)の機能と同じである。
多数のモノリシック集積メモリを有する半導体メモリに
おいては、それらのメモリセルのグループがそれぞれ第
2ゲート電極を介して共通の選択線(ワード線)と接続
される。
おいては、それらのメモリセルのグループがそれぞれ第
2ゲート電極を介して共通の選択線(ワード線)と接続
される。
メモリセルの運転は次のようにして行なうとよい。
論理情報書込み時には、ソース領域およびドレイン領域
は基準電位に置かれ、第1のゲート電極はプログラミン
グ電圧を印加され、第2のゲート読出し時には、ソース
領域は基準電位に置かれ、ドレイン領域はドレイン電圧
を与えられ、第1のゲート電極はシフトされていない起
動電圧の場合に電界効果トランジスタだけを導通状態に
切換える読出し電圧を印加され、第2のゲート電極は選
択電圧を与えられる。書き込まれている情報の消去時に
はソース領域およびドレイン領域はそれぞれ一定の消去
電圧に置かれ、第1のゲート電極は基準電位に置かれ、
第2のゲート電極は選択電圧を与えられる。
は基準電位に置かれ、第1のゲート電極はプログラミン
グ電圧を印加され、第2のゲート読出し時には、ソース
領域は基準電位に置かれ、ドレイン領域はドレイン電圧
を与えられ、第1のゲート電極はシフトされていない起
動電圧の場合に電界効果トランジスタだけを導通状態に
切換える読出し電圧を印加され、第2のゲート電極は選
択電圧を与えられる。書き込まれている情報の消去時に
はソース領域およびドレイン領域はそれぞれ一定の消去
電圧に置かれ、第1のゲート電極は基準電位に置かれ、
第2のゲート電極は選択電圧を与えられる。
以下、図面を参照しながら、本発明をさらに詳細に説明
する。
する。
第1図(では本発明にしたがって構成された4つのメモ
リセルからなる2×2メモリマトリツクスが選択線およ
び制御線を含めて示されている。二重ゲートトランジス
タDTIを有する左上にあるメモリセルについて見ると
、トランジスタDTIのソース端子がソー7、線SLI
に接続され、ドレイン端子がドレイン線DLIに接続さ
れ、第1のゲート電極1がビット線B1に接続されてい
る。
リセルからなる2×2メモリマトリツクスが選択線およ
び制御線を含めて示されている。二重ゲートトランジス
タDTIを有する左上にあるメモリセルについて見ると
、トランジスタDTIのソース端子がソー7、線SLI
に接続され、ドレイン端子がドレイン線DLIに接続さ
れ、第1のゲート電極1がビット線B1に接続されてい
る。
左下のメモリセルの二重ゲートトランジスタDT2の対
応する部分も同様に線SLI、DLIおよびB1に接続
されている。同じようにして右側にある二重ゲートトラ
ンジスタDT3およびDT4のソース端子がソース線S
L2に導かれ、ドレイン端子がドレイン線DL2に導か
れ、それぞれの第1のゲート電極がビット線B2に導か
れている。
応する部分も同様に線SLI、DLIおよびB1に接続
されている。同じようにして右側にある二重ゲートトラ
ンジスタDT3およびDT4のソース端子がソース線S
L2に導かれ、ドレイン端子がドレイン線DL2に導か
れ、それぞれの第1のゲート電極がビット線B2に導か
れている。
DTIおよびDT3の第2のゲート電極2,3は共通々
選択線(ワード線)ALIに接続されている。これに対
して、DT2およびDT4の第2のゲート電極4,5は
゛共通な選択線(ワード線)AL2に接続されてい・る
。第2のゲート電極2〜5は1′インバージヨン・チャ
ージ・トランジスタ・ゲートとも称せられている。
選択線(ワード線)ALIに接続されている。これに対
して、DT2およびDT4の第2のゲート電極4,5は
゛共通な選択線(ワード線)AL2に接続されてい・る
。第2のゲート電極2〜5は1′インバージヨン・チャ
ージ・トランジスタ・ゲートとも称せられている。
上方の行のメモリセルの選択のために選択線ALIは例
えばIOVの選択電圧を印加される。
えばIOVの選択電圧を印加される。
これはトランジスタDTIおよびDT3において第2の
ゲート電極(例えば2)の次の部分、すなわち第1のゲ
ート電極(例えば1)の外側にあって第1のゲート電極
とソースおよびドレイン領域との間の半導体範囲を覆っ
ている部分の下方に反転層形成をもたらす。
ゲート電極(例えば2)の次の部分、すなわち第1のゲ
ート電極(例えば1)の外側にあって第1のゲート電極
とソースおよびドレイン領域との間の半導体範囲を覆っ
ている部分の下方に反転層形成をもたらす。
選択された行にある各二重ゲートトランジスタでは、そ
れに付属するソース線、ドレイン線およびビット線の後
述の制御によって論理情報を書き込んだり、読み出した
り、あるいは再び消すことができる。第2図は、1つの
メモリセル例えば第1図の左上のメモリセルが運転中に
供給されるべき電圧の時間経過を分り易く示している。
れに付属するソース線、ドレイン線およびビット線の後
述の制御によって論理情報を書き込んだり、読み出した
り、あるいは再び消すことができる。第2図は、1つの
メモリセル例えば第1図の左上のメモリセルが運転中に
供給されるべき電圧の時間経過を分り易く示している。
時間間隔T1においては論理情報の書込みが行なわれる
。
。
このために線DLIおよびSLIは基準電位におかれ、
ビット線は例えば20Vのプログラミング電圧UB□を
印加される。記憶されている情報が読み出される時間間
隔T2においてはソース線SL1は基準電位にあるのに
対して、ドレイン線は例えば5vのドレイン電圧UDI
を印加され、ビットる。書込捷れた情報の消去が行なわ
れる時間間隔T3においては、ビット線B1は基準電位
にあり、線SLIおよびDLIを介してそれぞれ約20
Vのソース電圧USIおよびドレイン電圧UDIが導か
れる。すべての時間間隔T1〜T3において、選択され
た二重ゲートトランジスタ1)Tlの第2のゲート電極
2は選択線ALLを介して約10Vの選択電圧UALI
を供給される。
ビット線は例えば20Vのプログラミング電圧UB□を
印加される。記憶されている情報が読み出される時間間
隔T2においてはソース線SL1は基準電位にあるのに
対して、ドレイン線は例えば5vのドレイン電圧UDI
を印加され、ビットる。書込捷れた情報の消去が行なわ
れる時間間隔T3においては、ビット線B1は基準電位
にあり、線SLIおよびDLIを介してそれぞれ約20
Vのソース電圧USIおよびドレイン電圧UDIが導か
れる。すべての時間間隔T1〜T3において、選択され
た二重ゲートトランジスタ1)Tlの第2のゲート電極
2は選択線ALLを介して約10Vの選択電圧UALI
を供給される。
第3図は第1図による二重ゲートトランジスタ、例えば
DTIを断面図で示す。例えばPドープシリコンからな
る第1の導電型の半導体基板6は基準電位に置かれ、こ
の基板6にはn+ドープソース領域7とn+ドープドレ
イン領域8とがあり、これらはリード端子9,10を備
えている。−領域7゜8間の範囲においては境界面11
上に3ninの厚みのトンネル酸化物層13があり、こ
の層13は約、4Qnmの層厚を有する窒化シリコン1
4によって覆われている。15は約10nmの厚みの酸
窒化層電極16が配置され、この第1の電極は絶縁中間
層17によって多結晶シリコンからなる第2のゲート電
極18から隔てられている。その場合にゲート電極18
は、ゲート電極16の外側にあってソース領域7および
ドレイン8捷で達している半導体基板6の部分を覆って
いる。ゲート電極18のリード端子19に起動電圧を上
回る電圧UAL1(第2図)を印加すれば、領域7およ
び8をゲート電極16の方向へ波長する反転層20およ
び21が形成される。ゲート電極16は電圧UB□(第
2図)を導かれるリード端子22を有する。
DTIを断面図で示す。例えばPドープシリコンからな
る第1の導電型の半導体基板6は基準電位に置かれ、こ
の基板6にはn+ドープソース領域7とn+ドープドレ
イン領域8とがあり、これらはリード端子9,10を備
えている。−領域7゜8間の範囲においては境界面11
上に3ninの厚みのトンネル酸化物層13があり、こ
の層13は約、4Qnmの層厚を有する窒化シリコン1
4によって覆われている。15は約10nmの厚みの酸
窒化層電極16が配置され、この第1の電極は絶縁中間
層17によって多結晶シリコンからなる第2のゲート電
極18から隔てられている。その場合にゲート電極18
は、ゲート電極16の外側にあってソース領域7および
ドレイン8捷で達している半導体基板6の部分を覆って
いる。ゲート電極18のリード端子19に起動電圧を上
回る電圧UAL1(第2図)を印加すれば、領域7およ
び8をゲート電極16の方向へ波長する反転層20およ
び21が形成される。ゲート電極16は電圧UB□(第
2図)を導かれるリード端子22を有する。
第1図は本発明により構成されたメモリセルからなるメ
モリフィー・ルドの原理回路図、第2図は第1図による
メモリセルの動作を説明するための電圧経過図、第3図
はメモリセルとして用いられる二重ゲートトランジスタ
の実施例を示す。 DTI〜DT4・・・二重ゲートトランジスタ、ALL
、AL2・・・選択線、Bl、’B2・・・ビット線
、(11) IGI SLI、SL2・・・ソース線、DLL、DL2・・・
ドレイン線、1・・・第1のゲート電極、2〜5・・・
第2のゲート電極、6・・・半導体基板、7・・・ソー
ス領域、8・・・ドレイン領域、13・・トンネル酸化
物層、14・・・窒化シリコン、15・・・酸窒化層、
16・・・第1の電極、17・・・絶縁中間層、18・
・・第2の電極、20.21・・反転層。 (611B)代理人弁理士冨村 潔 (12) U”=q4 ・−一一1 IG3
モリフィー・ルドの原理回路図、第2図は第1図による
メモリセルの動作を説明するための電圧経過図、第3図
はメモリセルとして用いられる二重ゲートトランジスタ
の実施例を示す。 DTI〜DT4・・・二重ゲートトランジスタ、ALL
、AL2・・・選択線、Bl、’B2・・・ビット線
、(11) IGI SLI、SL2・・・ソース線、DLL、DL2・・・
ドレイン線、1・・・第1のゲート電極、2〜5・・・
第2のゲート電極、6・・・半導体基板、7・・・ソー
ス領域、8・・・ドレイン領域、13・・トンネル酸化
物層、14・・・窒化シリコン、15・・・酸窒化層、
16・・・第1の電極、17・・・絶縁中間層、18・
・・第2の電極、20.21・・反転層。 (611B)代理人弁理士冨村 潔 (12) U”=q4 ・−一一1 IG3
Claims (1)
- 【特許請求の範囲】 ■)第1の導電型のドープ半導体基板に第2の導電型の
ソース領域とドレイン領域が設けられ、これらの領域の
間の半導体範囲を覆う分離制御可能な第1および第2の
ゲート電極が設けられ、しかも第1のゲート電極の外側
にあってソース領域およびドレイン領域−まで達してい
る半導体範囲部分を第2のゲート電極が覆い、さらに少
なくとも第1のゲート電極を半導体基板から隔てる多層
のゲート絶縁層が設けられ、該ゲート絶縁層は起動電圧
をシフトする電荷によって作用を受けるようになってい
る二重ゲート電界効果トランジスタを有するメモリセル
において、第2のゲート電極を選択線に接続して論理情
報の書込み、読いるようにしたことを特徴とするメモリ
セル。 2)多数のモノリシック集積メモリセルを有する半導体
メモリにおいてそれらのメモリセル(D’f’l、DT
3)のグループがそれぞれ第2のゲート電極(2,3)
を介して共通な選択線(ワード線)(ALI)に接続さ
れていることを特徴とする特許請求の範囲第1項記載の
メモリセル。 3)論理情報書込み時に1は、ソース領域およびドレイ
ン領域は基準電位に置かれ、第1のゲート電極(1)は
プログラミング電圧を印加され、第2のゲート電極(2
)は選択電圧(UALl)を掬えられ、書き込′−!れ
でいる情報の読出時には、ソース領域は基準電位に置か
れ、ドレイン領域はドレイン電圧を与えられ、第1のゲ
ート電極はシフトされていない起動電圧の場合にただ電
界効果トランジスタを導通状態に切換える読出し電圧を
印加され、第れ、書き適寸れている情報の消去時にはソ
ース領域およびドレイン領域はそれぞれ一定の消去電圧
に置かれ、第1のゲート電極は基準電位に置かれ、第2
のゲート電極は選択電圧を与えられることを特徴とする
メモリセルの駆動方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813138947 DE3138947A1 (de) | 1981-09-30 | 1981-09-30 | Speicherzelle mit einem doppel-gate feldeffekttransistor und verfahren zu ihrem betrieb |
DE31389473 | 1981-09-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5870492A true JPS5870492A (ja) | 1983-04-26 |
Family
ID=6143078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57169437A Pending JPS5870492A (ja) | 1981-09-30 | 1982-09-28 | メモリセルおよびその駆動方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4511996A (ja) |
EP (1) | EP0075739B1 (ja) |
JP (1) | JPS5870492A (ja) |
AT (1) | ATE23932T1 (ja) |
DE (1) | DE3138947A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
KR920009054B1 (ko) * | 1988-12-28 | 1992-10-13 | 가부시키가이샤 도시바 | 불휘발성 반도체메모리 |
US5359571A (en) * | 1993-01-27 | 1994-10-25 | Yu Shih Chiang | Memory array having a plurality of address partitions |
DE102004010992B3 (de) | 2004-03-03 | 2005-10-13 | Endress + Hauser Gmbh + Co. Kg | Vorrichtung zur Bestimmung und/oder Überwachung einer Prozessgrösse |
KR101944535B1 (ko) | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5024038A (ja) * | 1973-06-29 | 1975-03-14 | ||
US4103344A (en) * | 1976-01-30 | 1978-07-25 | Westinghouse Electric Corp. | Method and apparatus for addressing a non-volatile memory array |
JPS5559759A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor device |
DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
-
1981
- 1981-09-30 DE DE19813138947 patent/DE3138947A1/de not_active Withdrawn
-
1982
- 1982-08-09 US US06/406,718 patent/US4511996A/en not_active Expired - Fee Related
- 1982-08-31 EP EP82108007A patent/EP0075739B1/de not_active Expired
- 1982-08-31 AT AT82108007T patent/ATE23932T1/de not_active IP Right Cessation
- 1982-09-28 JP JP57169437A patent/JPS5870492A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0075739A2 (de) | 1983-04-06 |
EP0075739A3 (en) | 1983-11-16 |
EP0075739B1 (de) | 1986-11-26 |
US4511996A (en) | 1985-04-16 |
ATE23932T1 (de) | 1986-12-15 |
DE3138947A1 (de) | 1983-04-21 |
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