JPH086919A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリのデータ消去動作におい
て、マイクロコンピュータの動作周波数に関係なく、フ
ラッシュメモリが過消去にならない所定の消去時間を設
定することができるマイクロコンピュータを提供する。 【構成】 中央処理装置が処理すべき情報を電気的な消
去、書き込みによって書き換え可能な不揮発性メモリを
備えたマイクロコンピュータであって、中央処理装置
１、フラッシュメモリ２、タイマ３、シリアルコミュニ
ケーションインタフェース４、ランダムアクセスメモリ
５、入出力装置６、デコーダ７および分周器９などから
構成され、外部のホストコンピュータ８に接続されてい
る。そして、中央処理装置１によって実行されるフラッ
シュメモリ２のデータ消去は、ホストコンピュータ８の
通信データのＬＯＷ期間を測定し、このＬＯＷ期間より
計算したビットレートより求めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に電気的な消去、書き込みによって情報を書
き換え可能な不揮発性のフラッシュメモリを搭載したマ
イクロコンピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、情報の書き換え可能な不揮発
性メモリとしてのＥＰＲＯＭにおいては、紫外線により
記憶情報の消去を行うものであるために、それを実装シ
ステムから取り外さなければ情報（データ）の書き換え
を行うことができない。

【０００３】これに対して、フラッシュメモリ、ＥＥＰ
ＲＯＭを搭載したマイクロコンピュータでは、それらに
保持されたデータは電気的に消去、書き込みを行うこと
ができるので、それをシステムに実装した状態において
情報の書き換えを行うことができる。

【０００４】たとえば、その書き換えの一つの手段であ
るシリアルコミュニケーションにおいては、このシリア
ルコミュニケーションにおけるホストコンピュータ側の
ボーレートが固定で、マイクロコンピュータの動作周波
数によってボーレートを決める値がレジスタに設定され
るようになっている。

【０００５】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、マイクロコンピュータの内蔵シ
リアルコミュニケーションを用いて外部のホストコンピ
ュータと通信を行う場合、予めホストコンピュータが転
送するボーレートを決めておき、そのボーレートに合う
ように内蔵シリアルコミュニケーションのレジスタに所
定値を設定する必要があり、さらにこのレジスタの設定
は、マイクロコンピュータの動作周波数によって設定し
直す必要がある。

【０００６】従って、従来のシリアルコミュニケーショ
ンによる調歩同期式通信においては、外部のホストコン
ピュータが転送するボーレートと、マイクロコンピュー
タの動作周波数とに応じてレジスタの値をその都度設定
し直さなければならないという欠点がある。

【０００７】また、ユーザによって指定されたマイクロ
コンピュータの動作周波数に応じて、マイクロコンピュ
ータに搭載されたフラッシュメモリのデータ書き換えを
行う時間を設定し直さなければならない。

【０００８】そこで、本発明の１つの目的は、マイクロ
コンピュータをシステムに実装した状態で、転送元と送
信するシリアルコミュニケーションの調歩同期式通信に
おけるボーレートを自動的に設定し、任意のボーレート
でマイクロコンピュータの動作周波数に関係なく送信す
ることができるマイクロコンピュータを提供することに
ある。

【０００９】また、本発明の他の目的は、ユーザによっ
て指定されたマイクロコンピュータの動作周波数に従っ
て、マイクロコンピュータに搭載されたフラッシュメモ
リのデータ書き換えを行うマイクロコンピュータを提供
することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明のマイクロコンピュータ
は、単一の半導体チップ上に、少なくとも中央処理装置
と、この中央処理装置が処理すべき情報（データ）を電
気的な消去、書き込みによって書き換え可能な不揮発性
のフラッシュメモリとを搭載したマイクロコンピュータ
であって、フラッシュメモリ内のデータの書き換えに対
しシリアルコミュニケーションを用いて書き換える動作
モードを備え、このシリアルコミュニケーションのボー
レートを転送元のボーレートに自動的に合わせ込むもの
である。

【００１３】この場合に、前記動作モードにおいて、フ
ラッシュメモリのデータ書き換えおよびシリアルコミュ
ニケーションの制御を行うのは中央処理装置であり、こ
の中央処理装置を制御するプログラムをフラッシュメモ
リまたはマスクＲＯＭが保有するようにしたものであ
る。

【００１４】また、前記中央処理装置を制御するプログ
ラムは、転送元からのシリアルデータのＬＯＷまたはＨ
ＩＧＨの期間を中央処理装置が測定する測定処理と、測
定したＬＯＷまたはＨＩＧＨの期間より転送元のボーレ
ートを計算する計算処理と、計算により求めたボーレー
トをシリアルコミュニケーション内のレジスタに設定す
る設定処理と、転送元よりプログラムおよびデータを受
信する受信処理とを含むようにしたものである。

【００１５】さらに、前記中央処理装置を制御するプロ
グラムは、フラッシュメモリまたはマスクＲＯＭが保有
しており、この制御プログラムが実行されるのは動作モ
ードのリセットで実行され、制御プログラムを保有して
いるエリア以外から命令を取り込むとこのエリアは選択
されないようにしたものである。

【００１６】また、前記動作モードを起動すると、制御
プログラムを保有しているエリア以外のフラッシュメモ
リのデータを確認し、既に書き込まれたデータがあれば
この制御プログラムを保有しているエリア以外を消去す
るようにしたものである。

【００１７】

【作用】前記したマイクロコンピュータによれば、中央
処理装置を制御するプログラムに、測定処理、計算処
理、設定処理および受信処理が含まれることにより、フ
ラッシュメモリに対する書き換えを行う場合に、この制
御プログラムをフラッシュメモリに対する書き換えを行
う動作モードのリセットにより実行させ、転送元と送信
するシリアルコミュニケーションのボーレートに測定、
計算および設定処理により自動的に設定し、転送元から
の受信処理において、測定・計算された任意のボーレー
トでマイクロコンピュータの動作周波数に関係なく、プ
ログラムおよびデータを受信することができる。

【００１８】すなわち、マイクロコンピュータは、たと
えば転送元の外部のホストコンピュータとあるボーレー
トで通信を行う場合、その通信データのＬＯＷまたはＨ
ＩＧＨの期間を測定し、そのＬＯＷまたはＨＩＧＨの期
間より計算して求めた値を内蔵シリアルコミュニケーシ
ョンのボーレートのレジスタに設定することにより、外
部のホストコンピュータと同じボーレートで通信を行う
ことができる。

【００１９】また、この制御プログラムは、フラッシュ
メモリの一部またはマスクＲＯＭに格納しておき、フラ
ッシュメモリに対する書き換えをシリアルコミュニケー
ションを用いて行う動作モードに端子設定することによ
り、これを容易に実行させることができる。

【００２０】さらに、制御プログラムの保有エリア以外
から命令を取り込んだ場合には、この制御プログラムの
保有エリアは選択されないようにし、またこのエリア以
外に既に書き込まれたデータがあるときには、この制御
プログラムを保有しているエリア以外を消去することに
より、フラッシュメモリのデータを保護し、情報の機密
保護を図ることができる。

【００２１】この消去動作は、計算処理により求めたビ
ットレートより、マイクロコンピュータの動作周波数に
関係なく、フラッシュメモリが過消去にならない所定の
消去時間を設定することが可能となる。

【００２２】これにより、マイクロコンピュータをシス
テムに実装した状態で、シリアルコミュニケーションを
用いて、転送元と任意のボーレートでマイクロコンピュ
ータの動作周波数に関係なく送信ができ、内蔵するフラ
ッシュメモリの書き換えを容易に行うことができる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】まず、図１により本実施例のマイクロコン
ピュータの構成を説明する。

【００２５】本実施例のマイクロコンピュータは、電源
端子ＶｃｃＴ，ＶｐｐＴおよびクロック端子ＣＬＫＴを
有し、電源端子ＶｃｃＴにはマイクロコンピュータの動
作電圧Ｖｃｃが供給され、電源端子ＶｐｐＴにはフラッ
シュメモリのデータ書き換え用電圧Ｖｐｐ（｜Ｖｐｐ｜
＞Ｖｃｃ）が供給され、クロック端子ＣＬＫＴには、た
とえば外部の水晶発振子からの基準クロック信号ＥＸＴ
ＡＬが供給される。このクロック端子ＣＬＫＴに供給さ
れるべき基準クロック信号の周波数はユーザによって任
意に決定される。

【００２６】このマイクロコンピュータは、たとえば単
一の半導体チップ上に、中央処理装置が処理すべき情報
を電気的な消去、書き込みによって書き換え可能な不揮
発性メモリを備えたマイクロコンピュータとされ、内部
バスに結合される中央処理装置（ＣＰＵ）１、フラッシ
ュメモリ２、タイマ３、シリアルコミュニケーションイ
ンタフェース（ＳＣＩ）４、ランダムアクセスメモリ
（ＲＡＭ）５、入出力装置（Ｉ／Ｏ）６、デコーダ７お
よび分周器９などから構成され、たとえば外部のパーソ
ナルコンピュータなどのホストコンピュータ８にシリア
ルコミュニケーションインタフェース４を通じて接続さ
れている。この内部バスは、データを転送するための内
部データバス、アドレス信号を転送するための内部アド
レスバスおよび制御信号を転送するための内部制御バス
から構成されている。

【００２７】中央処理装置１は、プログラムに基づいて
データの送受信などを制御するものであり、特にフラッ
シュメモリ２に対する書き換えをシリアルコミュニケー
ションを用いて行う動作モードにおいて、フラッシュメ
モリ２の書き換えおよびシリアルコミュニケーションの
制御などが行われるようになっている。

【００２８】フラッシュメモリ２は、電気的な消去・書
き込みによって情報の書き換えが可能な全面フラッシュ
メモリを採用したものであり、特に図２のように中央処
理装置１を制御する制御プログラムなどがテストエリア
（第１のブロック）に格納され、マイクロコンピュータ
がシステムに実装されている状態で、中央処理装置１ま
たは汎用ＰＲＯＭライタのような外部記憶装置の制御に
基づいて、その記憶情報が書き換えられるようになって
いる。

【００２９】また、このフラッシュメモリ２に格納され
る制御プログラムは、リセット端子ＲＥＳＴからのリセ
ット信号ＲＥＳによりリセット動作が実行され、そして
中央処理装置１が制御プログラムを保有しているエリア
以外から命令を取り込んだ場合にはこのエリアが選択さ
れないようになっており、さらにリセット動作の起動に
おいて、制御プログラムを保有しているエリア以外（ユ
ーザエリア：第２のブロック）のデータが確認され、既
に書き込まれたデータがあればこの制御プログラムを保
有しているテストエリア以外のデータが消去されるよう
になっている。

【００３０】タイマ３は、たとえばハードウェアタイマ
とされ、シリアルコミュニケーションインタフェース４
の受信端子ＲＸＤにインプットキャプチャ（計測器）の
端子を割り付けておき、このインプットキャプチャ機能
によりホストコンピュータ８との通信データのＬＯＷ期
間が測定されるようになっている。

【００３１】シリアルコミュニケーションインタフェー
ス４は、外部に接続されるホストコンピュータ８とのイ
ンタフェースをシリアルコミュニケーションを用いて行
うものであり、このシリアルコミュニケーションのボー
レートがホストコンピュータ８のボーレートに自動的に
設定され、ホストコンピュータ８から受信したデータを
ベリファイデータとして送信が送信端子ＴＸＤから送信
線ＳＬを通じて行われるようになっている。

【００３２】ランダムアクセスメモリ５は、たとえばフ
ラッシュメモリ２からのデータ転送を受けてその情報を
一時的に保持することができ、書き換えのための作業領
域またはデータバッファ領域として利用されるようにな
っている。

【００３３】入出力装置６は、外部装置とのデータのイ
ンタフェースを司るものであり、たとえば汎用ＰＲＯＭ
ライタなどの外部装置が接続されて情報の書き込みなど
が行われるようになっている。

【００３４】デコーダ７は、モード端子ＭＤＴ０〜ＭＤ
Ｔ２から入力される動作モード信号ＭＤ０〜ＭＤ２を解
読し、たとえばモード端子ＭＤＴ０を通じてフラッシュ
メモリ２に対する書き換えを行う動作モードが指示され
ているか否かを判定し、この動作モードの場合にはフラ
ッシュメモリ２の書き換えおよびシリアルコミュニケー
ションの制御が中央処理装置１により制御されるように
なっている。

【００３５】分周器９は、クロック端子ＣＬＫＴからの
基準クロック信号ＥＸＴＡＬを受け、たとえば４種類の
周波数の異なる内部クロック信号φ，φ／４，φ／１
６，φ／６４を出力する。なお、中央処理装置１は、内
部クロック信号φに基づいて動作する。

【００３６】次に、本実施例の作用について、マイクロ
コンピュータの動作を図３および図４の動作フローに基
づいて説明する。

【００３７】まず、マイクロコンピュータを動作モード
信号ＭＤ０〜ＭＤ２によりブートプログラムモードに端
子設定し、この端子の設定で動作モードの指示が出る
と、中央処理装置１はリセットスタートによりフラッシ
ュメモリ２に格納された制御プログラムを実行する（ス
テップ３０１）。

【００３８】さらに、制御プログラムが起動されると、
外部のホストコンピュータ８から所定のビットレートで
データが連続送信され（ステップ３０２）、中央処理装
置１はタイマ３のインプットキャプチャ機能でホストコ
ンピュータ８が送信するデータのＬＯＷ期間を分周器９
から出力される内部クロック信号φにより測定する（ス
テップ３０３：測定処理）。この場合に、ＲＸＤ端子に
タイマ３のインプットキャプチャの端子を割り付けてお
く。

【００３９】そして、データのＬＯＷ期間の測定値より
シリアルコミュニケーションインタフェース４内の後述
するビットレートレジスタに設定する値を計算する（ス
テップ３０４：計算処理）。この計算処理は中央処理装
置１で行い、求めた値をシリアルコミュニケーションイ
ンタフェース４内のビットレートレジスタに設定する
（ステップ３０４：設定処理）。

【００４０】この測定および計算は、たとえば図５に示
すように、９ビット分のＬＯＷ期間をインプットキャプ
チャが内部クロック信号φに基づいて測定し、このＬＯ
Ｗ期間サイクル（Ｘ）を時間に換算する式（１）が得ら
れ、たとえばマイクロコンピュータのビットレートの値
（ＳＣＩビットレジスタの設定値：Ｎ）を定義する式
（２）との関係から計算することができる。

【００４１】 Ｘ×２／ＯＳＣ＝９×１／Ｂ ・・・・・（１） ＯＳＣ：マイクロコンピュータの発振周波数 （１サイクルの時間＝２／ＯＳＣ） Ｂ：ボーレート（調歩同期式通信） Ｎ＝ＯＳＣ／（６４×Ｂ）−１ ・・・・（２） すなわち、このＬＯＷ期間サイクルを時間に換算した式
（１）と、マイクロコンピュータのビットレートを定義
する式（２）により、ホストコンピュータ８のボーレー
トと同じ値に設定するために、シリアルコミュニケーシ
ョンインタフェース４のビットレートレジスタの値をＬ
ＯＷ期間サイクルより式（３）のようにして求められ
る。

【００４２】 Ｎ＝Ｘ／（９×３２）−１ ・・・・・・（３） この計算結果より、ビットレートレジスタに設定する値
は、マイクロコンピュータの動作周波数、ホストコンピ
ュータ８が転送するボーレートに関係なく、ホストコン
ピュータ８が送信するデータのＬＯＷ期間の測定より一
義的に求めることができる。

【００４３】続いて、ホストコンピュータ８が転送する
ボーレートと同じボーレートに調整が終わると、マイク
ロコンピュータは調整終了の合図を送信線ＳＬを介して
ホストコンピュータ８に送信し（ステップ３０５）、こ
の調整終了の合図をホストコンピュータ８は正常に受信
したことを示す信号を受信線ＲＬを介してマイクロコン
ピュータに出力する（ステップ３０６）。

【００４４】さらに、ホストコンピュータ８は、次に転
送するユーザのプログラムのバイト数を送信し、以降は
順次、ユーザの設定したプログラムを送信する。

【００４５】このとき、マイクロコンピュータは、ホス
トコンピュータ８が送信するユーザプログラムを受信し
（ステップ３０７：受信処理）、さらにランダムアクセ
スメモリ５に転送する（ステップ４０１）。そして、中
央処理装置１が転送する残りバイト数を計算し（ステッ
プ４０２）、ユーザプログラムの転送が終了するまで繰
り返して行う（ステップ４０３）。

【００４６】そして、転送したユーザプログラムを実行
する前に、フラッシュメモリ２に書き込まれたデータが
存在するか否かを確認し（ステップ４０４）、既にデー
タが書き込まれている場合には（ステップ４０５）、全
メモリブロックのデータを消去する（ステップ４０
６）。これにより、フラッシュメモリ２のデータの機密
保護を図ることができる。

【００４７】一方、データが書き込まれていない場合に
は、フラッシュメモリ２内のテストエリア中にあるプロ
グラム中の最終命令を実行することによりランダムアク
セスメモリ５のエリアに分岐し、ランダムアクセスメモ
リ５内に転送されたユーザプログラムを実行する（ステ
ップ４０７）。これにより、フラッシュメモリ２の書き
換えを行うことができる。

【００４８】よって、本実施例のマイクロコンピュータ
によれば、ホストコンピュータ８の通信データのＬＯＷ
期間を測定し、このＬＯＷ期間より計算して求めた値を
シリアルコミュニケーションインタフェース４のビット
レートレジスタに自動的に設定することができるので、
ホストコンピュータ８と任意のボーレートで、かつマイ
クロコンピュータの動作周波数に関係なく、ホストコン
ピュータ８と同じボーレートで通信を行うことができ、
フラッシュメモリ２の書き換えを容易に行うことができ
る。

【００４９】また、フラッシュメモリ２において、制御
プログラムを保有しているエリア以外に既に書き込まれ
たデータがあるときには、このエリア以外を消去するこ
とにより、データの機密保護を図ることができる。

【００５０】次に、図６〜図１３に基づいて、マイクロ
コンピュータの構成要素を説明すると同時に、フラッシ
ュメモリのデータ消去動作を詳細に説明する。

【００５１】図１１は、シリアルコミュニケーションイ
ンタフェースＳＣＩの内部構成図である。

【００５２】このシリアルコミュニケーションインタフ
ェースＳＣＩは、バスインタフェースＢＩ、内部クロッ
ク信号φ〜φ／６４を受け、１つの内部クロック信号を
選択するセレクタＳＥＬ、ビットレートレジスタＢＲ
Ｒ、比較器ＣＯＭおよびカウンタＣＯＵＮＴを内蔵する
ボーレートジェネレータＢＧ、シリアルモードレジスタ
ＳＭＲを内蔵する送受信コントローラＣＮＴ、転送デー
タレジスタＴＤＲおよび受信データレジスタＲＤＲを有
する。

【００５３】受信データレジスタＲＤＲは、ホストコン
ピュータ８からのシリアルデータを一時格納し、送受信
コントローラからの制御信号ＣＳ１に基づいて、受信し
たシリアルデータをパラレルデータに変換し、バスイン
タフェースＢＩを介し、中央処理装置ＣＰＵに出力す
る。

【００５４】転送データレジスタＴＤＲは、バスインタ
フェースＢＩを介して中央処理装置ＣＰＵから供給され
たパラレルデータを一時格納し、送受信コントローラか
らの制御信号ＣＳ２に基づいて格納したパラレルデータ
をシリアルデータに変換し、ホストコンピュータ８に出
力する。

【００５５】シリアルモードレジスタＳＭＲは、図１３
に示されるように、ビット０、ビット１にセットされる
データによって、内部クロック信号φ〜φ／６４のいず
れかを選択するための選択信号ＳＳを出力する。ビット
０、ビット１のデータは中央処理装置ＣＰＵによってセ
ットされる。

【００５６】ボーレートジェネレータ中のセレクタＳＥ
Ｌは、シリアルモードレジスタＳＭＲからの選択信号Ｓ
Ｓに従って、カウンタＣＯＵＮＴに内部クロック信号φ
〜φ／６４のいずれか１つを供給する。

【００５７】比較器ＣＯＭは、ビットレートレジスタＢ
ＲＲ内の前記（２）式で得られた値と、カウンタＣＯＵ
ＮＴによってカウントされる値の比較を行い、それらの
値が一致することにより、たとえばロウレベルからハイ
レベルに変化するクロック信号φＣＬＫを送受信コント
ローラＣＮＴに出力する。

【００５８】送受信コントローラＣＮＴは、このクロッ
ク信号φＣＬＫに従って転送データレジスタＴＤＲ、受
信データレジスタＲＤＲのデータ格納／出力タイミング
を制御する。

【００５９】図１２は、中央処理装置ＣＰＵによって実
行されるフラッシュメモリのデータ消去フローである。

【００６０】まず、中央処理装置ＣＰＵは、フラッシュ
メモリの消去するブロックを示す消去ブロック指定レジ
スタに所定値を設定する（ステップ１２０１）。さら
に、中央処理装置ＣＰＵは、フラッシュメモリのコント
ロールレジスタＣＲのＥビットを設定し、フラッシュメ
モリをイレースモードにする（ステップ１２０２）。

【００６１】続いて、中央処理装置ＣＰＵは、消去時間
“Ｔ”の期間、ソフトウェアタイマーで所定サイクル数
待ち（ステップ１２０３）、Ｔ時間経過後上記Ｅビット
をクリアし、フラッシュメモリのイレースモードを解除
する（ステップ１２０４）。

【００６２】さらに、コントロールレジスタＣＲ中のＥ
Ｖビットを設定し、フラッシュメモリをイレーズベリフ
ァイモードに設定し（ステップ１２０５）、消去対象の
ブロックをリードする（ステップ１２０６）。

【００６３】そして、全アドレスをリードし、“１”の
状態に消去されていると（ステップ１２０７）、中央処
理装置ＣＰＵはイレーズベリファイモードを解除（ＥＶ
ビットクリア）し（ステップ１２０８）、さらに消去ブ
ロック指定レジスタをクリアし（ステップ１２０９）、
消去完了となる。

【００６４】一方、ステップ１２０７において、全アド
レスをリードしていない場合には、アドレスをインクリ
メントした後（ステップ１２１０）、ステップ１２０６
のブロックのリードからの処理を繰り返して実行する。

【００６５】この場合の消去時間Ｔは、図６(b) に示さ
れるように、メモリセルの書き込み状態（高しきい値領
域ＶｔｈＨ）から消去状態（低しきい値領域ＶｔｈＬ）
に変化させるための時間である。

【００６６】この消去時間Ｔは、メモリセルのプロセス
技術によって変動するものであるが、たとえば高しきい
値領域ＶｔｈＨは4.５Ｖ以上であり、低しきい値領域Ｖ
ｔｈＬは2.５Ｖ以下であり、高しきい値領域ＶｔｈＨか
ら低しきい値領域ＶｔｈＬに変化するまで１０ｍｓかか
る。

【００６７】次に、ソフトウェアタイマーが待つ所定サ
イクル数の求め方について、図５を参照しながら説明す
る。

【００６８】この消去時間の算出方法においては、ＬＯ
Ｗ期間サイクル（Ｘ）を時間に換算する式（１）に用い
たボーレート（Ｂ）より、以下のようにして消去時間を
設定することができる。

【００６９】 （１サイクルの時間）＝（ＬＯＷ期間中の時間）／ （ＬＯＷ期間中のサイクル数：Ｘ） ・（４） ＝９／（ＬＯＷ期間中のサイクル数）×Ｂ ・（５） 上記式（４）および（５）は、１サイクルの時間を算出
するための式であり、また下記式（６）は消去時間のサ
イクル数を算出するための式である。この消去時間のサ
イクル数が、中央処理装置ＣＰＵのソフトウェアタイマ
ーが待つ所定サイクル数である。

【００７０】すなわち、フラッシュメモリの所定の消去
時間をＴとすると、消去時間中のサイクル数は式（６）
のようになり、従って動作周波数に関係なく、ビットレ
ートで決まる消去時間を設定することができる。

【００７１】 （消去時間のサイクル数）＝Ｔ／（１サイクルの時間） ＝［（Ｔ×（ＬＯＷ期間中のサイクル数） ×Ｂ］／９ ・・・（６） 続いて、図６(a) には、フラッシュメモリセルの断面図
が示され、図６(b) にはフラッシュメモリセルの書き込
み／消去状態を表す特性図が示される。

【００７２】同図(a) に例示的に示されたメモリセル
は、２層ゲート構造の絶縁ゲート型電界効果トランジス
タにより構成されている。同図において、１１はＰ型シ
リコン基板、１２はこのシリコン基板１１に形成された
Ｐ型拡散層、１３はシリコン基板１１に形成された低濃
度のＮ型拡散層、１４はＰ型拡散層１２およびＮ型拡散
層１３のそれぞれに形成されたＮ型拡散層である。

【００７３】さらに、１５は薄い酸化膜１６（たとえば
厚さ１０ｎｍ）を介してＰ型シリコン基板１１に形成さ
れたフローティングゲート、１７は酸化膜１８を介して
フローティングゲート１５上に形成されたコントロール
ゲート、１９はソース、２０はドレインである。

【００７４】このメモリセルに記憶される情報は、実質
的にしきい値電圧の変化としてトランジスタに保持され
る。以下、特に述べない限り、メモリセルにおいて、情
報を記憶するトランジスタ（以下、記憶トランジスタと
称する）がＮチャンネル型の場合について述べる。

【００７５】メモリセルへの情報の書き込み動作は、た
とえばコントロールゲート１７およびドレイン２０に高
圧を印加して、アバランシェ注入によりドレイン２０側
からフローティングゲート１５に電子を注入することで
実現される。この書き込み動作により記憶トランジスタ
は、図６(b) に示されるように、そのコントロールゲー
ト１７からみたしきい値電圧が、書き込み動作を行わな
かった消去状態の記憶トランジスタに比べて高くなる。

【００７６】一方、消去動作は、たとえばソース１９に
高圧を印加して、トンネル現象によりフローティングゲ
ート１５からソース１９側に電子を引き抜くことによっ
て実現される。図６(b) に示されるように、消去動作に
より記憶トランジスタはそのコントロールゲート１７か
らみたしきい値電圧が低くされる。

【００７７】図６(b) では、書き込みならびに消去状態
のいずれにおいても記憶トランジスタのしきい値は正の
電圧レベルにされる。すなわち、ワード線からコントロ
ールゲートに与えられるワード線選択レベルに対して、
書き込み状態のしきい値電圧は高くされ、消去状態のし
きい値電圧は低くされる。双方のしきい値電圧とワード
線選択レベルとがそのような関係を持つことによって、
選択トランジスタを採用することなく１個のトランジス
タでメモリセルを構成することができる。

【００７８】たとえば、記憶情報を電気的に消去する場
合においては、フローティングゲート１５に蓄積された
電子をソース１９電極に引き抜くことにより、記憶情報
の消去が行われるため、比較的長い時間、消去動作を続
けると、書き込み動作の際にフローティングゲート１５
に注入した電子の量よりも多くの電子が引き抜かれるこ
とになる。

【００７９】そのため、電気的消去を比較的長い時間続
けるような過消去を行うと、記憶トランジスタのしきい
値電圧はたとえば負のレベルになって、ワード線の非選
択レベルにおいても選択されるような不都合が生ずる。

【００８０】しかし、本発明においては、中央処理装置
ＣＰＵの計算処理により、過消去とならないように消去
時間を設定する。なお、書き込みも消去と同様にトンネ
ル電流を利用して行うこともできる。

【００８１】また、読み出し動作においては、メモリセ
ルに対して弱い書き込み、すなわちフローティングゲー
ト１５に対して不所望なキャリアの注入が行われないよ
うに、ドレイン２０およびコントロールゲート１７に印
加される電圧が比較的低い値に制限される。

【００８２】たとえば、１Ｖ程度の低電圧がドレイン２
０に印加されるとともに、コントロールゲート１７に５
Ｖ程度の低電圧が印加される。これらの印加電圧によっ
て記憶トランジスタを流れるチャンネル電流の大小を検
出することにより、メモリセルに記憶されている情報の
“０”，“１”を判定することができる。

【００８３】図７は、前記記憶トランジスタを用いたメ
モリセルアレイの構成原理を示す。同図には、代表的に
４個の記憶トランジスタ（メモリセル）Ｑ１〜Ｑ４が示
される。

【００８４】Ｘ，Ｙ方向にマトリクス配置されたメモリ
セルにおいて、同じ行に配置された記憶トランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１，ＤＬ２に接続されている。上記記憶トランジ
スタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース
線ＳＬ１（ＳＬ２）に結合される。

【００８５】図８には、メモリセルに対する消去動作な
らびに書き込み動作のための電圧条件の一例が示され
る。

【００８６】図８において、メモリ素子はメモリセルを
意味し、ゲートはメモリセルの選択ゲートとしてのコン
トロールゲートを意味する。同図において負電圧方式の
消去はコントロールゲートに、たとえば−１０Ｖのよう
な負電圧を印加することによって消去に必要な高電界を
形成する。同図に例示される電圧条件から明かなよう
に、正電圧方式の消去にあっては少なくともソースが共
通接続されたメモリセルに対して一括消去を行うことが
できる。

【００８７】従って、前記図７の構成において、ソース
線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセ
ルの記憶トランジスタＱ１〜Ｑ４は一括消去可能にされ
る。この場合、同一ソース線につながるメモリビットの
数を変えることにより、メモリブロックのサイズを任意
に設定することができる。

【００８８】たとえば、ソース線分割方式の場合には、
最小の一括消去単位とされるメモリブロックはデータ線
１本分となる。一方、負電圧方式の消去にあっては、少
なくともコントロールゲートが共通接続されたメモリセ
ルに対して一括消去を行うことができる。

【００８９】図９には、一括消去可能なメモリブロック
の記憶容量を相違させたフラッシュメモリの一例回路ブ
ロック図が示される。

【００９０】同図に示されるフラッシュメモリ２は、８
ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ
入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備え
る。このメモリアレイＡＲＹ０〜ＡＲＹ７は、相対的に
記憶容量の大きなメモリブロックＬＭＢと、相対的に記
憶容量の小さなメモリブロックＳＭＢとに２分割されて
いる。図には代表的にメモリアレイＡＲＹ０の詳細が示
されているが、その他のメモリアレイＡＲＹ１〜ＡＲＹ
７も同様に構成されている。

【００９１】各メモリアレイＡＲＹ０〜ＡＲＹ７には、
前記図６で説明した２層ゲート構造の絶縁ゲート型電界
効果トランジスタによって構成されたメモリセルＭＣが
マトリクス配置されている。同様に、同図において、Ｗ
Ｌ０〜ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７
に共通のワード線である。同一行に配置されたメモリセ
ルのコントロールゲートは、それぞれ対応するワード線
に接続される。

【００９２】また、各メモリアレイＡＲＹ０〜ＡＲＹ７
において、同一列に配置されたメモリセルＭＣのドレイ
ン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に
接続されている。前記図２において示したテストエリア
（メモリブロックＳＭＢ）を構成するメモリセルＭＣの
ソース領域はソース線ＳＬ１に共通接続され、図２にお
いて示したユーザエリア（メモリブロックＬＭＢ）を構
成するメモリセルＭＣのソース領域はソース線ＳＬ２に
共通接続されている。

【００９３】前記ソース線ＳＬ１，ＳＬ２には、電圧出
力回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高
電圧Ｖｐｐが供給される。この電圧出力回路ＶＯＵＴ
１，ＶＯＵＴ２の出力動作は、消去ブロック指定レジス
タＢ１，Ｂ２の値によって選択される。

【００９４】たとえば、消去ブロック指定レジスタＢ１
に“１”が設定されることによって、各メモリアレイＡ
ＲＹ０〜ＡＲＹ７のメモリブロックＳＭＢだけが一括消
去可能にされる。また、消去ブロック指定レジスタＢ２
に“１”が設定された場合は、各メモリアレイＡＲＹ０
〜ＡＲＹ７のメモリブロックＬＭＢだけが一括消去可能
にされる。さらに、双方のレジスタＢ１，Ｂ２に“１”
が設定されたときはフラッシュメモリ全体が一括消去可
能にされる。

【００９５】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロ
ウアドレスバッファＸＡＢＵＦＦおよびロウアドレスラ
ッチＸＡＬＡＴを介して取り込まれるロウアドレス信号
ＡＸをロウアドレスデコーダＸＡＤＥＣが解読すること
によって行われる。このワードドライバＷＤＲＶは、ロ
ウアドレスデコーダＸＡＤＥＣから出力される選択信号
に基づいてワード線を駆動する。

【００９６】たとえば、データ読み出し動作において、
ワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから
供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地
電位とを電源として動作され、選択されるべきワード線
を電圧Ｖｃｃによって選択レベルに駆動し、非選択とさ
れるべきワード線を接地電位のような非選択レベルに維
持させる。

【００９７】また、データの書き込み動作において、ワ
ードドライバＷＤＲＶは、電源選択回路ＶＳＥＬから供
給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地
電位とを電源として動作され、選択されるべきワード線
を１２Ｖのような書き込み用高電圧レベルに駆動する。
このデータの消去動作において、ワードドライバＷＤＲ
Ｖの出力は０Ｖのような低い電圧レベルにされる。

【００９８】各メモリアレイＡＲＹ０〜ＡＲＹ７におい
て、前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッチ
ＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続さ
れる。このカラム選択スイッチＹＳ０〜ＹＳ７のスイッ
チ制御は、カラムアドレスバッファＹＡＢＵＦＦおよび
カラムアドレスラッチＹＡＬＡＴを介して取り込まれる
カラムアドレス信号ＡＹをカラムアドレスデコーダＹＡ
ＤＥＣが解読することによって行われる。

【００９９】カラムアドレスデコーダＹＡＤＥＣの出力
選択信号は、全てのメモリアレイＡＲＹ０〜ＡＲＹ７に
共通に供給される。従って、カラムアドレスデコーダＹ
ＡＤＥＣの出力選択信号のうちのいずれか一つが選択レ
ベルにされることにより、各メモリアレイＡＲＹ０〜Ａ
ＲＹ７において、共通データ線ＣＤには１本のデータ線
が接続される。

【０１００】たとえば、メモリセルＭＣから共通データ
線ＣＤに読み出されたデータは、選択スイッチＲＳを介
してセンスアンプＳＡＭＰに与えられ、ここで増幅され
てデータ出力バッファＤＯＢＵＦＦから外部に出力され
る。この選択スイッチＲＳは読み出し動作に同期して選
択レベルにされる。

【０１０１】また、外部から供給される書き込みデータ
は、データ入力バッファＤＩＢＵＦＦを介してデータ入
力ラッチ回路ＤＩＬＡＴに保持される。このデータラッ
チ回路ＤＩＬＡＴに保持されたデータが“０”のとき、
書き込み回路ＷＲＩＴは選択スイッチＷＳを介して共通
データ線ＣＤに書き込み用の高電圧を供給する。

【０１０２】この書き込み用高電圧は、カラムアドレス
信号ＡＹによって選択されたデータ線を通して、ロウア
ドレス信号ＡＸでコントロールゲートに高電圧が印加さ
れるメモリセルのドレインに供給され、これによって当
該メモリセルが書き込みされる。この選択スイッチＷＳ
は書き込み動作に同期して選択レベルにされる。また、
書き込み消去の各種タイミングや電圧の選択制御は、書
き込み消去制御回路ＷＥＣＯＮＹＴが生成する。

【０１０３】図１０には、コントロールレジスタＣＲの
一例が示される。

【０１０４】コントロールレジスタＣＲは、８ビットの
プログラム／イレーズ制御レジスタＰＥＲＥＧによって
構成される。このプログラム／イレーズ制御レジスタＰ
ＥＲＥＧにおいて、Ｖｐｐは書き換え用高電圧印加に応
じて“１”にされる高電圧印加フラグである。

【０１０５】また、Ｅビットは消去動作を指示するビッ
トとされ、ＥＶビットは消去におけるベリファイ動作の
指示ビットとされる。さらに、Ｐビットは書き込み動作
（プログラム動作）の指示ビットとされ、ＰＶビットは
書き込みにおけるベリファイ動作の指示ビットとされ
る。

【０１０６】これらの各ビットにより、消去動作、消去
におけるベリファイ動作、プログラム動作、書き込みに
おけるベリファイ動作が指示されるようになっている。

【０１０７】従って、本実施例のマイクロコンピュータ
によれば、特に中央処理装置ＣＰＵによって実行される
フラッシュメモリのデータ消去は、ホストコンピュータ
８の通信データのＬＯＷ期間を測定し、このＬＯＷ期間
より計算して求めたビットレートより、過消去にならな
い所定の消去時間のサイクル数を求めることができるの
で、これによってマイクロコンピュータの動作周波数に
関係なく、フラッシュメモリ２の所定の消去時間を設定
することができる。

【０１０８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１０９】たとえば、本実施例のマイクロコンピュー
タについては、タイマ３のインプットキャプチャ機能に
よりホストコンピュータ８からの通信データのＬＯＷ期
間を測定する場合について説明したが、本発明は前記実
施例に限定されるものではなく、逆にデータのＨＩＧＨ
期間を測定することによっても同様に、ホストコンピュ
ータと同じボーレートで通信を行うためのビットレート
を計算することができる。

【０１１０】また、このＬＯＷ期間を、ハードウェアに
よるタイマ３を用いて測定する場合について説明した
が、たとえばソフトウェアによるタイマ機能を用いても
同様に測定することができる。

【０１１１】さらに、本実施例においては、全面フラッ
シュメモリを採用したフラッシュメモリ２に制御プログ
ラムを格納する場合について説明したが、たとえば図１
に点線で示すようにマスクリードオンリメモリ（マスク
ＲＯＭ）１０を備え、このマスクリードオンリメモリ１
０には書き換えを要しないプログラムやデータを格納す
る場合などについても適用可能である。

【０１１２】特に、本発明は、単一の半導体チップ上
に、少なくとも中央処理装置と、この中央処理装置が処
理すべき情報を電気的な消去、書き込みによって書き換
え可能な不揮発性のフラッシュメモリとを備えたマイク
ロコンピュータについて広く適用可能である。

【０１１３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１１４】(1).中央処理装置を制御するプログラム
は、転送元からのシリアルデータのＬＯＷまたはＨＩＧ
Ｈの期間を測定する測定処理と、測定したＬＯＷまたは
ＨＩＧＨの期間より転送元のボーレートを計算する計算
処理と、計算により求めたボーレートをシリアルコミュ
ニケーションに設定する設定処理と、転送元よりプログ
ラムおよびデータを受信する受信処理とを含むことによ
り、この制御プログラムをフラッシュメモリに対する書
き換えを行う動作モードのリセットにより実行させ、転
送元と送信するシリアルコミュニケーションのボーレー
トに自動的に設定することができるので、転送元のボー
レートと同じボーレートで、かつマイクロコンピュータ
の動作周波数に関係なく、プログラムおよびデータの受
信が可能となる。

【０１１５】(2).制御プログラムを保有しているエリア
以外から命令を取り込んだ場合に、この制御プログラム
の保有エリアは選択されないようにし、また制御プログ
ラムを保有しているエリア以外のフラッシュメモリのデ
ータを確認し、既に書き込まれたデータがあるときに
は、この制御プログラムを保有しているエリア以外を消
去することにより、フラッシュメモリのデータを保護す
ることができるので、情報の機密保護が可能となる。ま
た、この消去動作は、マイクロコンピュータの動作周波
数に関係なく、フラッシュメモリの所定の消去時間を設
定することができる。

【０１１６】(3).前記(1) により、マイクロコンピュー
タをシステムに実装した状態で、シリアルコミュニケー
ションを用いて送信ができるので、内蔵するフラッシュ
メモリの書き換えが容易に可能となる。

【０１１７】(4).前記(1) により、少量多品種生産への
対応、システム毎の最適化、および出荷後のバージョン
アップメンテナンスへの対応が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるマイクロコンピュータ
と、外部のホストコンピュータとシリアルコミュニケー
ションを用いて送信するシステムを示すブロック図であ
る。

【図２】本実施例において、全面フラッシュメモリを採
用した場合のフラッシュメモリのエリア構成を示す説明
図である。

【図３】本実施例において、フラッシュメモリを書き換
える動作モードを用いた処理手順を示すフローチャート
である。

【図４】本実施例において、図３に続くフラッシュメモ
リを書き換える動作モードを用いた処理手順を示すフロ
ーチャートである。

【図５】本実施例において、ホストコンピュータが送信
するデータのＬＯＷ期間を測定する測定処理と、この測
定したＬＯＷ期間よりホストコンピュータのボーレート
を計算する計算処理を示すための説明図である。

【図６】(a),(b) は本実施例において、フラッシュメモ
リを示す断面図と、書き込み／消去状態を表す特性図で
ある。

【図７】本実施例において、メモリセルアレイを示す構
成原理図である。

【図８】本実施例において、メモリセルに対する消去動
作ならびに書き込み動作のための電圧条件の一例を示す
説明図である。

【図９】本実施例において、一括消去可能なメモリブロ
ックの記憶容量を相違させたフラッシュメモリの一例を
示す回路ブロック図である。

【図１０】本実施例において、コントロールレジスタの
一例を示す説明図である。

【図１１】本実施例において、シリアルコミュニケーシ
ョンインタフェースを示す内部構成図である。

【図１２】本実施例において、中央処理装置によって実
行されるフラッシュメモリのデータ消去を示すフローチ
ャートである。

【図１３】本実施例において、シリアルモードレジスタ
を示す説明図である。

【符号の説明】

１ 中央処理装置（ＣＰＵ） ２ フラッシュメモリ ３ タイマ ４ シリアルコミュニケーションインタフェース（ＳＣ
Ｉ） ５ ランダムアクセスメモリ（ＲＡＭ） ６ 入出力装置（Ｉ／Ｏ） ７ デコーダ ８ ホストコンピュータ ９ 分周器 １０ マスクリードオンリメモリ（マスクＲＯＭ） １１ シリコン基板 １２ Ｐ型拡散層 １３ Ｎ型拡散層 １４ Ｎ型拡散層 １５ フローティングゲート １６ 酸化膜 １７ コントロールゲート １８ 酸化膜 １９ ソース ２０ ドレイン ＡＲＹ０〜ＡＲＹ７ メモリアレイ ＡＸ ロウアド
レス信号 ＡＹ カラムアドレス信号 Ｂ１，Ｂ２ 消
去ブロック指定レジスタ ＢＧ ボーレートジェネレータ ＢＩ バスイン
タフェース ＢＲＲ ビットレートレジスタ ＣＤ 共通デー
タ線 ＣＬＫＴ クロック端子 ＣＮＴ 送受信
コントローラ ＣＯＭ 比較器 ＣＯＵＮＴ カ
ウンタ ＣＲ コントロールレジスタ ＣＳ２ 制御信
号 ＣＳ１ 制御信号 Ｄ０ データ入
出力端子 ＤＩＢＵＦＦ データ入力バッファ ＤＩＬＡＴ デ
ータラッチ回路 ＤＩＬＡＴ データ入力ラッチ回路 ＤＬ０，ＤＬ１
データ線 ＤＯＢＵＦＦ データ出力バッファ ＥＸＴＡＬ 基
準クロック信号 ＬＭＢ メモリブロック ＭＣ メモリセ
ル ＭＤ０〜ＭＤ２ 動作モード信号 ＭＤＴ０〜ＭＤ
Ｔ２ モード端子 ＰＥＲＥＧ プログラム／イレーズ制御レジスタ Ｑ１〜Ｑ４ 記憶トランジスタ ＲＤＲ 受信デ
ータレジスタ ＲＥＳ リセット信号 ＲＬ 受信線 ＲＳ 選択スイッチ ＲＸＤ 受信端
子 ＲＥＳＴ リセット端子 ＳＡＭＰ セン
スアンプ ＳＥＬ セレクタ ＳＬ 送信線 ＳＬ１，ＳＬ２ ソース線 ＳＭＢ メモリ
ブロック ＳＭＲ シリアルモードレジスタ ＳＳ 選択信号 Ｔ 消去時間 ＴＤＲ 転送デ
ータレジスタ ＴＸＤ 送信端子 ＶＯＵＴ１ 電
圧出力回路 ＶＳＥＬ 電圧選択回路 ＶＳＥＬ 電源
選択回路 Ｖｃｃ 電圧 ＶｃｃＴ 電源
端子 Ｖｐｐ 電圧 ＶｔｈＨ 高し
きい値領域 ＶｔｈＬ 低しきい値領域 ＷＤＲＶ ワー
ドドライバ ＷＥＣＯＮＹＴ 書き込み消去制御回路 ＷＬ０，ＷＬ１ ワード線 ＷＲＩＴ 書き
込み回路 ＷＳ 選択スイッチ ＸＡＢＵＦＦ
ロウアドレスバッファ ＸＡＤＥＣ ロウアドレスデコーダ ＸＡＬＡＴ ロ
ウアドレスラッチ ＹＡＢＵＦＦ ラムアドレスバッファ ＹＡＤＥＣ カ
ラムアドレスデコーダ ＹＡＬＡＴ カラムアドレスラッチ ＹＳ０ カラム
選択スイッチ φ〜φ／６４ 内部クロック信号 φＣＬＫ クロ
ック信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータに結合されるマイク
   ロコンピュータであって、データを電気的に書き込みお
   よび消去することが可能であり、プログラムを格納する
   ための第１のブロックおよびデータを格納するための第
   ２のブロックを持つフラッシュメモリと、外部から基準
   クロック信号を受け、それぞれ周波数の異なる複数の内
   部クロック信号を発生する分周器と、前記分周器から発
   生された複数の内部クロック信号の中の第１内部クロッ
   ク信号に基づいて、前記ホストコンピュータから受信す
   るシリアルデータの初めのレベル変化から次のレベル変
   化までの時間を計測するための計測器と、前記第１内部
   クロック信号を受け、前記計測器の計測結果値に基づい
   てボーレートの算出処理および前記ボーレートに従って
   前記フラッシュメモリ内のデータを消去するための時間
   の算出処理をするための中央処理装置とを有することを
   特徴とするマイクロコンピュータ。
2. 【請求項２】 前記フラッシュメモリは、消去動作を指
   示するための消去指示ビットを持つコントロールレジス
   タを含み、前記消去指示ビットは、前記中央処理装置に
   よってセットおよびクリアされ、前記フラッシュメモリ
   は、前記消去指示ビットがセットされている間消去動作
   を実行することを特徴とする請求項１記載のマイクロコ
   ンピュータ。
3. 【請求項３】 前記消去指示ビットがセットされている
   時間は、前記中央処理装置によるデータを消去するため
   の時間の算出処理によって決定されることを特徴とする
   請求項２記載のマイクロコンピュータ。
4. 【請求項４】 前記フラッシュメモリは、前記第２のブ
   ロックに格納されるデータの消去を指示するブロック消
   去指示ビットを持つブロック指定レジスタを含み、前記
   ブロック消去指示ビットは、前記中央処理装置によって
   セットされることを特徴とする請求項３記載のマイクロ
   コンピュータ。
5. 【請求項５】 前記フラッシュメモリの前記第２のブロ
   ック内に書き込まれているデータの消去動作は、前記ブ
   ロック消去指示ビットがセットされ、かつ前記消去指示
   ビットがセットされている間実行されることを特徴とす
   る請求項４記載のマイクロコンピュータ。