JP4083247B2 - マイクロコンピュータおよびマイクロコンピュータシステム - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、マイクロコンピュータに関し、特に電気的な消去、書き込みによって情報を書き換え可能な不揮発性のフラッシュメモリを搭載したマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、情報の書き換え可能な不揮発性メモリとしてのＥＰＲＯＭにおいては、紫外線により記憶情報の消去を行うものであるために、それを実装システムから取り外さなければ情報（データ）の書き換えを行うことができない。
【０００３】
これに対して、フラッシュメモリ、ＥＥＰＲＯＭを搭載したマイクロコンピュータでは、それらに保持されたデータは電気的に消去、書き込みを行うことができるので、それをシステムに実装した状態において情報の書き換えを行うことができる。
【０００４】
たとえば、その書き換えの一つの手段であるシリアルコミュニケーションにおいては、このシリアルコミュニケーションにおけるホストコンピュータ側のボーレートが固定で、マイクロコンピュータの動作周波数によってボーレートを決める値がレジスタに設定されるようになっている。
【０００５】
【発明が解決しようとする課題】
ところが、前記のような従来技術においては、マイクロコンピュータの内蔵シリアルコミュニケーションを用いて外部のホストコンピュータと通信を行う場合、予めホストコンピュータが転送するボーレートを決めておき、そのボーレートに合うように内蔵シリアルコミュニケーションのレジスタに所定値を設定する必要があり、さらにこのレジスタの設定は、マイクロコンピュータの動作周波数によって設定し直す必要がある。
【０００６】
従って、従来のシリアルコミュニケーションによる調歩同期式通信においては、外部のホストコンピュータが転送するボーレートと、マイクロコンピュータの動作周波数とに応じてレジスタの値をその都度設定し直さなければならないという欠点がある。
【０００７】
また、ユーザによって指定されたマイクロコンピュータの動作周波数に応じて、マイクロコンピュータに搭載されたフラッシュメモリのデータ書き換えを行う時間を設定し直さなければならない。
【０００８】
そこで、本発明の１つの目的は、マイクロコンピュータをシステムに実装した状態で、転送元と送信するシリアルコミュニケーションの調歩同期式通信におけるボーレートを決めるレジスタの値を自動的に設定し、ホストコンピュータとの間で任意に決められたボーレートでマイクロコンピュータの動作周波数に関係なく送信することができるマイクロコンピュータを提供することにある。
【０００９】
また、本発明の他の目的は、ユーザによって指定されたマイクロコンピュータの動作周波数に従って、マイクロコンピュータに搭載されたフラッシュメモリのデータ書き換えを行うマイクロコンピュータを提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明のマイクロコンピュータは、単一の半導体チップ上に、少なくとも中央処理装置と、この中央処理装置が処理すべき情報（データ）を電気的な消去、書き込みによって書き換え可能な不揮発性のフラッシュメモリとを搭載したマイクロコンピュータであって、フラッシュメモリ内のデータの書き換えに対しシリアルコミュニケーションを用いて書き換える動作モードを備え、このシリアルコミュニケーションのボーレートを転送元のボーレートに自動的に合わせ込むものである。
【００１３】
この場合に、前記動作モードにおいて、フラッシュメモリのデータ書き換えおよびシリアルコミュニケーションの制御を行うのは中央処理装置であり、この中央処理装置を制御するプログラムをフラッシュメモリまたはマスクＲＯＭが保有するようにしたものである。
【００１４】
また、前記中央処理装置を制御するプログラムは、転送元からのシリアルデータのＬＯＷまたはＨＩＧＨの期間を中央処理装置が測定する測定処理と、測定したＬＯＷまたはＨＩＧＨの期間より転送元のボーレートを計算する計算処理と、計算により求めたボーレートをシリアルコミュニケーション内のレジスタに設定する設定処理と、転送元よりプログラムおよびデータを受信する受信処理とを含むようにしたものである。
【００１５】
さらに、前記中央処理装置を制御するプログラムは、フラッシュメモリまたはマスクＲＯＭが保有しており、この制御プログラムが実行されるのは動作モードのリセットで実行され、制御プログラムを保有しているエリア以外から命令を取り込むとこのエリアは選択されないようにしたものである。
【００１６】
また、前記動作モードを起動すると、制御プログラムを保有しているエリア以外のフラッシュメモリのデータを確認し、既に書き込まれたデータがあればこの制御プログラムを保有しているエリア以外を消去するようにしたものである。
【００１７】
【作用】
前記したマイクロコンピュータによれば、中央処理装置を制御するプログラムに、測定処理、計算処理、設定処理および受信処理が含まれることにより、フラッシュメモリに対する書き換えを行う場合に、この制御プログラムをフラッシュメモリに対する書き換えを行う動作モードのリセットにより実行させ、転送元と送信するシリアルコミュニケーションのボーレートに測定、計算および設定処理により自動的に設定し、転送元からの受信処理において、測定・計算された任意のボーレートでマイクロコンピュータの動作周波数に関係なく、プログラムおよびデータを受信することができる。
【００１８】
すなわち、マイクロコンピュータは、たとえば転送元の外部のホストコンピュータとあるボーレートで通信を行う場合、その通信データのＬＯＷまたはＨＩＧＨの期間を測定し、そのＬＯＷまたはＨＩＧＨの期間より計算して求めた値を内蔵シリアルコミュニケーションのボーレートのレジスタに設定することにより、外部のホストコンピュータと同じボーレートで通信を行うことができる。
【００１９】
また、この制御プログラムは、フラッシュメモリの一部またはマスクＲＯＭに格納しておき、フラッシュメモリに対する書き換えをシリアルコミュニケーションを用いて行う動作モードに端子設定することにより、これを容易に実行させることができる。
【００２０】
さらに、制御プログラムの保有エリア以外から命令を取り込んだ場合には、この制御プログラムの保有エリアは選択されないようにし、またこのエリア以外に既に書き込まれたデータがあるときには、この制御プログラムを保有しているエリア以外を消去することにより、フラッシュメモリのデータを保護し、情報の機密保護を図ることができる。
【００２１】
この消去動作は、計算処理により求めたビットレートより、マイクロコンピュータの動作周波数に関係なく、フラッシュメモリが過消去にならない所定の消去時間を設定することが可能となる。
【００２２】
これにより、マイクロコンピュータをシステムに実装した状態で、シリアルコミュニケーションを用いて、転送元と任意のボーレートでマイクロコンピュータの動作周波数に関係なく送信ができ、内蔵するフラッシュメモリの書き換えを容易に行うことができる。
【００２３】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００２４】
まず、図１により本実施例のマイクロコンピュータの構成を説明する。
【００２５】
本実施例のマイクロコンピュータは、電源端子ＶｃｃＴ，ＶｐｐＴおよびクロック端子ＣＬＫＴを有し、電源端子ＶｃｃＴにはマイクロコンピュータの動作電圧Ｖｃｃが供給され、電源端子ＶｐｐＴにはフラッシュメモリのデータ書き換え用電圧Ｖｐｐ（｜Ｖｐｐ｜＞Ｖｃｃ）が供給され、クロック端子ＣＬＫＴには、たとえば外部の水晶発振子からの基準クロック信号ＥＸＴＡＬが供給される。このクロック端子ＣＬＫＴに供給されるべき基準クロック信号の周波数はユーザによって任意に決定される。
【００２６】
このマイクロコンピュータは、たとえば単一の半導体チップ上に、中央処理装置が処理すべき情報を電気的な消去、書き込みによって書き換え可能な不揮発性メモリを備えたマイクロコンピュータとされ、内部バスに結合される中央処理装置（ＣＰＵ）１、フラッシュメモリ２、タイマ３、シリアルコミュニケーションインタフェース（ＳＣＩ）４、ランダムアクセスメモリ（ＲＡＭ）５、入出力装置（Ｉ／Ｏ）６、デコーダ７および分周器９などから構成され、たとえば外部のパーソナルコンピュータなどのホストコンピュータ８にシリアルコミュニケーションインタフェース４を通じて接続されている。この内部バスは、データを転送するための内部データバス、アドレス信号を転送するための内部アドレスバスおよび制御信号を転送するための内部制御バスから構成されている。
【００２７】
中央処理装置１は、プログラムに基づいてデータの送受信などを制御するものであり、特にフラッシュメモリ２に対する書き換えをシリアルコミュニケーションを用いて行う動作モードにおいて、フラッシュメモリ２の書き換えおよびシリアルコミュニケーションの制御などが行われるようになっている。
【００２８】
フラッシュメモリ２は、電気的な消去・書き込みによって情報の書き換えが可能な全面フラッシュメモリを採用したものであり、特に図２のように中央処理装置１を制御する制御プログラムなどがテストエリア（第１のブロック）に格納され、マイクロコンピュータがシステムに実装されている状態で、中央処理装置１または汎用ＰＲＯＭライタのような外部記憶装置の制御に基づいて、その記憶情報が書き換えられるようになっている。
【００２９】
また、このフラッシュメモリ２に格納される制御プログラムは、リセット端子ＲＥＳＴからのリセット信号ＲＥＳによりリセット動作が実行され、そして中央処理装置１が制御プログラムを保有しているエリア以外から命令を取り込んだ場合にはこのエリアが選択されないようになっており、さらにリセット動作の起動において、制御プログラムを保有しているエリア以外（ユーザエリア：第２のブロック）のデータが確認され、既に書き込まれたデータがあればこの制御プログラムを保有しているテストエリア以外のデータが消去されるようになっている。
【００３０】
タイマ３は、たとえばハードウェアタイマとされ、シリアルコミュニケーションインタフェース４の受信端子ＲＸＤにインプットキャプチャ（計測器）の端子を割り付けておき、このインプットキャプチャ機能によりホストコンピュータ８との通信データのＬＯＷ期間が測定されるようになっている。
【００３１】
シリアルコミュニケーションインタフェース４は、外部に接続されるホストコンピュータ８とのインタフェースをシリアルコミュニケーションを用いて行うものであり、このシリアルコミュニケーションのボーレートがホストコンピュータ８のボーレートに自動的に設定され、ホストコンピュータ８から受信したデータをベリファイデータとして送信が送信端子ＴＸＤから送信線ＳＬを通じて行われるようになっている。
【００３２】
ランダムアクセスメモリ５は、たとえばフラッシュメモリ２からのデータ転送を受けてその情報を一時的に保持することができ、書き換えのための作業領域またはデータバッファ領域として利用されるようになっている。
【００３３】
入出力装置６は、外部装置とのデータのインタフェースを司るものであり、たとえば汎用ＰＲＯＭライタなどの外部装置が接続されて情報の書き込みなどが行われるようになっている。
【００３４】
デコーダ７は、モード端子ＭＤＴ０〜ＭＤＴ２から入力される動作モード信号ＭＤ０〜ＭＤ２を解読し、たとえばモード端子ＭＤＴ０を通じてフラッシュメモリ２に対する書き換えを行う動作モードが指示されているか否かを判定し、この動作モードの場合にはフラッシュメモリ２の書き換えおよびシリアルコミュニケーションの制御が中央処理装置１により制御されるようになっている。
【００３５】
分周器９は、クロック端子ＣＬＫＴからの基準クロック信号ＥＸＴＡＬを受け、たとえば４種類の周波数の異なる内部クロック信号φ，φ／４，φ／１６，φ／６４を出力する。なお、中央処理装置１は、内部クロック信号φに基づいて動作する。
【００３６】
次に、本実施例の作用について、マイクロコンピュータの動作を図３および図４の動作フローに基づいて説明する。
【００３７】
まず、マイクロコンピュータを動作モード信号ＭＤ０〜ＭＤ２によりブートプログラムモードに端子設定し、この端子の設定で動作モードの指示が出ると、中央処理装置１はリセットスタートによりフラッシュメモリ２に格納された制御プログラムを実行する（ステップ３０１）。
【００３８】
さらに、制御プログラムが起動されると、外部のホストコンピュータ８から所定のビットレートでデータが連続送信され（ステップ３０２）、中央処理装置１はタイマ３のインプットキャプチャ機能でホストコンピュータ８が送信するデータのＬＯＷ期間を分周器９から出力される内部クロック信号φにより測定する（ステップ３０３：測定処理）。この場合に、ＲＸＤ端子にタイマ３のインプットキャプチャの端子を割り付けておく。
【００３９】
そして、データのＬＯＷ期間の測定値よりシリアルコミュニケーションインタフェース４内の後述するビットレートレジスタに設定する値を計算する（ステップ３０４：計算処理）。この計算処理は中央処理装置１で行い、求めた値をシリアルコミュニケーションインタフェース４内のビットレートレジスタに設定する（ステップ３０４：設定処理）。
【００４０】
この測定および計算は、たとえば図５に示すように、９ビット分のＬＯＷ期間をインプットキャプチャが内部クロック信号φに基づいて測定し、このＬＯＷ期間サイクル（Ｘ）を時間に換算する式（１）が得られ、たとえばマイクロコンピュータのビットレートレジスタの値（ＳＣＩビットレートレジスタの設定値：Ｎ）を定義する式（２）との関係から計算することができる。
【００４１】
Ｘ×２／ＯＳＣ＝９×１／Ｂ ・・・・・（１）
ＯＳＣ：マイクロコンピュータの発振周波数
（１サイクルの時間＝２／ＯＳＣ）
Ｂ：ボーレート（調歩同期式通信）
Ｎ＝ＯＳＣ／（６４×Ｂ）−１ ・・・・（２）
すなわち、このＬＯＷ期間サイクルを時間に換算した式（１）と、マイクロコンピュータのビットレートレジスタの値を定義する式（２）により、ホストコンピュータ８のボーレートと同じ値に設定するために、シリアルコミュニケーションインタフェース４のビットレートレジスタの値をＬＯＷ期間サイクルより式（３）のようにして求められる。
式（２）および式（３）は、シリアルコミュニケーションインタフェース４が、マイクロコンピュータの発振周波数ＯＳＣを６４分周して動作している場合のものである。
【００４２】
Ｎ＝Ｘ／（９×３２）−１ ・・・・・・（３）
この計算結果より、ビットレートレジスタに設定する値は、マイクロコンピュータの動作周波数、ホストコンピュータ８が転送するボーレートに関係なく、ホストコンピュータ８が送信するデータのＬＯＷ期間の測定より一義的に求めることができる。
【００４３】
続いて、ホストコンピュータ８が転送するボーレートと同じボーレートに調整が終わると、マイクロコンピュータは調整終了の合図を送信線ＳＬを介してホストコンピュータ８に送信し（ステップ３０５）、この調整終了の合図をホストコンピュータ８は正常に受信したことを示す信号を受信線ＲＬを介してマイクロコンピュータに出力する（ステップ３０６）。
【００４４】
さらに、ホストコンピュータ８は、次に転送するユーザのプログラムのバイト数を送信し、以降は順次、ユーザの設定したプログラムを送信する。
【００４５】
このとき、マイクロコンピュータは、ホストコンピュータ８が送信するユーザプログラムを受信し（ステップ３０７：受信処理）、さらにランダムアクセスメモリ５に転送する（ステップ４０１）。そして、中央処理装置１が転送する残りバイト数を計算し（ステップ４０２）、ユーザプログラムの転送が終了するまで繰り返して行う（ステップ４０３）。
【００４６】
そして、転送したユーザプログラムを実行する前に、フラッシュメモリ２に書き込まれたデータが存在するか否かを確認し（ステップ４０４）、既にデータが書き込まれている場合には（ステップ４０５）、全メモリブロックのデータを消去する（ステップ４０６）。これにより、フラッシュメモリ２のデータの機密保護を図ることができる。
【００４７】
一方、データが書き込まれていない場合には、フラッシュメモリ２内のテストエリア中にあるプログラム中の最終命令を実行することによりランダムアクセスメモリ５のエリアに分岐し、ランダムアクセスメモリ５内に転送されたユーザプログラムを実行する（ステップ４０７）。これにより、フラッシュメモリ２の書き換えを行うことができる。
【００４８】
よって、本実施例のマイクロコンピュータによれば、ホストコンピュータ８の通信データのＬＯＷ期間を測定し、このＬＯＷ期間より計算して求めた値をシリアルコミュニケーションインタフェース４のビットレートレジスタに自動的に設定することができるので、ホストコンピュータ８と任意のボーレートで、かつマイクロコンピュータの動作周波数に関係なく、ホストコンピュータ８と同じボーレートで通信を行うことができ、フラッシュメモリ２の書き換えを容易に行うことができる。
【００４９】
また、フラッシュメモリ２において、制御プログラムを保有しているエリア以外に既に書き込まれたデータがあるときには、このエリア以外を消去することにより、データの機密保護を図ることができる。
【００５０】
次に、図６〜図１３に基づいて、マイクロコンピュータの構成要素を説明すると同時に、フラッシュメモリのデータ消去動作を詳細に説明する。
【００５１】
図１１は、シリアルコミュニケーションインタフェースＳＣＩの内部構成図である。
【００５２】
このシリアルコミュニケーションインタフェースＳＣＩは、バスインタフェースＢＩ、内部クロック信号φ〜φ／６４を受け、１つの内部クロック信号を選択するセレクタＳＥＬ、ビットレートレジスタＢＲＲ、比較器ＣＯＭおよびカウンタＣＯＵＮＴを内蔵するボーレートジェネレータＢＧ、シリアルモードレジスタＳＭＲを内蔵する送受信コントローラＣＮＴ、転送データレジスタＴＤＲおよび受信データレジスタＲＤＲを有する。
【００５３】
受信データレジスタＲＤＲは、ホストコンピュータ８からのシリアルデータを一時格納し、送受信コントローラからの制御信号ＣＳ１に基づいて、受信したシリアルデータをパラレルデータに変換し、バスインタフェースＢＩを介し、中央処理装置ＣＰＵに出力する。
【００５４】
転送データレジスタＴＤＲは、バスインタフェースＢＩを介して中央処理装置ＣＰＵから供給されたパラレルデータを一時格納し、送受信コントローラからの制御信号ＣＳ２に基づいて格納したパラレルデータをシリアルデータに変換し、ホストコンピュータ８に出力する。
【００５５】
シリアルモードレジスタＳＭＲは、図１３に示されるように、ビット０、ビット１にセットされるデータによって、内部クロック信号φ〜φ／６４のいずれかを選択するための選択信号ＳＳを出力する。ビット０、ビット１のデータは中央処理装置ＣＰＵによってセットされる。
【００５６】
ボーレートジェネレータ中のセレクタＳＥＬは、シリアルモードレジスタＳＭＲからの選択信号ＳＳに従って、カウンタＣＯＵＮＴに内部クロック信号φ〜φ／６４のいずれか１つを供給する。
【００５７】
比較器ＣＯＭは、ビットレートレジスタＢＲＲ内の前記（２）式で得られた値と、カウンタＣＯＵＮＴによってカウントされる値の比較を行い、それらの値が一致することにより、たとえばロウレベルからハイレベルに変化するクロック信号φＣＬＫを送受信コントローラＣＮＴに出力する。
【００５８】
送受信コントローラＣＮＴは、このクロック信号φＣＬＫに従って転送データレジスタＴＤＲ、受信データレジスタＲＤＲのデータ格納／出力タイミングを制御する。
【００５９】
図１２は、中央処理装置ＣＰＵによって実行されるフラッシュメモリのデータ消去フローである。
【００６０】
まず、中央処理装置ＣＰＵは、フラッシュメモリの消去するブロックを示す消去ブロック指定レジスタに所定値を設定する（ステップ１２０１）。さらに、中央処理装置ＣＰＵは、フラッシュメモリのコントロールレジスタＣＲのＥビットを設定し、フラッシュメモリをイレースモードにする（ステップ１２０２）。
【００６１】
続いて、中央処理装置ＣＰＵは、消去時間“Ｔ”の期間、ソフトウェアタイマーで所定サイクル数待ち（ステップ１２０３）、Ｔ時間経過後上記Ｅビットをクリアし、フラッシュメモリのイレースモードを解除する（ステップ１２０４）。
【００６２】
さらに、コントロールレジスタＣＲ中のＥＶビットを設定し、フラッシュメモリをイレーズベリファイモードに設定し（ステップ１２０５）、消去対象のブロックをリードする（ステップ１２０６）。
【００６３】
そして、全アドレスをリードし、“１”の状態に消去されていると（ステップ１２０７）、中央処理装置ＣＰＵはイレーズベリファイモードを解除（ＥＶビットクリア）し（ステップ１２０８）、さらに消去ブロック指定レジスタをクリアし（ステップ１２０９）、消去完了となる。
【００６４】
一方、ステップ１２０７において、全アドレスをリードしていない場合には、アドレスをインクリメントした後（ステップ１２１０）、ステップ１２０６のブロックのリードからの処理を繰り返して実行する。
【００６５】
この場合の消去時間Ｔは、図６(b) に示されるように、メモリセルの書き込み状態（高しきい値領域ＶｔｈＨ）から消去状態（低しきい値領域ＶｔｈＬ）に変化させるための時間である。
【００６６】
この消去時間Ｔは、メモリセルのプロセス技術によって変動するものであるが、たとえば高しきい値領域ＶｔｈＨは4.５Ｖ以上であり、低しきい値領域ＶｔｈＬは2.５Ｖ以下であり、高しきい値領域ＶｔｈＨから低しきい値領域ＶｔｈＬに変化するまで１０ｍｓかかる。
【００６７】
次に、ソフトウェアタイマーが待つ所定サイクル数の求め方について、図５を参照しながら説明する。
【００６８】
この消去時間の算出方法においては、ＬＯＷ期間サイクル（Ｘ）を時間に換算する式（１）に用いたボーレート（Ｂ）より、以下のようにして消去時間を設定することができる。
【００６９】
（１サイクルの時間）＝（ＬＯＷ期間中の時間）／
（ＬＯＷ期間中のサイクル数：Ｘ） ・（４）
＝９／｛（ＬＯＷ期間中のサイクル数）×Ｂ｝ ・（５）
上記式（４）および（５）は、１サイクルの時間を算出するための式であり、また下記式（６）は消去時間のサイクル数を算出するための式である。この消去時間のサイクル数が、中央処理装置ＣＰＵのソフトウェアタイマーが待つ所定サイクル数である。
【００７０】
すなわち、フラッシュメモリの所定の消去時間をＴとすると、消去時間中のサイクル数は式（６）のようになり、従って動作周波数に関係なく、ボーレート（Ｂ）で決まる消去時間を設定することができる。
【００７１】

続いて、図６(a) には、フラッシュメモリセルの断面図が示され、図６(b) にはフラッシュメモリセルの書き込み／消去状態を表す特性図が示される。
【００７２】
同図(a) に例示的に示されたメモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。同図において、１１はＰ型シリコン基板、１２はこのシリコン基板１１に形成されたＰ型拡散層、１３はシリコン基板１１に形成された低濃度のＮ型拡散層、１４はＰ型拡散層１２およびＮ型拡散層１３のそれぞれに形成されたＮ型拡散層である。
【００７３】
さらに、１５は薄い酸化膜１６（たとえば厚さ１０ｎｍ）を介してＰ型シリコン基板１１に形成されたフローティングゲート、１７は酸化膜１８を介してフローティングゲート１５上に形成されたコントロールゲート、１９はソース、２０はドレインである。
【００７４】
このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べない限り、メモリセルにおいて、情報を記憶するトランジスタ（以下、記憶トランジスタと称する）がＮチャンネル型の場合について述べる。
【００７５】
メモリセルへの情報の書き込み動作は、たとえばコントロールゲート１７およびドレイン２０に高圧を印加して、アバランシェ注入によりドレイン２０側からフローティングゲート１５に電子を注入することで実現される。この書き込み動作により記憶トランジスタは、図６(b) に示されるように、そのコントロールゲート１７からみたしきい値電圧が、書き込み動作を行わなかった消去状態の記憶トランジスタに比べて高くなる。
【００７６】
一方、消去動作は、たとえばソース１９に高圧を印加して、トンネル現象によりフローティングゲート１５からソース１９側に電子を引き抜くことによって実現される。図６(b) に示されるように、消去動作により記憶トランジスタはそのコントロールゲート１７からみたしきい値電圧が低くされる。
【００７７】
図６(b) では、書き込みならびに消去状態のいずれにおいても記憶トランジスタのしきい値は正の電圧レベルにされる。すなわち、ワード線からコントロールゲートに与えられるワード線選択レベルに対して、書き込み状態のしきい値電圧は高くされ、消去状態のしきい値電圧は低くされる。双方のしきい値電圧とワード線選択レベルとがそのような関係を持つことによって、選択トランジスタを採用することなく１個のトランジスタでメモリセルを構成することができる。
【００７８】
たとえば、記憶情報を電気的に消去する場合においては、フローティングゲート１５に蓄積された電子をソース１９電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書き込み動作の際にフローティングゲート１５に注入した電子の量よりも多くの電子が引き抜かれることになる。
【００７９】
そのため、電気的消去を比較的長い時間続けるような過消去を行うと、記憶トランジスタのしきい値電圧はたとえば負のレベルになって、ワード線の非選択レベルにおいても選択されるような不都合が生ずる。
【００８０】
しかし、本発明においては、中央処理装置ＣＰＵの計算処理により、過消去とならないように消去時間を設定する。なお、書き込みも消去と同様にトンネル電流を利用して行うこともできる。
【００８１】
また、読み出し動作においては、メモリセルに対して弱い書き込み、すなわちフローティングゲート１５に対して不所望なキャリアの注入が行われないように、ドレイン２０およびコントロールゲート１７に印加される電圧が比較的低い値に制限される。
【００８２】
たとえば、１Ｖ程度の低電圧がドレイン２０に印加されるとともに、コントロールゲート１７に５Ｖ程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“０”，“１”を判定することができる。
【００８３】
図７は、前記記憶トランジスタを用いたメモリセルアレイの構成原理を示す。同図には、代表的に４個の記憶トランジスタ（メモリセル）Ｑ１〜Ｑ４が示される。
【００８４】
Ｘ，Ｙ方向にマトリクス配置されたメモリセルにおいて、同じ行に配置された記憶トランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセルの選択ゲート）は、それぞれ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線ＤＬ１，ＤＬ２に接続されている。上記記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合される。
【００８５】
図８には、メモリセルに対する消去動作ならびに書き込み動作のための電圧条件の一例が示される。
【００８６】
図８において、メモリ素子はメモリセルを意味し、ゲートはメモリセルの選択ゲートとしてのコントロールゲートを意味する。同図において負電圧方式の消去はコントロールゲートに、たとえば−１０Ｖのような負電圧を印加することによって消去に必要な高電界を形成する。同図に例示される電圧条件から明かなように、正電圧方式の消去にあっては少なくともソースが共通接続されたメモリセルに対して一括消去を行うことができる。
【００８７】
従って、前記図７の構成において、ソース線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセルの記憶トランジスタＱ１〜Ｑ４は一括消去可能にされる。この場合、同一ソース線につながるメモリビットの数を変えることにより、メモリブロックのサイズを任意に設定することができる。
【００８８】
たとえば、ソース線分割方式の場合には、最小の一括消去単位とされるメモリブロックはデータ線１本分となる。一方、負電圧方式の消去にあっては、少なくともコントロールゲートが共通接続されたメモリセルに対して一括消去を行うことができる。
【００８９】
図９には、一括消去可能なメモリブロックの記憶容量を相違させたフラッシュメモリの一例回路ブロック図が示される。
【００９０】
同図に示されるフラッシュメモリ２は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。このメモリアレイＡＲＹ０〜ＡＲＹ７は、相対的に記憶容量の大きなメモリブロックＬＭＢと、相対的に記憶容量の小さなメモリブロックＳＭＢとに２分割されている。図には代表的にメモリアレイＡＲＹ０の詳細が示されているが、その他のメモリアレイＡＲＹ１〜ＡＲＹ７も同様に構成されている。
【００９１】
各メモリアレイＡＲＹ０〜ＡＲＹ７には、前記図６で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣがマトリクス配置されている。同様に、同図において、ＷＬ０〜ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。
【００９２】
また、各メモリアレイＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続されている。前記図２において示したテストエリア（メモリブロックＳＭＢ）を構成するメモリセルＭＣのソース領域はソース線ＳＬ１に共通接続され、図２において示したユーザエリア（メモリブロックＬＭＢ）を構成するメモリセルＭＣのソース領域はソース線ＳＬ２に共通接続されている。
【００９３】
前記ソース線ＳＬ１，ＳＬ２には、電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電圧Ｖｐｐが供給される。この電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２の出力動作は、消去ブロック指定レジスタＢ１，Ｂ２の値によって選択される。
【００９４】
たとえば、消去ブロック指定レジスタＢ１に“１”が設定されることによって、各メモリアレイＡＲＹ０〜ＡＲＹ７のメモリブロックＳＭＢだけが一括消去可能にされる。また、消去ブロック指定レジスタＢ２に“１”が設定された場合は、各メモリアレイＡＲＹ０〜ＡＲＹ７のメモリブロックＬＭＢだけが一括消去可能にされる。さらに、双方のレジスタＢ１，Ｂ２に“１”が設定されたときはフラッシュメモリ全体が一括消去可能にされる。
【００９５】
前記ワード線ＷＬ０〜ＷＬｎの選択は、ロウアドレスバッファＸＡＢＵＦＦおよびロウアドレスラッチＸＡＬＡＴを介して取り込まれるロウアドレス信号ＡＸをロウアドレスデコーダＸＡＤＥＣが解読することによって行われる。このワードドライバＷＤＲＶは、ロウアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。
【００９６】
たとえば、データ読み出し動作において、ワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。
【００９７】
また、データの書き込み動作において、ワードドライバＷＤＲＶは、電源選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書き込み用高電圧レベルに駆動する。このデータの消去動作において、ワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。
【００９８】
各メモリアレイＡＲＹ０〜ＡＲＹ７において、前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッチＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続される。このカラム選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、カラムアドレスバッファＹＡＢＵＦＦおよびカラムアドレスラッチＹＡＬＡＴを介して取り込まれるカラムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥＣが解読することによって行われる。
【００９９】
カラムアドレスデコーダＹＡＤＥＣの出力選択信号は、全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。従って、カラムアドレスデコーダＹＡＤＥＣの出力選択信号のうちのいずれか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７において、共通データ線ＣＤには１本のデータ線が接続される。
【０１００】
たとえば、メモリセルＭＣから共通データ線ＣＤに読み出されたデータは、選択スイッチＲＳを介してセンスアンプＳＡＭＰに与えられ、ここで増幅されてデータ出力バッファＤＯＢＵＦＦから外部に出力される。この選択スイッチＲＳは読み出し動作に同期して選択レベルにされる。
【０１０１】
また、外部から供給される書き込みデータは、データ入力バッファＤＩＢＵＦＦを介してデータ入力ラッチ回路ＤＩＬＡＴに保持される。このデータラッチ回路ＤＩＬＡＴに保持されたデータが“０”のとき、書き込み回路ＷＲＩＴは選択スイッチＷＳを介して共通データ線ＣＤに書き込み用の高電圧を供給する。
【０１０２】
この書き込み用高電圧は、カラムアドレス信号ＡＹによって選択されたデータ線を通して、ロウアドレス信号ＡＸでコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。この選択スイッチＷＳは書き込み動作に同期して選択レベルにされる。また、書き込み消去の各種タイミングや電圧の選択制御は、書き込み消去制御回路ＷＥＣＯＮＹＴが生成する。
【０１０３】
図１０には、コントロールレジスタＣＲの一例が示される。
【０１０４】
コントロールレジスタＣＲは、８ビットのプログラム／イレーズ制御レジスタＰＥＲＥＧによって構成される。このプログラム／イレーズ制御レジスタＰＥＲＥＧにおいて、Ｖｐｐは書き換え用高電圧印加に応じて“１”にされる高電圧印加フラグである。
【０１０５】
また、Ｅビットは消去動作を指示するビットとされ、ＥＶビットは消去におけるベリファイ動作の指示ビットとされる。さらに、Ｐビットは書き込み動作（プログラム動作）の指示ビットとされ、ＰＶビットは書き込みにおけるベリファイ動作の指示ビットとされる。
【０１０６】
これらの各ビットにより、消去動作、消去におけるベリファイ動作、プログラム動作、書き込みにおけるベリファイ動作が指示されるようになっている。
【０１０７】
従って、本実施例のマイクロコンピュータによれば、特に中央処理装置ＣＰＵによって実行されるフラッシュメモリのデータ消去は、ホストコンピュータ８の通信データのＬＯＷ期間を測定し、このＬＯＷ期間より計算して求めたビットレートより、過消去にならない所定の消去時間のサイクル数を求めることができるので、これによってマイクロコンピュータの動作周波数に関係なく、フラッシュメモリ２の所定の消去時間を設定することができる。
【０１０８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
たとえば、本実施例のマイクロコンピュータについては、タイマ３のインプットキャプチャ機能によりホストコンピュータ８からの通信データのＬＯＷ期間を測定する場合について説明したが、本発明は前記実施例に限定されるものではなく、逆にデータのＨＩＧＨ期間を測定することによっても同様に、ホストコンピュータと同じボーレートで通信を行うためのビットレートを計算することができる。
【０１１０】
また、このＬＯＷ期間を、ハードウェアによるタイマ３を用いて測定する場合について説明したが、たとえばソフトウェアによるタイマ機能を用いても同様に測定することができる。
【０１１１】
さらに、本実施例においては、全面フラッシュメモリを採用したフラッシュメモリ２に制御プログラムを格納する場合について説明したが、たとえば図１に点線で示すようにマスクリードオンリメモリ（マスクＲＯＭ）１０を備え、このマスクリードオンリメモリ１０には書き換えを要しないプログラムやデータを格納する場合などについても適用可能である。
【０１１２】
特に、本発明は、単一の半導体チップ上に、少なくとも中央処理装置と、この中央処理装置が処理すべき情報を電気的な消去、書き込みによって書き換え可能な不揮発性のフラッシュメモリとを備えたマイクロコンピュータについて広く適用可能である。
【０１１３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１４】
(1).中央処理装置を制御するプログラムは、転送元からのシリアルデータのＬＯＷまたはＨＩＧＨの期間を測定する測定処理と、測定したＬＯＷまたはＨＩＧＨの期間より転送元のボーレートを計算する計算処理と、計算により求めたボーレートをシリアルコミュニケーションに設定する設定処理と、転送元よりプログラムおよびデータを受信する受信処理とを含むことにより、この制御プログラムをフラッシュメモリに対する書き換えを行う動作モードのリセットにより実行させ、転送元と送信するシリアルコミュニケーションのボーレートに自動的に設定することができるので、転送元のボーレートと同じボーレートで、かつマイクロコンピュータの動作周波数に関係なく、プログラムおよびデータの受信が可能となる。
【０１１５】
(2).制御プログラムを保有しているエリア以外から命令を取り込んだ場合に、この制御プログラムの保有エリアは選択されないようにし、また制御プログラムを保有しているエリア以外のフラッシュメモリのデータを確認し、既に書き込まれたデータがあるときには、この制御プログラムを保有しているエリア以外を消去することにより、フラッシュメモリのデータを保護することができるので、情報の機密保護が可能となる。また、この消去動作は、マイクロコンピュータの動作周波数に関係なく、フラッシュメモリの所定の消去時間を設定することができる。
【０１１６】
(3).前記(1) により、マイクロコンピュータをシステムに実装した状態で、シリアルコミュニケーションを用いて送信ができるので、内蔵するフラッシュメモリの書き換えが容易に可能となる。
【０１１７】
(4).前記(1) により、少量多品種生産への対応、システム毎の最適化、および出荷後のバージョンアップメンテナンスへの対応が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例であるマイクロコンピュータと、外部のホストコンピュータとシリアルコミュニケーションを用いて送信するシステムを示すブロック図である。
【図２】本実施例において、全面フラッシュメモリを採用した場合のフラッシュメモリのエリア構成を示す説明図である。
【図３】本実施例において、フラッシュメモリを書き換える動作モードを用いた処理手順を示すフローチャートである。
【図４】本実施例において、図３に続くフラッシュメモリを書き換える動作モードを用いた処理手順を示すフローチャートである。
【図５】本実施例において、ホストコンピュータが送信するデータのＬＯＷ期間を測定する測定処理と、この測定したＬＯＷ期間よりホストコンピュータのボーレートを計算する計算処理を示すための説明図である。
【図６】 (a),(b) は本実施例において、フラッシュメモリを示す断面図と、書き込み／消去状態を表す特性図である。
【図７】本実施例において、メモリセルアレイを示す構成原理図である。
【図８】本実施例において、メモリセルに対する消去動作ならびに書き込み動作のための電圧条件の一例を示す説明図である。
【図９】本実施例において、一括消去可能なメモリブロックの記憶容量を相違させたフラッシュメモリの一例を示す回路ブロック図である。
【図１０】本実施例において、コントロールレジスタの一例を示す説明図である。
【図１１】本実施例において、シリアルコミュニケーションインタフェースを示す内部構成図である。
【図１２】本実施例において、中央処理装置によって実行されるフラッシュメモリのデータ消去を示すフローチャートである。
【図１３】本実施例において、シリアルモードレジスタを示す説明図である。
【符号の説明】
１ 中央処理装置（ＣＰＵ）
２ フラッシュメモリ
３ タイマ
４ シリアルコミュニケーションインタフェース（ＳＣＩ）
５ ランダムアクセスメモリ（ＲＡＭ）
６ 入出力装置（Ｉ／Ｏ）
７ デコーダ
８ ホストコンピュータ
９ 分周器
１０ マスクリードオンリメモリ（マスクＲＯＭ）
１１ シリコン基板
１２ Ｐ型拡散層
１３ Ｎ型拡散層
１４ Ｎ型拡散層
１５ フローティングゲート
１６ 酸化膜
１７ コントロールゲート
１８ 酸化膜
１９ ソース
２０ ドレイン
ＡＲＹ０〜ＡＲＹ７ メモリアレイ ＡＸ ロウアドレス信号
ＡＹ カラムアドレス信号 Ｂ１，Ｂ２ 消去ブロック指定レジスタ
ＢＧ ボーレートジェネレータ ＢＩ バスインタフェース
ＢＲＲ ビットレートレジスタ ＣＤ 共通データ線
ＣＬＫＴ クロック端子 ＣＮＴ 送受信コントローラ
ＣＯＭ 比較器 ＣＯＵＮＴ カウンタ
ＣＲ コントロールレジスタ ＣＳ２ 制御信号
ＣＳ１ 制御信号 Ｄ０ データ入出力端子
ＤＩＢＵＦＦ データ入力バッファ ＤＩＬＡＴ データラッチ回路
ＤＩＬＡＴ データ入力ラッチ回路 ＤＬ０，ＤＬ１ データ線
ＤＯＢＵＦＦ データ出力バッファ ＥＸＴＡＬ 基準クロック信号
ＬＭＢ メモリブロック ＭＣ メモリセル
ＭＤ０〜ＭＤ２ 動作モード信号 ＭＤＴ０〜ＭＤＴ２ モード端子
ＰＥＲＥＧ プログラム／イレーズ制御レジスタ
Ｑ１〜Ｑ４ 記憶トランジスタ ＲＤＲ 受信データレジスタ
ＲＥＳ リセット信号 ＲＬ 受信線
ＲＳ 選択スイッチ ＲＸＤ 受信端子
ＲＥＳＴ リセット端子 ＳＡＭＰ センスアンプ
ＳＥＬ セレクタ ＳＬ 送信線
ＳＬ１，ＳＬ２ ソース線 ＳＭＢ メモリブロック
ＳＭＲ シリアルモードレジスタ ＳＳ 選択信号
Ｔ 消去時間 ＴＤＲ 転送データレジスタ
ＴＸＤ 送信端子 ＶＯＵＴ１ 電圧出力回路
ＶＳＥＬ 電圧選択回路 ＶＳＥＬ 電源選択回路
Ｖｃｃ 電圧 ＶｃｃＴ 電源端子
Ｖｐｐ 電圧 ＶｔｈＨ 高しきい値領域
ＶｔｈＬ 低しきい値領域 ＷＤＲＶ ワードドライバ
ＷＥＣＯＮＹＴ 書き込み消去制御回路
ＷＬ０，ＷＬ１ ワード線 ＷＲＩＴ 書き込み回路
ＷＳ 選択スイッチ ＸＡＢＵＦＦ ロウアドレスバッファ
ＸＡＤＥＣ ロウアドレスデコーダ ＸＡＬＡＴ ロウアドレスラッチ
ＹＡＢＵＦＦ ラムアドレスバッファ ＹＡＤＥＣ カラムアドレスデコーダ
ＹＡＬＡＴ カラムアドレスラッチ ＹＳ０ カラム選択スイッチ
φ〜φ／６４ 内部クロック信号 φＣＬＫ クロック信号

Claims (12)

1. ホストコンピュータと、
   上記ホストコンピュータに結合されるシリアルコミュニケーションユニットと、プログラムを格納するリードオンリメモリとを有する、１チップ上に形成されたマイクロコンピュータからなり、
   上記マイクロコンピュータは、
   ユーザによって設定される周波数のクロック信号を供給するクロック信号回路と、
   上記シリアルコミュニケーションユニットを介して上記ホストコンピュータから上記マイクロコンピュータに転送された参照データに含まれる所定のビット数のハイレベル状態又はロウレベル状態の何れか一方のデータが連続される特定期間において上記クロック信号のサイクル数をカウントする測定ユニットと、
   上記クロック信号に従って動作する中央処理装置と、
   データを格納するフラッシュメモリとを有し、
   上記中央処理装置は、上記ホストコンピュータからデータ転送される所定のボーレート値から決定される上記特定期間に必要とされる時間と上記測定ユニットによってカウントされたサイクル数とから上記クロック信号の１サイクルの時間を演算し、この演算した１サイクルの時間に基づいて、上記フラッシュメモリ内に格納されたデータを消去するための所定の消去時間に対応する上記クロック信号のサイクル数を演算し、
   上記データは、消去時間の間に実行される消去動作によって消去され、
   上記消去時間は上記中央処理装置によって演算された上記クロック信号の上記サイクル数に対応していることを特徴とするマイクロコンピュータシステム。
2. 請求項１において、
   上記参照データは、ハイレベル状態とロウレベル状態を持ち、上記ホストコンピュータからシリアルデータとして供給されることを特徴とするマイクロコンピュータシステム。
3. 請求項１または２において、
   上記マイクロコンピュータはさらにコントロールレジスタを持ち、
   上記コントロールレジスタは、上記消去動作の実行を指示するためにセットされる消去指定ビットを有し、
   上記消去指定ビットは上記中央処理装置によってセットまたはクリアされ、
   上記フラッシュメモリは上記消去指定ビットがセットされている間、消去されることを特徴とするマイクロコンピュータシステム。
4. 請求項３において、
   上記消去指定ビットは上記消去動作の要求に応答して上記中央処理装置によってセットされ、
   上記消去時間に対応する上記クロック信号が上記サイクル数発生された後、上記消去指定ビットはクリアされることを特徴とするマイクロコンピュータシステム。
5. 請求項１乃至４のいずれかにおいて、
   上記フラッシュメモリはデータを格納するための複数のブロックを持ち、
   さらに、ブロック指定レジスタを持ち、上記ブロック指定レジスタは上記複数のブロックに対応してブロック消去指定ビットを持ち、消去されるべきブロックに対応するブロック消去指定ビットは上記中央処理装置によってセットされることを特徴とするマイクロコンピュータシステム。
6. 請求項１において、
   上記フラッシュメモリは上記リードオンリメモリであり、
   上記フラッシュメモリはデータを格納する第１ブロックとプログラムを格納する第２ブロックを持つことを特徴とするマイクロコンピュータシステム。
7. ホストコンピュータに結合されるシリアルコミュニケーションユニットと、
   ユーザによって設定される周波数を持つクロック信号を供給するクロック信号回路と、
   上記シリアルコミュニケーションユニットを介して上記ホストコンピュータからマイクロコンピュータに転送された参照データに含まれる所定のビット数分のハイレベル又はロウレベル状態の何れか一方の状態が連続される特定期間において上記クロック信号のサイクル数をカウントする測定ユニットと、
   上記クロック信号回路から上記クロック信号を受け、上記クロック信号に従って動作する中央処理装置と、
   データを格納するフラッシュメモリとを有し、
   上記中央処理装置は、上記ホストコンピュータからデータ転送される所定のボーレート値から決定される上記参照データの特定期間の時間と上記測定ユニットによってカウントされたサイクル数とから上記クロック信号の１サイクルの時間を演算し、この演算した１サイクルの時間に基づいて、上記フラッシュメモリ内に格納されたデータを消去するための所定の消去時間に対応する上記クロック信号のサイクル数を演算し、
   上記データは、上記中央処理装置によって演算された上記クロック信号のサイクル数を含む消去時間の間に実行される消去動作によって消去されることを特徴とする１つのチップ上に形成されたマイクロコンピュータ。
8. 請求項７において、
   上記参照データは、ハイレベル状態とロウレベル状態を持ち、上記ホストコンピュータからシリアルデータとして供給されることを特徴とするマイクロコンピュータ。
9. 請求項７または８において、
   上記マイクロコンピュータはさらにコントロールレジスタを持ち、
   上記コントロールレジスタは、上記消去動作の実行を指示するためにセットされる消去指定ビットを有し、
   上記消去指定ビットは上記中央処理装置によってセットおよびクリアされ、
   上記フラッシュメモリは上記消去指定ビットがセットされている間、消去動作状態とされることを特徴とするマイクロコンピュータ。
10. 請求項９において、
    上記消去指定ビットは上記消去動作の要求に応答して上記中央処理装置によってセットされ、
    上記消去時間に対応する上記クロック信号のサイクル数の後、上記消去指定ビットはクリアされることを特徴とするマイクロコンピュータ。
11. 請求項７乃至１０のいずれかにおいて、
    上記フラッシュメモリはデータを格納するための複数のブロックを有し、
    上記マイクロコンピュータは、ブロック指定レジスタを持ち、上記ブロック指定レジスタは上記複数のブロックに対応してブロック消去指定ビットを持ち、消去されるべきブロックに対応するブロック消去指定ビットは上記中央処理装置によってセットされることを特徴とするマイクロコンピュータ。
12. ホストコンピュータと、
    １つのチップ上に形成され、上記ホストコンピュータに結合されるシリアルコミュニケーションユニットと、フラッシュメモリとを持つマイクロコンピュータからなるマイクロコンピュータシステムであって、
    上記ホストコンピュータから上記シリアルコミュニケーションユニットに予め定められたボーレートで転送された参照データの所定のビット数分のハイレベル状態又はロウレベル状態の一方が連続する特定期間における上記マイクロコンピュータ内部のクロック信号のサイクル数を上記マイクロコンピュータの測定ユニットによって測定するステップと、
    上記測定ユニットによって得られた上記サイクル数と上記特定期間と上記ボーレートに基づいて上記フラッシュメモリ内に格納されたデータの消去時間として割り付けられるべき上記クロック信号のサイクル数を演算するステップとを含む上記フラッシュメモリに格納されたデータを消去するプログラムを有することを特徴とするマイクロコンピュータシステム。

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