TW201812750A

TW201812750A - 半導體記憶裝置及記憶體系統

Info

Publication number: TW201812750A
Application number: TW106104394A
Authority: TW
Inventors: 宇都宮裕子; 清水孝洋; 進藤佳彥; 菅原昭雄; 山村俊雄
Original assignee: 東芝記憶體股份有限公司
Priority date: 2016-09-12
Filing date: 2017-02-10
Publication date: 2018-04-01
Also published as: CN107818809A; CN107818809B; US10026491B2; TWI665682B; JP2018045741A; US20180075917A1

Abstract

本發明之實施形態提供一種可於使用保持有寫入動作重新開始所需之資料之閂鎖電路執行讀取動作之後，重新開始寫入動作之半導體記憶裝置及記憶體系統。一實施形態之半導體記憶裝置具備：第1感測放大器單元，其包含可保持資料之第1閂鎖電路；及控制部。上述控制部執行如下動作：第1動作，其於寫入動作中斷後且接收指示讀取動作之第1指令前，將保持於上述第1閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第1資料傳送至上述第1感測放大器單元之外部；及第2動作，其於上述讀取動作結束後且接收指示重新開始上述中斷之寫入動作之第2指令前，將傳送至上述第1感測放大器單元之外部之第1資料傳送至上述第1閂鎖電路。

Description

半導體記憶裝置及記憶體系統

實施形態係關於一種半導體記憶裝置及記憶體系統。

已知有一種記憶體系統，具備作為半導體記憶裝置之NAND(NOT-AND：反及)型快閃記憶體、與控制該NAND型快閃記憶體之控制器。

實施形態提供一種可於使用保持有寫入動作重新開始所需之資料之閂鎖電路執行讀取動作之後，重新開始寫入動作之半導體記憶裝置及記憶體系統。實施形態之半導體記憶裝置具備：第1感測放大器單元，其包含可保持資料之第1閂鎖電路；及控制部。上述控制部執行如下動作：第1動作，其於寫入動作中斷後且接收指示讀取動作之第1指令前，將保持於上述第1閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第1資料傳送至上述第1感測放大器單元之外部；及第2動作，其於上述讀取動作結束後且接收指示重新開始上述中斷之寫入動作之第2指令前，將傳送至上述第1感測放大器單元之外部之第1資料傳送至上述第1閂鎖電路。

以下，參照圖式對實施形態進行說明。另，於以下之說明中，對具有同一功能及構成之構成要件標注共通之參照符號。又，於區分具有共通之參照符號之複數個構成要件時，對該等共通之參照符號標注後綴加以區分。另，於不必對複數個構成要件特別區分時，對該等複數個構成要件，僅標注共通之參照符號，不標注後綴。 1.第1實施形態對第1實施形態之半導體記憶裝置進行說明。 1.1關於構成首先，對第1實施形態之半導體記憶裝置之構成進行說明。 1.1.1關於記憶體系統之整體構成使用圖1對第1實施形態之記憶體系統之構成例進行說明。圖1係表示第1實施形態之記憶體系統之構成之一例之方塊圖。記憶體系統1例如與外部之未圖示之主機機器通信。記憶體系統1保持來自主機機器(未圖示)之資料，又，將資料讀取至主機機器。如圖1所示，記憶體系統1具備控制器10及半導體記憶裝置(NAND型快閃記憶體)20。控制器10自主機機器接收命令，並基於所接收到之命令控制半導體記憶裝置20。具體而言，控制器10將自主機機器指示寫入之資料寫入至半導體記憶裝置20，且將自主機機器指示讀取之資料自半導體記憶裝置20讀取並發送至主機機器。控制器10利用NAND匯流排連接於半導體記憶裝置20。半導體記憶裝置20具備複數個記憶胞，而非揮發性地記憶資料。 NAND匯流排進行遵照NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O之收發。信號/CE係用以將半導體記憶裝置20設為啟動之信號。信號CLE及ALE對半導體記憶裝置20通知與信號CLE及ALE並行地流通於半導體記憶裝置20之信號I/O分別為指令CMD及位址ADD。又，信號CLE及ALE例如於均為“L(Low：低)”位準之情形時，對半導體記憶裝置20通知與信號CLE及ALE並行地流通於半導體記憶裝置20之信號I/O為資料DAT。信號/WE指示將與信號/WE並行地流通於半導體記憶裝置20之信號I/O取入至半導體記憶裝置20。信號/RE指示對半導體記憶裝置20輸出信號I/O。信號/WP對半導體記憶裝置20指示禁止資料寫入及抹除。信號/RB表示半導體記憶裝置20是處於就緒狀態(受理來自外部之命令之狀態)，還是處於忙碌狀態(不受理來自外部之命令之狀態)。信號I/O例如為8位元之信號。信號I/O係於半導體記憶裝置20與控制器10之間收發之資料之實體，包含指令CMD、位址ADD、資料DAT、以及狀態STS。資料DAT包含寫入資料及讀取資料。 1.1.2關於控制器之構成接著使用圖1，對第1實施形態之記憶體系統之控制器進行說明。控制器10具備處理器(CPU：Central Processing Unit，中央處理單元)11、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)12、NAND介面電路13、緩衝記憶體14、及主機介面電路15。處理器11控制控制器10整體之動作。處理器11例如回應自主機機器接收之資料之寫入命令，對半導體記憶裝置20發行基於NAND介面之寫入命令。該動作對於讀取及抹除之情形亦相同。內置記憶體12例如為DRAM(Dynamic RAM，動態RAM)等半導體記憶體，用作處理器11之作業區域。內置記憶體12保持用以管理半導體記憶裝置20之韌體、及各種管理表格等。 NAND介面電路13經由NAND匯流排與半導體記憶裝置20連接，掌管與半導體記憶裝置20之通信。NAND介面電路13根據處理器11之指示，對半導體記憶裝置20發送指令CMD、位址ADD、及寫入資料。又，NAND介面電路13自半導體記憶裝置20接收狀態STS、及讀取資料。緩衝記憶體14暫時保持控制器10自半導體記憶裝置20及主機機器接收到之資料等。緩衝記憶體14例如亦用作使一度傳送至半導體記憶裝置20之寫入資料自半導體記憶裝置20保存之記憶區域。主機介面電路15與主機機器連接，掌管與主機機器之通信。主機介面電路15例如將自主機機器接收到之命令及資料分別傳送至處理器11及緩衝記憶體14。 1.1.3關於半導體記憶裝置之構成其次，使用圖2對第1實施形態之半導體記憶裝置之構成例進行說明。圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。半導體記憶裝置20具備記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、列解碼器27、及感測放大器模組28。又，半導體記憶裝置20包含平面。平面包含記憶胞陣列21、列解碼器27、及感測放大器模組28。於圖2之例中，雖顯示半導體記憶裝置20包含1個平面之單平面形式，但並不限於此，亦可為包含2個平面之多平面形式，或包含3個以上平面。於包含2個以上平面之情形時，半導體記憶裝置20包含與該平面之數量相應數量之記憶胞陣列21、列解碼器27、及感測放大器模組28之組。記憶胞陣列21具備複數個區塊BLK(BLK0、BLK1、…)。區塊BLK包含與字元線及位元線相關聯之複數個非揮發性記憶胞電晶體(未圖示)。區塊BLK例如成為資料之抹除單位，而統一抹除同一區塊BLK內之資料。各區塊BLK具備複數個串單元SU(SU0、SU1、SU2、…)。各串單元SU係NAND串NS之集合。NAND串NS包含複數個記憶胞電晶體。另，記憶胞陣列21內之區塊數、1區塊BLK內之串單元數、及1串單元SU內之NAND串數可設定為任意數量。輸入輸出電路22與控制器10收發信號I/O(I/O1～I/O8)。輸入輸出電路22將信號I/O內之指令CMD及位址ADD傳送至暫存器24。輸入輸出電路22與感測放大器模組28收發寫入資料及讀取資料。輸入輸出電路22自暫存器24接收狀態STS。邏輯控制電路23自控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳送至控制器10而對外部通知半導體記憶裝置20之狀態。暫存器24保持指令CMD及位址ADD。暫存器24將位址ADD傳送至列解碼器27及感測放大器模組28，且將指令CMD傳送至定序器25。又，暫存器24於對記憶胞陣列21之寫入動作時，亦可保持關於通過驗證之位準之資訊。定序器25接收指令CMD，並遵照基於接收到之指令CMD之序列控制半導體記憶裝置20之整體。電壓產生電路26基於來自定序器25之指示，產生資料之寫入、讀取、及抹除等動作所需之電壓。電壓產生電路26將所產生之電壓供給至列解碼器27及感測放大器模組28。列解碼器27自暫存器24接收位址ADD中之列位址，並基於該列位址選擇區塊BLK。然後，經由列解碼器27將來自電壓產生電路26之電壓傳送至所選擇之區塊BLK。感測放大器模組28於讀取資料時，感測自記憶胞電晶體讀取至位元線之讀取資料，並將所感測之讀取資料傳送至輸入輸出電路22。感測放大器模組28於寫入資料時，將經由位元線寫入之寫入資料傳送至記憶胞電晶體。又，感測放大器模組28自暫存器24接收位址ADD中之行位址，並輸出基於該行位址之行之資料。關於感測放大器模組28之細節見後述。 1.1.4關於記憶胞陣列之構成其次，使用圖3對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明。圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖之一例。如圖3所示，NAND串NS之各者具備例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、及選擇電晶體ST2。另，記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等，其數量並不限定。記憶胞電晶體MT具備包含控制閘極與電荷累積層之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。另，於以下之說明中，『連接』亦包含於之間介隔有其他可導電之要件之情形。於某一區塊BLK內，串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，區塊BLK內之所有串單元SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。即，相同位址之字元線WL共通連接於同一區塊BLK內之所有串單元SU，選擇閘極線SGS共通連接於同一區塊BLK內之所有串單元SU。另一方面，選擇閘極線SGD僅連接於同一區塊BLK內之串單元SU之1者。又，於記憶胞陣列21內配置成矩陣狀之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於m條位元線BL(BL0～BL(m-1)(m為自然數))中之任一條。又，位元線BL遍及複數個區塊BLK，與同一行之NAND串NS共通連接。又，選擇電晶體ST2之另一端連接於源極線CELSRC。源極線CELSRC遍及複數個區塊BLK，與複數個NAND串NS共通連接。如前所述，資料之抹除係例如對位於同一區塊BLK內之記憶胞電晶體MT統一進行。相對於此，資料之讀取及寫入可針對任一區塊BLK之任一串單元SU中之與任一字元線WL共通連接之複數個記憶胞電晶體MT統一進行。將如此統一寫入之單位稱為「頁面」。1頁面之資料大小例如為16 KB(KByte(千位元組))。另，資料之讀取及寫入亦可按1/2頁面(8 KB)或1/4頁面(4 KB)執行。對此種小於1頁面之資料區域寫入之動作及讀取之動作亦分別稱為PPP(Partial Page Program：部分頁編程)及PPR(Partial Page Read：部分頁讀取)。其次，使用圖4對記憶胞陣列21之剖面構造進行說明。圖4表示第1實施形態之半導體記憶裝置之記憶胞陣列之一部分之剖面構造之一例。尤其，圖4表示1個區塊BLK內之2個串單元SU相關之部分。具體而言，圖4表示2個串單元SU之各者之2個NAND串NS、與其周邊之部分。且，圖4所示之構成沿X方向排列有複數個，例如沿X方向排列之複數個NAND串NS之集合相當於1個串單元SU。半導體記憶裝置20設置於半導體基板30上。於以下之說明中，將與半導體基板30之表面平行之面設為XY平面，將與XY平面垂直之方向設為Z方向。又，X方向與Y方向設為相互正交。於半導體基板30之上部，設置p型阱區域30p。於p型阱區域30p上，設置複數個NAND串NS。即，於p型阱區域30p上，例如依序積層作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32(WL0～WL7)、及作為選擇閘極線SGD發揮功能之配線層33。配線層31及33亦可積層複數層。於所積層之配線層31～33間，設置未圖示之絕緣膜。配線層31例如共通連接於1個區塊BLK內之複數個NAND串NS之各者之選擇電晶體ST2之閘極。配線層32針對各層每一層，共通連接於1個區塊BLK內之複數個NAND串NS之各者之記憶胞電晶體MT之控制閘極。配線層33共通連接於1個串單元SU內之複數個NAND串NS之各者之選擇電晶體ST1之閘極。記憶孔MH係以通過配線層33、32、31到達p型阱區域30p之方式設置。於記憶孔MH之側面上，依序設置區塊絕緣膜34、電荷累積層(絕緣膜)35、及穿隧氧化膜36。於記憶孔MH內，埋入半導體支柱(導電膜)37。半導體支柱37例如為非摻雜之多晶矽，作為NAND串NS之電流路徑發揮功能。於半導體支柱37之上端上，設置作為位元線BL發揮功能之配線層38。如以上，於p型阱區域30p之上方，依序積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1，而1個記憶孔MH對應於1個NAND串NS。於p型阱區域30p之上部，設置n⁺ 型雜質擴散區域39及p⁺ 型雜質擴散區域40。於n⁺ 型雜質擴散區域39之上表面上，設置接觸插塞41。於接觸插塞41之上表面上，設置作為源極線CELSRC發揮功能之配線層42。於p⁺ 型雜質擴散區域40之上表面上，設置接觸插塞43。於接觸插塞43之上表面上，設置作為阱線CPWELL發揮功能之配線層44。另，關於記憶胞陣列21之構成，亦可為其他構成。關於記憶胞陣列21之構成，例如記載於2009年3月19日申請之美國專利申請案12/407,403號“三維積層非揮發性半導體記憶體”。又，記載於2009年3月18日申請之美國專利申請案12/406,524號“三維積層非揮發性半導體記憶體”、2010年3月25日申請之美國專利申請案12/679,991號“非揮發性半導體記憶裝置及其製造方法”、及2009年3月23日申請之美國專利申請案12/532,030號“半導體記憶體及其製造方法”。該等專利申請案之全部內容以引用之方式併入本案說明書中。 1.1.5關於記憶胞電晶體之臨限值分佈其次，使用圖5對記憶胞電晶體MT可採取之臨限值電壓之分佈進行說明。圖5係表示第1實施形態之半導體記憶裝置之記憶胞電晶體之臨限值電壓之分佈之一例之圖表。如圖5所示，記憶胞電晶體MT之臨限值電壓可保持由上階(Upper)位元(上階資料)、中階(Middle)位元(中階資料)、及下階(Lower)位元(下階資料)組成之3位元資料，即“111”、“110”、“100”、“000”、“010”、“011”、“001”、及“101”資料。另，於圖5中，雖對保持於記憶胞電晶體MT之資料為3位元資料之情形進行說明，但並不限於此，記憶胞電晶體MT可保持2位元資料、或4位元以上之資料等、任意數量之位元資料。 “111”資料之臨限值電壓為“Er”位準，例如相當於資料之抹除狀態。且，“Er”位準所包含之臨限值電壓小於電壓AR，具有正或負之值。 “110”、“100”、“000”、“010”、“011”、“001”、及“101”資料之臨限值電壓分別為“A”、“B”、“C”、“D”、“E”、“F”、及“G”位準。“A”位準～“G”位準相當於對電荷累積層45注入電荷而於記憶胞電晶體MT已寫入資料之狀態，各分佈所包含之臨限值電壓例如具有正之值。“A”位準所包含之臨限值電壓大於比讀取電壓AR大之驗證電壓VA，且小於讀取電壓BR。“B”位準所包含之臨限值電壓大於比讀取電壓BR大之驗證電壓VB，且小於讀取電壓CR。“C”位準所包含之臨限值電壓大於比讀取電壓CR大之驗證電壓VC，且小於讀取電壓DR。“D”位準所包含之臨限值電壓大於比讀取電壓DR大之驗證電壓VD，且小於讀取電壓ER。“E”位準所包含之臨限值電壓大於比讀取電壓ER大之驗證電壓VE，且小於讀取電壓FR。“F”位準所包含之臨限值電壓大於比讀取電壓FR大之驗證電壓VF，且小於讀取電壓GR。且，“G”位準所包含之臨限值電壓大於比讀取電壓GR大之驗證電壓VG，且小於電壓VREAD。電壓VREAD係對某個區塊BLK內讀取資料時，對非讀取對象之字元線WL施加之電壓。如以上，各記憶胞電晶體MT藉由具有8個臨限值電壓之分佈之任一者，而可採取8種狀態。另，各資料與臨限值位準之關係並不限定於上述，可適當變更。又，如上所述，資料之寫入及讀取係按頁面大小進行。此時，將資料針對每一下階位元、每一中階位元、或每一上階位元寫入、讀取。因此，於記憶胞電晶體MT保持有3位元資料之情形時，對1頁面，分配與上階位元、中階位元、及下階位元之各者對應之資料。於以下之說明中，將針對上階位元、中階位元、及下階位元統一寫入或讀取之頁面分別稱為上階頁面、中階頁面、及下階頁面。 1.1.6關於感測放大器模組之構成其次，對第1實施形態之半導體記憶裝置之感測放大器模組之構成進行說明。圖6係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之一例之俯視圖。如圖6所示，感測放大器模組28包含複數個感測放大器單元群SAU＜15：0＞、與複數個閂鎖電路群XDL＜15：0＞。複數個感測放大器單元群SAU＜15：0＞沿X方向排列。於圖6之例中，各感測放大器單元群SAU＜15：0＞包含沿Y方向排列之16個感測放大器單元SAU(SAU＜0＞、SAU＜1＞、…、SAU＜15＞)。感測放大器單元SAU係例如針對每一位元線BL而設置。感測放大器單元SAU感測讀取至對應之位元線BL之資料，並將寫入資料傳送至對應之位元線BL。又，感測放大器單元SAU連接於匯流排LBUS。感測放大器單元群SAU＜15：0＞內之相互相鄰之2個感測放大器單元SAU(SAU＜0＞及SAU＜1＞、SAU＜2＞及SAU＜3＞、…)經由各自所連接之匯流排LBUS相互連接。又，感測放大器單元群SAU＜15：0＞內之各感測放大器單元SAU經由各自所連接之匯流排LBUS，共通地連接於1條匯流排DBUS。閂鎖電路群XDL＜15：0＞沿X方向排列。閂鎖電路群XDL＜15：0＞包含16個閂鎖電路XDL(XDL＜0＞、XDL＜1＞、…、XDL＜15＞)。閂鎖電路群XDL＜15：0＞係針對每一感測放大器單元群SAU＜15：0＞而設置。且，與16個感測放大器單元SAU＜0＞～SAU＜15＞分別對應之16個閂鎖電路XDL＜0＞～XDL＜15＞共通地連接於1條匯流排DBUS。各閂鎖電路XDL暫時保持與連接於對應之感測放大器單元SAU之位元線BL關聯之資料。又，各閂鎖電路XDL連接於傳送信號I/O之配線IO。閂鎖電路XDL用於經由該配線IO、及匯流排DBUS以及LBUS收發感測放大器單元SAU與外部之間之資料。具體而言，將自控制器10接收到之資料經由配線IO保持於閂鎖電路XDL之後，經由匯流排DBUS及LBUS傳送至感測放大器單元SAU。又，將自感測放大器單元SAU傳送到之資料經由匯流排LBUS及DBUS保持於閂鎖電路XDL之後，經由配線IO讀取至控制器10。另，於遍及1頁面(16 KB)之讀取動作之情形時，複數個感測放大器單元群SAU＜15：0＞及複數個閂鎖電路群XDL＜15：0＞係其全部成為驅動之對象。又，於遍及1/2頁面(8 KB)及1/4(4 KB)之讀取動作之情形時，複數個感測放大器單元群SAU＜15：0＞及複數個閂鎖電路群XDL＜15：0＞各自其中一半及1/4成為驅動之對象。具體而言，例如，於1/2頁面之讀取動作之情形時，沿Y方向排列於第偶數個之感測放大器單元SAU＜e＞(SAU＜0＞、SAU＜2＞、…、SAU＜14＞)、或排列於第奇數個之感測放大器單元SAU＜o＞(SAU＜1＞、SAU＜3＞、…、SAU＜15＞)之任意一個成為驅動之對象。關於閂鎖電路XDL亦相同。又，例如，於1/4頁面之讀取動作之情形時，感測放大器單元SAU＜e＞中之一半(感測放大器單元SAU＜e1＞或SAU＜e2＞)、或感測放大器單元SAU＜o＞中之一半(感測放大器單元SAU＜o1＞或SAU＜o2＞)之4種中之任意1種成為驅動之對象。感測放大器單元SAU＜e1＞例如包含SAU＜0＞、SAU＜4＞、SAU＜8＞、及SAU＜12＞。感測放大器單元SAU＜e2＞例如包含SAU＜2＞、SAU＜6＞、SAU＜10＞、及SAU＜14＞。感測放大器單元SAU＜o1＞例如包含SAU＜1＞、SAU＜5＞、SAU＜9＞、及SAU＜13＞。感測放大器單元SAU＜o2＞例如包含SAU＜3＞、SAU＜7＞、SAU＜11＞、及SAU＜15＞。關於閂鎖電路XDL亦相同。又，於特別區分時，對感測放大器單元SAU＜e＞及SAU＜o＞、或SAU＜e1＞、SAU＜o1＞、SAU＜e2＞、及SAU＜o2＞內之構成要件亦分別標注＜e＞及＜o＞、或＜e1＞、＜o1＞、＜e2＞、及＜o2＞加以區分。另，上述之驅動對象之分配方法為一例，可應用其他任意分配方法。於以下之說明中，將小於1頁面之讀取時之感測放大器單元SAU及閂鎖電路XDL作為基於上述之分配方法驅動者進行說明。接著，使用圖7對第1實施形態之半導體記憶裝置之閂鎖電路群及感測放大器單元群之間之連接進行說明。圖7係用以說明第1實施形態之半導體記憶裝置之閂鎖電路群及感測放大器單元群之間之連接之一例之電路圖。於圖7中，顯示其中4個閂鎖電路XDL＜e1＞、XDL＜o1＞、XDL＜e2＞、以及XDL＜o2＞、及4個感測放大器單元SAU＜e1＞、SAU＜o1＞、SAU＜e2＞、以及SAU＜o2＞之間之連接關係。其他4個閂鎖電路XDL、及其他4個感測放大器單元SAU亦具有與圖7相同之連接關係。如圖7所示，匯流排開關群SWA設置於閂鎖電路群XDL＜15：0＞(XDL＜e1＞、XDL＜o1＞、XDL＜e2＞、XDL＜o2＞、…)及匯流排DBUS之間，例如包含電晶體50～53。電晶體50～53分別於閘極被輸入信號XSWe1、XSWo1、XSWe2、及XSWo2。閂鎖電路XDL＜e1＞、XDL＜o1＞、XDL＜e2＞、及XDL＜o2＞分別經由電晶體50～53共通連接於匯流排DBUS。匯流排開關群SWB設置於匯流排DBUS及感測放大器單元群SAU＜15：0＞(SAU＜e1＞、SAU＜o1＞、SAU＜e2＞、SAU＜o2＞、…)之間，例如包含匯流排開關群SWBa及SWBb。匯流排開關群SWBa例如包含電晶體54～56。電晶體54於閘極被輸入信號DSWe1，一端連接於匯流排DBUS，另一端經由匯流排LBUS＜e1＞連接於感測放大器單元SAU＜e1＞。電晶體55於閘極被輸入信號DSWo1，一端連接於匯流排DBUS，另一端經由匯流排LBUS＜o1＞連接於感測放大器單元SAU＜o1＞。電晶體56於閘極被輸入信號LSWa，且連接匯流排LBUS＜e1＞及LBUS＜o1＞之間。匯流排開關群SWBb例如包含電晶體57～59。電晶體57於閘極被輸入信號DSWe2，一端連接於匯流排DBUS，另一端經由匯流排LBUS＜e2＞連接於感測放大器單元SAU＜e2＞。電晶體58於閘極被輸入信號DSWo2，一端連接於匯流排DBUS，另一端經由匯流排LBUS＜o2＞連接於感測放大器單元SAU＜o2＞。電晶體59於閘極被輸入信號LSWb，且連接匯流排LBUS＜e2＞及LBUS＜o2＞之間。藉由如此連接，閂鎖電路XDL＜e1＞、XDL＜o1＞、XDL＜e2＞、及XDL＜o2＞之各者可經由匯流排DBUS，於與感測放大器單元SAU＜e1＞、SAU＜o1＞、SAU＜e2＞、及SAU＜o2＞之任一者之間傳送資料。又，感測放大器單元SAU＜e1＞及SAU＜o1＞可不經由匯流排DBUS(經由匯流排LBUS＜e1＞及LBUS＜o1＞)相互傳送資料。再者，感測放大器單元SAU＜e1＞或SAU＜o1＞亦可經由匯流排DBUS而與感測放大器單元SAU＜e2＞或＜o2＞相互傳送資料。 1.1.7關於感測放大器單元之構成其次，對第1實施形態之半導體記憶裝置之感測放大器單元之構成進行說明。圖8係表示第1實施形態之半導體記憶裝置之感測放大器單元之構成之一例之電路圖。如圖8所示，感測放大器單元SAU包含感測放大器部SA、5個閂鎖電路SDL、ADL、BDL、CDL、及DDL、以及LBUS預充電器LP。感測放大器單元SAU連接於匯流排LBUS及位元線BL。感測放大器部SA具備高耐壓n通道MOS電晶體60、低耐壓n通道MOS電晶體61～68、低耐壓p通道MOS電晶體69、及電容器元件70。於以下之說明中，高耐壓n通道MOS電晶體、低耐壓n通道MOS電晶體、及低耐壓p通道MOS電晶體於不特別區分時，簡稱為電晶體。電晶體60於閘極被輸入信號BLS，一端連接於對應之位元線BL，另一端連接於電晶體61之一端。電晶體61於閘極被輸入信號BLC，另一端連接於節點SCOM。電晶體61將對應之位元線BL鉗位成與信號BLC相應之電勢。電晶體62於閘極被輸入信號BLX，一端連接於節點SCOM，另一端連接於電晶體69之一端。電晶體63於閘極被輸入信號XXL，一端連接於節點SCOM，另一端連接於節點SEN。電晶體64於閘極被輸入信號BLQ，一端連接於節點SEN，另一端連接於匯流排LBUS。電晶體65之閘極連接於節點SEN，於一端被輸入時脈CLK，於另一端連接電晶體66之一端。電晶體66於閘極被輸入信號STB，另一端連接於匯流排LBUS。電晶體67之閘極連接於匯流排LBUS，一端被接地，於另一端連接電晶體68之一端。電晶體68於閘極被輸入信號LSL，另一端連接於節點SEN。電晶體69之閘極連接於節點INV_S，於另一端被施加電壓VHSA。電容器元件70之一電極連接於節點SEN，於另一電極被輸入時脈CLK。感測放大器部SA對應於閂鎖電路SDL之保持資料，控制位元線BL。閂鎖電路SDL、ADL、BDL、CDL、及DDL暫時保持寫入資料及讀取資料。於資料之讀取動作中，閂鎖電路SDL、ADL、BDL、CDL、及DDL不限於讀取至控制器10之讀取資料，亦可暫時保持資料讀取時產生之資料。又，於資料之寫入動作中，其他閂鎖電路ADL、BDL、CDL、及DDL例如用於各個記憶胞電晶體MT保持2位元以上之資料之多值動作用途。閂鎖電路SDL包含低耐壓n通道MOS電晶體80～83及低耐壓p通道MOS電晶體84～87。電晶體80於閘極被輸入信號STL，一端連接於匯流排LBUS，另一端連接於節點LAT_S。電晶體81於閘極被輸入信號STI，一端連接於匯流排LBUS，另一端連接於節點INV_S。電晶體82之閘極連接於節點INV_S，一端被接地，另一端連接於節點LAT_S。電晶體83之閘極連接於節點LAT_S，一端被接地，另一端連接於節點INV_S。電晶體84之閘極連接於節點INV_S，一端連接於節點LAT_S，另一端連接於電晶體86之一端。電晶體85之閘極連接於節點LAT_S，一端連接於節點INV_S，另一端連接於電晶體87之一端。電晶體86於閘極被輸入信號SLL，於另一端被施加電壓VDDSA。電晶體87於閘極被輸入信號SLI，於另一端被施加電壓VDDSA。於閂鎖電路SDL中，以電晶體82及84構成第1反相器，以電晶體83及85構成第2反相器。且，將第1反相器之輸出及第2反相器之輸入(節點LAT_S)經由資料傳送用之電晶體80連接於匯流排LBUS。又，將第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳送用之電晶體81連接於匯流排LBUS。閂鎖電路SDL以節點LAT_S保持資料，並以節點INV_S保持其反轉資料。閂鎖電路ADL、BDL、CDL、及DDL例如由於具有與閂鎖電路SDL相同之構成，故省略其說明。於各感測放大器單元SAU中，感測放大器部SA、以及5個閂鎖電路SDL、ADL、BDL、CDL、及DDL係以相互可收發資料之方式藉由匯流排LBUS連接。關於感測放大器單元SAU內之閂鎖電路間之資料收發之細節，例如記載於2013年3月25日申請之日本專利申請案2013-06215號“非揮發性半導體記憶裝置、記憶體控制器、及記憶體系統”。該專利申請案之全部內容以引用之方式併入本案說明書中。 LBUS預充電器LP例如包含低耐壓n通道MOS電晶體71。電晶體71於閘極被輸入信號LPC，一端連接於匯流排LBUS，於另一端被施加電壓VHLB。LBUS預充電器LP藉由將電壓VHLB傳送至匯流排LBUS，而對匯流排LBUS進行預充電。另，上述構成之感測放大器單元SAU中之各種信號係例如由定序器25賦予。 1.2關於動作其次，對第1實施形態之半導體記憶裝置之動作進行說明。 1.2.1關於伴隨讀取動作之插入之寫入動作之概要對第1實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要進行說明。圖9係表示第1實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要之指令序列。如圖9所示，該指令序列包含自資料保存動作開始至資料復原動作結束之寫入動作中斷期間。且，於該寫入動作中斷期間內，插入執行讀取動作。控制器10發行寫入指令“80h”，發送至半導體記憶裝置20。指令“80h”係命令對半導體記憶裝置20寫入資料之指令。控制器10例如跨越5週期發行位址ADD1，發送至半導體記憶裝置20。該位址ADD1係例如指定寫入對象之區塊BLK內之某一區域之位址者。接著，控制器10對半導體記憶裝置20發送寫入資料Din。控制器10例如發行指令“15h”，發送至半導體記憶裝置20。指令“15h”係用以基於之前發送之位址ADD1及寫入資料Din使半導體記憶裝置20執行資料之寫入之指令。又，指令“15h”係於若有未用於寫入動作之閂鎖電路之情形時，用以將下一頁面之寫入資料之一部分寫入該未使用之閂鎖電路之指令。此種寫入方法亦稱為快取編程，先行寫入閂鎖電路之下一頁面之寫入資料亦稱為快取資料。當將指令“15h”儲存至暫存器24時，定序器25控制電壓產生電路26、列解碼器27、及感測放大器模組28等，開始寫入動作。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。半導體記憶裝置20處於忙碌狀態之期間tPROGa表示於中斷寫入動作前進行寫入動作之期間。控制器10於期間tPROGa期間，發行中斷指令“XXh”，且發送至半導體記憶裝置20。指令“XXh”係命令中斷於半導體記憶裝置20中正在執行之資料寫入動作之指令。當將指令“XXh”儲存至暫存器24時，定序器25使資料寫入動作中斷。於寫入動作中斷之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。接著，控制器10使半導體記憶裝置20執行資料保存動作。具體而言，定序器25對應於來自控制器10之指示，使於之後之讀取動作中被讀取資料之感測放大器模組28內之閂鎖電路SDL、ADL、BDL、CDL、DDL、及XDL中保持之資料之一部分保存。藉此，閂鎖電路SDL、ADL、BDL、CDL、DDL、及XDL中之複數個閂鎖電路變成可覆寫之狀態。然後，可使用該等可覆寫狀態之閂鎖電路執行資料讀取。另，關於資料保存動作之細節見後述。於資料保存動作結束之後，控制器10發行前置指令“BBh”及讀取指令“00h”，且發送至半導體記憶裝置20。指令“00h”係命令半導體記憶裝置20執行通常之讀取資料之讀取之指令。半導體記憶裝置20當接收連續之指令“BBh”及指令“00h”時，辨識受到特殊之讀取動作之指示。指令“BBh”亦指定特殊之讀取動作之種類。另，特殊之讀取動作包含於讀取動作時必須於作為作業區域之複數個閂鎖電路保持資料之讀取動作。作為此種特殊之讀取動作之例，例如舉出如下讀取動作(第1讀取動作)：事先讀取與應讀取資料之記憶胞電晶體MT相鄰之記憶胞電晶體MT之資料，並基於該事先讀取到之資料而修正要從對象之記憶胞電晶體MT讀取之資料。又，例如舉出如下讀取動作(第2讀取動作)：對某一頁面內之記憶胞電晶體MT使用複數種讀取電壓讀取資料，而探索可讀取更多正確資料之最適合之讀取電壓。關於第1讀取動作及第2讀取動作之細節，例如記載於2016年3月17日提出申請之美國專利申請案14/645,740號“半導體記憶裝置”。該專利申請案之全部內容以引用之方式併入本案說明書中。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。該位址ADD2係指定讀取對象之某一區域之位址者，例如與寫入動作時所指定之位址ADD1不同。控制器10發行指令“30h”，發送至半導體記憶裝置20。指令“30h”係用以基於之前發送之位址ADD2使半導體記憶裝置20執行資料之讀取之指令。當將指令“30h”儲存至暫存器24時，定序器25控制電壓產生電路26、列解碼器27、及感測放大器模組28等，開始讀取動作。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。半導體記憶裝置20處於忙碌狀態之期間tR表示進行讀取動作之期間。於期間tR，將自半導體記憶裝置20讀取之資料、及於讀取資料時產生之中間資料(亦稱為讀取選項資料)保持於感測放大器模組28內之複數個閂鎖電路SDL、ADL、BDL、CDL、DDL、及XDL之任一者。於讀取動作完成之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。接著，輸入輸出電路22將讀取至感測放大器模組28內之讀取資料Dout經由閂鎖電路XDL輸出至控制器10。接著，控制器10使半導體記憶裝置20執行將保存後之資料返回原先之部位之資料復原動作。具體而言，定序器25對應於來自控制器10之指示，使自感測放大器模組28內之閂鎖電路保存之資料之一部分再次保持於資料保存動作以前保持有之閂鎖電路內。藉此，可復原執行資料讀取動作前之狀態，而可重新開始中斷之寫入動作。另，關於資料復原動作之細節見後述。控制器10發行重新開始指令“YYh”，發送至半導體記憶裝置20。指令“YYh”係命令重新開始中斷之寫入動作之指令。當將指令“YYh”儲存至暫存器24時，定序器25使寫入動作重新開始。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。半導體記憶裝置20處於忙碌狀態之期間tPROGb表示進行重新開始之寫入動作之期間。當寫入動作結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。以上，伴隨讀取動作之插入之寫入動作結束。圖10係用以說明第1實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之動作之時序圖。圖10對於寫入動作中斷期間之前後之寫入動作中對選擇字元線WL施加之電壓之大小予以顯示。如圖10所示，對選擇字元線WL，於編程動作時施加寫入電壓VPGM，於驗證動作時施加驗證電壓VA～VG。編程動作係用以使記憶胞電晶體MT之臨限值電壓上升之動作，驗證動作係用以判定藉由編程動作上升之臨限值電壓是否自“Er”位準達到“G”位準中之設為目標者之動作。編程動作及驗證動作之組係重複執行複數次。該編程動作及驗證動作之重複單位亦稱為循環。若編程為某一位準(例如“A”位準)之所有記憶胞電晶體MT之中，具有小於“A”位準之臨限值電壓之記憶胞電晶體MT之位元數、或包含此種記憶胞電晶體MT之位元組數低於某一基準值，則判斷為該位準(“A”位準)之驗證通過。寫入電壓VPGM係用以將電荷注入於記憶胞電晶體MT之電荷累積層45之電壓，大於驗證電壓VA～VG。又，寫入電壓VPGM之值每當循環數增加時階段狀地上升。寫入電壓VPGM之值即使經過寫入動作中斷期間，亦繼續階段狀地上升。藉此，記憶胞電晶體MT之臨限值電壓無論有無寫入動作中斷期間均逐漸上升，最終達到設為目標之位準之臨限值電壓。又，驗證電壓VA～VG隨著低位準之驗證通過，而施加更高位準之驗證電壓。於圖10之例中，於第1次及第2次循環之驗證動作中，僅施加驗證電壓VA。然後，於寫入動作中斷期間近前之循環之前，“A”位準之驗證通過。於寫入動作中斷期間近前之循環之驗證動作中，伴隨“A”位準之驗證通過，而施加驗證電壓VB～VD。且，如圖10(A)所示，於在寫入動作中斷期間近前之循環之驗證動作“B”位準之驗證尚未通過之情形時，於寫入動作中斷期間之後之循環之驗證動作亦施加驗證電壓VB～VD。又，如圖10(B)所示，於在寫入動作中斷期間近前之循環之驗證動作“B”位準之驗證通過之情形時，於寫入動作中斷期間之後之循環之驗證動作中，亦可施加驗證電壓VC～VE作為更高之驗證電壓。即，無論有無寫入動作中斷期間，皆基於近前之循環之驗證結果執行驗證動作。又，如圖10(C)所示，亦可於編程動作與驗證動作之間插入寫入動作中斷期間。於圖10(C)所示之例之情形時，寫入動作中斷期間之後之驗證動作係對寫入動作中斷期間近前之編程動作執行。 1.2.2關於資料保存動作其次，對第1實施形態之半導體記憶裝置之資料保存動作進行說明。圖11係用以說明第1實施形態之半導體記憶裝置之資料保存動作之指令序列。如圖11所示，控制器10發行指令“05h”，發送至半導體記憶裝置20。指令“05h”係用以將保持於閂鎖電路XDL之資料輸出至控制器10之指令。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。位址ADD2指定行，於此處，例如為了輸出儲存於閂鎖電路XDL之資料之整體而指定整行。控制器10發行指令“E0h”，發送至半導體記憶裝置20。指令“E0h”係用以基於之前發送之位址ADD2執行儲存於閂鎖電路XDL之資料之輸出之指令。當將指令“E0h”儲存至暫存器24時，定序器25控制輸入輸出電路22等，將儲存於感測放大器模組28內之閂鎖電路XDL之資料Dout輸出至控制器10。控制器10例如使輸出之資料Dout保存至緩衝記憶體14、並保持。控制器10發行指令“ZZh”，發送至半導體記憶裝置20。指令“ZZh”係用以指示於閂鎖電路ADL、BDL、CDL、DDL、SDL、及XDL之間之資料傳送之指令。控制器10例如跨越k週期(k為任意正整數)發行位址ADD3，發送至半導體記憶裝置20。位址ADD3例如包含表示傳送之資料之傳送端與接收端之閂鎖電路之資訊。當將指令“ZZh”儲存至暫存器24時，定序器25執行閂鎖電路間之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。半導體記憶裝置20處於忙碌狀態之期間表示進行於閂鎖電路間之資料傳送之期間。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10例如與資料保存動作開始後之動作同樣地，依序發行指令“05h”、位址ADD2、及指令“E0h”，發送至半導體記憶裝置20。定序器25再次控制輸入輸出電路22等，將儲存於感測放大器模組28內之閂鎖電路XDL之資料Dout輸出至控制器10。另，於接著進行對控制器10之資料保存之情形時，藉由進而發行指令“ZZh”而進行對閂鎖電路XDL之資料傳送。然後，重複將儲存至該閂鎖電路XDL之資料輸出至控制器10之動作即可。以上，資料保存動作結束。圖12係表示設定第1實施形態之半導體記憶裝置之閂鎖電路間之資料傳送之資訊之一例之表格。該設定資訊例如包含於指令“ZZh”之後發行之位址ADD3中。如圖12所示，設定閂鎖電路間之資料傳送之資訊包含傳送端及接收端之閂鎖電路識別資訊。具體而言，例如於傳送端及接收端之閂鎖電路識別資訊中，對閂鎖電路ADL、BDL、CDL、DDL、SDL、及XDL，分別關聯“000”、“001”、“010”、“011”、“100”、“101”，而各者可唯一地識別。另，對各閂鎖電路設定之傳送端及接收端之閂鎖電路識別資訊並不限於此，只要各者可唯一地識別，即可設定為任意之值。圖13係表示第1實施形態之半導體記憶裝置之資料保存動作之前後之閂鎖電路內之資料之變化之一例之表格。於圖13中，於列方向上按時間序列顯示自資料保存動作開始前至資料讀取後之閂鎖電路內之資料之變化。如上所述，資料保存動作係將6個閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中之2個以上閂鎖電路設為可覆寫之狀態。於第1實施形態之以下之說明中，對將閂鎖電路XDL、ADL、及SDL之3個閂鎖電路設為可覆寫之狀態之情形之資料保存動作進行說明。如圖13所示，於開始資料保存動作前(寫入動作剛中斷後)，於各閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中，例如，如以下所示般，儲存寫入動作時所使用之資料。於閂鎖電路XDL中，儲存快取資料(於圖13中，簡記為“C”)。於閂鎖電路ADL、BDL、及CDL中分別儲存寫入至對應之記憶胞電晶體MT之3位元資料中之下階資料、中階資料、及上階資料(於圖13中分別簡記為“L”、“M”、及“U”)。另，下階資料、中階資料、及上階資料並不限於「自控制器10傳送之寫入資料」，亦可包含驗證結果。即，儲存於閂鎖電路ADL、BDL、及CDL之資料不僅可判定寫入至對應之記憶胞電晶體MT之臨限值電壓之位準，亦可判定該記憶胞電晶體MT通過驗證動作之位準。因此，將下階資料、中階資料、及上階資料於寫入動作之每一循環基於驗證結果更新。具體而言，例如，於對記憶胞電晶體MT之寫入完成時，亦可將儲存於對應之感測放大器單元SAU內之閂鎖電路ADL、BDL、及CDL之資料更新成資料“111”，作為表示不必繼續進行寫入動作之資訊。於閂鎖電路DDL，儲存用以使記憶胞電晶體MT之臨限值電壓分佈急遽之資料寫入方式(第1寫入方式)時所使用之資料Q(於圖13中，簡記為“Q”)。於第1寫入方式中，例如以低於設為目標之臨限值電壓之電壓進行驗證動作。然後，對通過該驗證動作之記憶胞電晶體MT，執行臨限值電壓之上升量比通常小之編程動作。藉此，可精細地控制臨限值電壓上升至目標之臨限值電壓附近之記憶胞電晶體MT之臨限值電壓上升量，而可縮窄臨限值電壓之分佈範圍。於閂鎖電路SDL，例如儲存有於寫入動作時用以判定是否選擇位元線BL之寫入指示資料(於圖13中，簡記為“W”)。寫入指示資料係例如於每一循環，由基於下階資料、中階資料、及上階資料之運算處理算出。另，寫入指示資料由於如上所述，可自下階資料、中階資料、及上階資料算出，故為讀取動作時可覆寫之資料。另，於圖13中，對可覆寫之資料，藉由標注“(WE)”而與無法覆寫之資料加以區分。如圖13所示，於基於圖11所示之指令序列之資料保存動作中，首先，將儲存於閂鎖電路XDL中之快取資料傳送至控制器10。快取資料例如暫時保持於緩衝記憶體14中。藉此，閂鎖電路XDL變成可覆寫之狀態。接著，將儲存於閂鎖電路ADL之下階資料傳送至閂鎖電路XDL。具體而言，於位址ADD3中，指定“000”作為傳送端之閂鎖電路識別資訊，指定“101”作為接收端之閂鎖電路識別資訊。藉此，閂鎖電路ADL取代閂鎖電路XDL，變成可覆寫之狀態。接著，將儲存於閂鎖電路XDL之下階資料傳送至控制器10。下階資料例如與快取資料同樣地暫時儲存於緩衝記憶體14中。藉此，閂鎖電路XDL變成可覆寫之狀態。藉由以上之資料保存動作，3個閂鎖電路XDL、ADL、SDL變成可覆寫之狀態。於資料保存動作後之讀取動作中，於閂鎖電路XDL、ADL、及SDL中儲存讀取所需之資料。具體而言，於閂鎖電路XDL及ADL中，儲存讀取選項資料(於圖13中，簡記為“ROP”)。又，於閂鎖電路SDL中，儲存輸出至控制器10之讀取資料(於圖13中，簡記為“R”)。該讀取資料例如由基於儲存於閂鎖電路XDL及ADL之讀取選項資料之運算處理算出。然後，將讀取至閂鎖電路SDL之讀取資料經由閂鎖電路XDL輸出至控制器10。 1.2.3關於資料復原動作其次，對第1實施形態之半導體記憶裝置之資料復原動作進行說明。圖14係用以說明第1實施形態之半導體記憶裝置之資料復原動作之指令序列。如圖14所示，控制器10發行指令“80h”，發送至半導體記憶裝置20。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。接著，控制器10對半導體記憶裝置20發送寫入資料Din。寫入資料Din例如為於資料保存動作中儲存於緩衝記憶體14之下階資料。即，該下階資料包含寫入動作中斷近前之驗證結果之資訊。控制器10發行指令“11h”，發送至半導體記憶裝置20。指令“11h”係用以基於之前發送之位址ADD2對閂鎖電路XDL執行資料之寫入之指令。當將指令“11h”儲存至暫存器24時，定序器25完成資料之寫入。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於下階資料對閂鎖電路XDL之寫入完成之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10發行指令“ZZh”，發送至半導體記憶裝置20。控制器10例如跨越k週期發行位址ADD3，發送至半導體記憶裝置20。當將指令“ZZh”儲存至暫存器24時，定序器25執行閂鎖電路間之資料傳送。具體而言，例如，對位址ADD3之傳送端之閂鎖電路識別資訊指定“101”，對接收端之閂鎖電路識別資訊指定“000”。藉此，定序器25將儲存於閂鎖電路XDL之下階資料傳送至閂鎖電路ADL。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10例如與資料復原動作開始後之動作同樣地，依序發行指令“80h”、位址ADD2、寫入資料Din、及指令“11h”，發送至半導體記憶裝置20。此處之寫入資料Din例如為於資料保存動作中儲存於緩衝記憶體14之快取資料。定序器25執行快取資料對閂鎖電路XDL之寫入。另，於進而進行資料復原之情形時，藉由進而發行指令“ZZh”而進行自閂鎖電路XDL向其他閂鎖電路ADL、BDL、CDL、DDL、及SDL之任一者之資料傳送。然後，重複自控制器10向閂鎖電路XDL寫入資料之動作即可。以上，資料復原動作結束。圖15係表示第1實施形態之半導體記憶裝置之資料復原動作前後之閂鎖電路內之資料之變化之一例之表格。於圖15中，於列方向上按時間序列顯示自資料復原動作開始前至資料復原後之閂鎖電路內之資料之變化。另，於圖15中，利用與圖13相同之簡記表示各資料。如圖15所示，於資料復原動作之前，資料讀取結束。因此，儲存於閂鎖電路SDL之讀取資料、及儲存於閂鎖電路XDL以及ADL之讀取選項資料係可覆寫之資料。於資料復原動作中，首先，將儲存於緩衝記憶體14之下階資料傳送至閂鎖電路XDL。藉此，將保持於閂鎖電路XDL之資料覆寫成下階資料。接著，將寫入至閂鎖電路XDL之下階資料傳送至閂鎖電路ADL。藉此，於閂鎖電路ADL儲存下階資料，而復原成資料保存動作前之狀態。接著，將儲存於緩衝記憶體14之快取資料傳送至閂鎖電路XDL。藉此，將閂鎖電路XDL內之資料復原成資料保存動作前之狀態。隨後，於重新開始寫入動作之前，藉由基於下階資料、中階資料、及上階資料之運算處理產生寫入指示資料，並儲存至閂鎖電路SDL。藉由以上之資料復原動作，將閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL內之資料全部復原。 1.3本實施形態之效果根據第1實施形態，可於使用保持有寫入動作重新開始所需之資料之閂鎖電路執行讀取動作之後，重新開始寫入動作。以下就本效果進行說明。於讀取保持於記憶胞電晶體內之資料時，將所讀取之資料於傳送至外部之控制器之前，暫時保持於閂鎖電路。另一方面，於寫入動作中斷之情形時，於閂鎖電路內，已保持有為使寫入動作重新開始所需之資料。因此，於中斷寫入動作時執行讀取動作之情形時，於傳送至外部之控制器之前暫時保持所讀取之資料之閂鎖電路有可能不足。先前之技術已知例如以下方法：對感測放大器單元內之複數個閂鎖電路中、保持有對於重新開始寫入動作非為必要之資料之閂鎖電路覆寫讀取資料。然而，先前之技術於除讀取資料以外，必須進而保持用以產生該讀取資料之讀取選項資料之情形時，閂鎖電路有可能不足。即，於執行如第1讀取動作及第2讀取動作般特殊之讀取動作之情形時，除讀取資料以外必須使用複數個閂鎖電路保持複數個讀取選項資料。於此種情形時，關於無法不丟失重新開始寫入動作所需之資料，而執行讀取動作之點有研究之餘地。即，先前之技術關於在使用保持有寫入動作重新開始所需之資料之閂鎖電路執行讀取動作之後，無法重新開始寫入動作之點有研究之餘地。第1實施形態之半導體記憶裝置中，定序器25於中斷寫入動作後且接收讀取指令前，使保持於感測放大器單元SAU內之閂鎖電路ADL及XDL之資料保持於控制器10內之緩衝記憶體14。藉此，於執行讀取指令之階段中，將重新開始寫入動作所需之資料之一部分保存至感測放大器單元SAU之外部。因此，保存資料後之閂鎖電路ADL及XDL變得可保持讀取選項資料。又，定序器25於讀取動作期間，使自記憶胞電晶體MT讀取到之讀取選項資料保持於使資料保存後之閂鎖電路ADL及XDL內。雖該閂鎖電路ADL及XDL內之資料被讀取選項資料覆寫，但該被覆寫之資料由於已經保存至控制器10內之緩衝記憶體14，故可藉由隨後之復原動作復原。因此，於寫入動作中斷中之讀取動作中，可使用保持有寫入動作重新開始所需之資料之閂鎖電路。又，定序器25於結束讀取動作後且接收使寫入動作重新開始之指令“YYh”前，使傳送至控制器10之資料傳送至原先之閂鎖電路ADL及XDL。藉此，可於重新開始寫入動作前，使重新開始寫入動作所需之資料復原至保持有該資料之閂鎖電路。因此，可於執行使用保持有寫入動作重新開始所需之資料之閂鎖電路之讀取動作之後，使寫入動作重新開始。又，感測放大器模組28包含閂鎖電路XDL。閂鎖電路XDL係其他閂鎖電路ADL、BDL、CDL、DDL、及SDL與控制器10之間傳送資料時，該資料必定經由之閂鎖電路。即，於使保持於閂鎖電路ADL、BDL、CDL、DDL、及SDL之資料保存至控制器10之情形時，必須將資料傳送至閂鎖電路XDL之動作。定序器25藉由接收指令“ZZh”，而執行該閂鎖電路間之傳送動作。藉此，可容易地執行閂鎖電路間之資料傳送。又，定序器25於接收指令“ZZh”後，接收位址ADD3。然後，定序器25基於該位址ADD3確定閂鎖電路間之傳送動作之傳送端及接收端。藉此，可容易地執行於感測放大器模組28內之閂鎖電路ADL、BDL、CDL、DDL、SDL、及XDL間之任意閂鎖電路間之資料傳送。 1.4第1實施形態之變化例另，第1實施形態之半導體記憶裝置並不限於上述之例，可應用各種變化。例如，於第1實施形態之半導體記憶裝置中，於資料保存動作及資料復原動作之閂鎖電路間之資料傳送中，發行指令“ZZh”及位址ADD3，但並不限於此。具體而言，亦可不發行位址ADD3，僅藉由發行指令，而執行已指定傳送端及接收端之閂鎖電路之資料傳送。圖16係用以說明第1實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。如圖16所示，控制器10發行指令“05h”，發送至半導體記憶裝置20。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。控制器10發行指令“E0h”，發送至半導體記憶裝置20。控制器10發行指令“Z1sh”，發送至半導體記憶裝置20。指令“Z1sh”例如為用以指示自閂鎖電路ADL向閂鎖電路XDL之資料傳送之指令。當將指令“Z1sh”儲存至暫存器24時，定序器25執行自閂鎖電路ADL至閂鎖電路XDL之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。當資料傳送結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10例如與資料保存動作開始後之動作同樣地，依序發行指令“05h”、位址ADD2、及指令“E0h”，發送至半導體記憶裝置20。定序器25控制輸入輸出電路22等，將儲存於感測放大器模組28內之閂鎖電路XDL之資料Dout輸出至控制器10。另，於進而進行對控制器10之資料保存之情形時，例如，藉由發行執行自其他閂鎖電路BDL、CDL、DDL、及SDL至閂鎖電路XDL之資料傳送之固有之指令(例如“Z2sh”、“Z3sh”、“Z4sh”、及“Z5sh”(均未圖示))，而進行對閂鎖電路XDL之資料傳送。然後，重複將儲存至該閂鎖電路XDL之資料輸出至控制器10之動作即可。以上，資料保存動作結束。圖17係用以說明第1實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。如圖17所示，控制器10發行指令“80h”，發送至半導體記憶裝置20。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。接著，控制器10將儲存於緩衝記憶體14之下階資料作為寫入資料Din發送至半導體記憶裝置20。控制器10發行指令“11h”，發送至半導體記憶裝置20。邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於下階資料對閂鎖電路XDL之寫入完成之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10發行指令“Z1rh”，發送至半導體記憶裝置20。指令“Z1rh”例如為用以指示自閂鎖電路XDL向閂鎖電路ADL之資料傳送之指令。當將指令“Z1rh”儲存至暫存器24時，定序器25執行自閂鎖電路XDL至閂鎖電路ADL之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。當資料傳送結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10例如與資料復原動作開始後之動作同樣地，依序發行指令“80h”、位址ADD2、作為儲存於緩衝記憶體14之快取資料之寫入資料Din、及指令“11h”，發送至半導體記憶裝置20。定序器25執行快取資料對閂鎖電路XDL之寫入。另，於進而進行資料復原之情形時，例如，藉由發行自閂鎖電路XDL對閂鎖電路BDL、CDL、DDL、及SDL執行資料傳送之固有之指令(例如“Z2rh”、“Z3rh”、“Z4rh”、及“Z5rh”(均未圖示))，而進行自閂鎖電路XDL對其他閂鎖電路BDL、CDL、DDL、及SDL之任一者之資料傳送。然後，重複自控制器10向閂鎖電路XDL寫入資料之動作即可。以上，資料復原動作結束。根據第1實施形態之變化例，可利用更簡便之指令序列執行資料保存動作及資料復原動作。以下就本效果進行說明。於假定進行於任意閂鎖電路間之資料傳送之情形時，如第1實施形態所說明般，藉由於發行指令“ZZh”後發行位址ADD3而確定傳送端及接收端之閂鎖電路較有效。然而，於執行資料傳送之閂鎖電路相互確定之情形時，於位址ADD3中始終包含相同之資訊。較佳省略每次不變化之資訊。根據第1實施形態之變化例之半導體記憶裝置，閂鎖電路間之資料傳送動作無需接收位址ADD3，藉由接收指令“Z1sh”及“Z1rh”而執行。藉此，可省略位址ADD3之發行。因此，可執行更簡便且動作速度迅速之資料還原動作及復原動作，且可期待使用者之便利性之提高。 2.第2實施形態其次，對第2實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置使資料保存至位於感測放大器模組28之外部之控制器10，相對於此，第2實施形態之半導體記憶裝置使資料保存至感測放大器模組28之內部之可覆寫之區域。又，於第2實施形態中，插入於寫入動作中之讀取動作係對1/2頁面執行。於以下，對與第1實施形態相同之構成要件標注同一符號並省略其說明，僅對與第1實施形態不同之部分進行說明。 2.1關於伴隨讀取動作之插入之寫入動作之概要對第2實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要進行說明。圖18係表示第2實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要之指令序列。如圖18所示，由於中斷寫入動作之前之序列與第1實施形態相同，故省略說明。且，於中斷寫入動作之後，執行資料保存動作。另，關於資料保存動作之細節見後述。於資料保存動作結束之後，控制器10發行指令“AAh”，發送至半導體記憶裝置20。指令“AAh”係與後續之讀取指令“00h”協作，命令PPR之指令，即命令1頁面內之部分之讀取動作之指令。於第2實施形態中，指令“AAh”作為命令1/2頁面(8 KB)之資料之讀取之指令發揮功能。控制器10例如發行1週期之位址ADD4，發送至半導體記憶裝置20。該位址ADD4例如指定讀取1頁面內之2個1/2頁面之區域中之哪一個區域。讀取之區域可採用各種定義之方式。1/2頁面例如可指定為與連接於感測放大器單元SAU＜e＞之記憶胞電晶體MT對應之資料區域、或與連接於感測放大器單元SAU＜o＞之記憶胞電晶體MT對應之資料區域。接著，控制器10於繼續發行指令“BBh”及“00h”之後，發行位址ADD2及指令“30h”。於如此執行與第1實施形態相同之讀取動作之後，定序器25執行資料復原動作。另，關於資料復原動作之細節見後述。以後之執行寫入重新開始動作之序列由於與第1實施形態相同，故省略說明。以上，伴隨讀取動作之插入之寫入動作結束。圖19係表示第2實施形態之半導體記憶裝置之讀取動作時之讀取區域之設定例之表格。圖19所示之設定讀取區域之資訊例如包含於位址ADD4中。如圖19所示，設定讀取區域之資訊包含識別讀取對象為1頁面內之哪一區域之資訊(頁面內區域識別資訊)。具體而言，例如，頁面內區域識別資訊於讀取1頁面中之與感測放大器單元SAU＜e＞相關聯之部分之資料之情形時，設定為“0”，於讀取與感測放大器單元SAU＜o＞相關聯之部分之資料之情形時，設定為“1”。 2.2關於資料保存動作及資料復原動作其次，對第2實施形態之半導體記憶裝置之資料保存及資料復原動作進行說明。另，於第2實施形態之以下之說明中，對將閂鎖電路ADL及SDL之2個閂鎖電路設為可覆寫之狀態之情形之資料保存動作、及復原成該資料保存動作前之狀態之資料復原動作進行說明。又，於1/2頁面之讀取動作中，說明作自與感測放大器單元SAU＜e＞對應之記憶胞電晶體MT讀取資料。圖20係用以說明第2實施形態之半導體記憶裝置之資料保存動作或資料復原動作之指令序列。第2實施形態之資料保存動作及資料復原動作係以例如同一指令序列表示。如圖20所示，控制器10發行指令“ZZh”，發送至半導體記憶裝置20。控制器10例如跨越k週期發行位址ADD3，發送至半導體記憶裝置20。位址ADD3與第1實施形態之不同點在於，指定1/2頁面量之閂鎖電路且包含可傳送資料之資訊。當將指令“ZZh”儲存至暫存器24時，定序器25執行閂鎖電路間之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。以上，資料保存動作或資料復原動作結束。圖21係表示設定第2實施形態之半導體記憶裝置之閂鎖電路間之資料傳送之資訊之一例之表格。圖21所示之設定閂鎖電路間之資料傳送之資訊例如包含於位址ADD3中。如圖21所示，表示傳送端及接收端之閂鎖電路之資訊除閂鎖電路識別資訊以外，還包含識別傳送對象之閂鎖電路為1頁面內之哪一區域之資訊(頁面內區域識別資訊)。此處，於圖21中所示之位址ADD3內所指定之傳送端之頁面內區域識別資訊之值與圖19中所示之位址ADD4內所指定之頁面內區域識別資訊之值一致。藉此，讀取之對象成為與閂鎖電路SDL之不接收保存資料之部分連接之記憶胞電晶體MT，乃至變成於閂鎖電路SDL之不接收保存資料之部分保持讀取資料。如此，控制器10對與傳送端之頁面內區域識別資訊之值一致之頁面內區域識別資訊之值加以於位址ADD4中亦可指定之限制。圖22係表示第2實施形態之半導體記憶裝置之資料保存動作及資料復原動作之前後之閂鎖電路內之資料之變化之一例之表格。於圖22中，於列方向上按時間序列顯示自資料保存前至資料復原後之閂鎖電路內之資料之變化。另，於圖22中，利用與第1實施形態之圖13及圖15相同之簡記表示各資料。如圖22所示，於開始資料保存動作前(寫入動作剛中斷後)，於各閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中，分別儲存有快取資料、下階資料、中階資料、上階資料、資料Q、及可覆寫之寫入指示資料。於資料保存動作中，將儲存於閂鎖電路ADL＜e＞之下階資料傳送至閂鎖電路SDL＜o＞。具體而言，於位址ADD3中，指定“000”作為傳送端之閂鎖電路識別資訊，且指定“0”作為頁面內區域識別資訊。又，指定“100”作為接收端之閂鎖電路識別資訊，且指定“1”作為頁面內區域識別資訊。藉此，閂鎖電路ADL＜e＞變成可覆寫之狀態。藉由以上之資料保存動作，1/2頁面之區域內之2個閂鎖電路ADL＜e＞及SDL＜e＞變成可覆寫之狀態。於資料保存動作後之讀取動作中，於閂鎖電路ADL＜e＞及SDL＜e＞中，儲存讀取所需之資料。具體而言，於閂鎖電路ADL＜e＞中，儲存讀取選項資料，於閂鎖電路SDL＜e＞中，儲存應讀取至控制器10之讀取資料。於資料復原動作中，將儲存於閂鎖電路SDL＜o＞之下階資料傳送至閂鎖電路ADL＜e＞。具體而言，於位址ADD3中，指定“100”作為傳送端之閂鎖電路識別資訊，且指定“1”作為頁面內區域識別資訊。又，指定“000”作為接收端之閂鎖電路識別資訊，且指定“0”作為頁面內區域識別資訊。藉此，將閂鎖電路ADL內之下階資料復原成資料保存動作前之狀態。隨後，於重新開始寫入動作之前，藉由基於下階資料、中階資料、及上階資料之運算處理產生寫入指示資料，並儲存至閂鎖電路SDL。藉由以上之資料復原動作，將閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL內之資料全部復原。 2.3本實施形態之效果根據第2實施形態，定序器25於中斷寫入動作後且接收讀取指令前，使保持於感測放大器單元SAU＜e＞內之閂鎖電路之資料保持於感測放大器單元SAU＜o＞內之閂鎖電路。藉此，於執行讀取指令之階段中，將重新開始寫入動作所需之資料之一部分保存至感測放大器單元SAU＜e＞之外部。因此，保存資料後之閂鎖電路ADL變得可保持讀取選項資料。又，定序器25於讀取動作期間，使自記憶胞電晶體MT讀取到之讀取選項資料保持於使資料保存後之感測放大器單元SAU＜e＞內之閂鎖電路ADL內。雖該閂鎖電路ADL內之資料被讀取選項資料覆寫，但該被覆寫之資料由於已經保存至感測放大器單元＜o＞，故可利用隨後之復原動作復原。因此，於寫入動作中斷中之讀取動作中，可使用保持有寫入動作重新開始所需之資料之閂鎖電路。又，定序器25於結束讀取動作後且接收使寫入動作重新開始之指令“YYh”前，使傳送至感測放大器單元SAU＜o＞內之閂鎖電路SDL之資料傳送至感測放大器單元SAU＜e＞內之閂鎖電路ADL。藉此，可於重新開始寫入動作前，使重新開始寫入動作所需之資料復原至保持有該資料之閂鎖電路。因此，可於執行使用保持有寫入動作重新開始所需之資料之閂鎖電路之讀取動作之後，使寫入動作重新開始。又，如上所述，將保持於感測放大器單元SAU＜e＞內之閂鎖電路ADL之重新開始寫入動作所需之資料保存至感測放大器單元SAU＜o＞內之閂鎖電路SDL中。因此，於在讀取動作時以感測放大器單元SAU＜o＞讀取資料之情形時，該保存之資料由讀取資料覆寫，而有可能丟失。於第2實施形態中，控制器10於讀取動作中，使位址ADD4內之頁面內區域識別資訊之值與位址ADD3內之傳送端之頁面內區域識別資訊之值一致。如此一來，會再閂鎖電路SDL之未接收保存資料之部分保持讀取資料。如此，限制對感測放大器單元SAU＜o＞之資料之讀取。因此，可防止因讀取資料而導致保存資料消失。藉此，可於讀取動作後使寫入動作重新開始。又，讀取動作設為讀取1/2頁面大小之資料。具體而言，感測放大器模組28內之感測放大器單元SAU包含相同數量之感測放大器單元SAU＜e＞及SAU＜o＞。藉此，若於以感測放大器單元SAU＜e＞執行讀取動作期間限制對感測放大器單元SAU＜o＞之資料讀取，可讀取以所有感測放大器單元SAU執行讀取動作之情形之資料大小(16 KB)之一半(8 KB)之資料。另，感測放大器單元SAU＜e＞及SAU＜o＞經由匯流排LBUS而連接。因此，感測放大器單元SAU＜e＞及SAU＜o＞間之資料保存無需經由匯流排DBUS，而可僅經由匯流排LBUS執行。藉此，與經由匯流排DBUS進行之資料保存相比，可縮短資料保存所需之時間，進而可提高動作速度。又，定序器25於接收指令“ZZh”後，接收位址ADD3。然後，定序器25基於該位址ADD3確定閂鎖電路間之傳送動作之傳送端及接收端。藉此，可容易地執行於感測放大器模組28內之閂鎖電路ADL、BDL、CDL、DDL、SDL、及XDL間之任意閂鎖電路間之資料傳送。 2.4第2實施形態之變化例另，第2實施形態之半導體記憶裝置並不限於上述之例，可應用各種變化。例如，於第2實施形態之半導體記憶裝置中，於資料保存動作及資料復原動作之閂鎖電路間之資料傳送中，發行指令“ZZh”及位址ADD3，但並不限於此。具體而言，亦可與第1實施形態之變化例同樣地，不發行位址ADD3，僅藉由發行指令，而執行已指定傳送端及接收端之閂鎖電路之資料傳送。圖23係用以說明第2實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。如圖24所示，控制器10發行指令“Z1esh”，且發送至半導體記憶裝置20。指令“Z1esh”例如為用以指示自閂鎖電路ADL＜e＞對閂鎖電路SDL＜o＞之資料傳送之指令。當將指令“Z1esh”儲存至暫存器24時，定序器25執行自閂鎖電路ADL＜e＞對閂鎖電路SDL＜o＞之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。另，於進行自閂鎖電路ADL＜o＞對閂鎖電路SDL＜e＞之資料保存之情形時，亦可例如藉由發行固有之指令“Z1osh”(未圖示)，而進行自閂鎖電路ADL＜o＞對閂鎖電路SDL＜e＞之資料傳送。又，於進行自其他閂鎖電路BDL＜e＞、CDL＜e＞、及DDL＜e＞至閂鎖電路SDL＜o＞之資料保存之情形時，亦可藉由發行固有之指令(例如“Z2esh”、“Z3esh”、及“Z4esh”(均未圖示))，而分別進行自閂鎖電路BDL＜e＞、CDL＜e＞、及DDL＜e＞至閂鎖電路SDL＜o＞之資料傳送。以上，資料保存動作結束。圖24係用以說明第2實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。如圖24所示，控制器10發行指令“Z1erh”，發送至半導體記憶裝置20。指令“Z1erh”例如為用以指示自閂鎖電路SDL＜o＞向閂鎖電路ADL＜e＞之資料傳送之指令。當將指令“Z1erh”儲存至暫存器24時，定序器25執行自閂鎖電路SDL＜o＞至閂鎖電路ADL＜e＞之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。另，於進行自閂鎖電路SDL＜e＞至閂鎖電路ADL＜o＞之資料保存之情形時，亦可例如藉由發行固有之指令“Z1orh”(未圖示)，而進行自閂鎖電路SDL＜e＞至閂鎖電路ADL＜o＞之資料傳送。又，於進行自閂鎖電路SDL＜o＞至其他閂鎖電路BDL＜e＞、CDL＜e＞、及DDL＜e＞之資料復原之情形時，亦可藉由發行固有之指令(例如“Z2erh”、“Z3erh”、及“Z4erh”(均未圖示))，而分別進行自閂鎖電路SDL＜o＞至閂鎖電路BDL＜e＞、CDL＜e＞、及DDL＜e＞之資料傳送。以上，資料復原動作結束。根據第2實施形態之變化例，可利用更簡便之指令序列執行資料保存動作及復原動作。以下就本效果進行說明。於假定進行於任意閂鎖電路間之資料傳送之情形時，如第2實施形態所說明般，藉由於發行指令“ZZh”後發行位址ADD3而確定傳送端及接收端之閂鎖電路較有效。然而，於執行資料傳送之閂鎖電路相互確定之情形時，於位址ADD3中始終包含相同之資訊。較佳省略每次不變化之資訊。根據第2實施形態之變化例之半導體記憶裝置，閂鎖電路間之資料傳送動作無需接收位址ADD3，藉由接收指令“Z1esh”及“Z1erh”而執行。藉此，可省去位址ADD3之發行。因此，可執行更簡便且動作速度迅速之資料還原動作及復原動作，且可期待使用者之便利性之提高。 3.第3實施形態其次，對第3實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置使8 KB之資料保存至感測放大器模組28之內部，相對於此，第3實施形態之半導體記憶裝置使4 KB之資料保存至感測放大器模組28之內部。於以下，對與第2實施形態相同之構成要件標注同一符號並省略其說明，僅對與第2實施形態不同之部分進行說明。 3.1關於伴隨讀取動作之插入之寫入動作之概要對第3實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要進行說明。於第3實施形態之伴隨讀取動作之插入之寫入動作之指令序列中，指令“AAh”作為命令1/4頁面(4 KB)之資料之讀取之指令發揮功能。又，位址ADD4與第2實施形態之不同點在於，包含指定1/4頁面量之感測放大器單元SAU之資訊。關於指令序列之其他部分，與第2實施形態中所示之圖18相同。另，關於資料保存動作及資料復原動作之細節見後述。圖25係表示第3實施形態之半導體記憶裝置之讀取動作時之讀取區域之設定例之表格。圖25所示之設定讀取區域之資訊例如包含於位址ADD4中。如圖25所示，設定讀取區域之資訊包含頁面內區域識別資訊。具體而言，例如，頁面內區域識別資訊於讀取1頁面中之與感測放大器單元SAU＜e1＞、SAU＜e2＞、＜o1＞、及＜o2＞相關聯之部分之資料之情形時，分別設定為“00”、“01”、“10”、及“11”。 3.2關於資料保存動作及資料復原動作其次，對第3實施形態之半導體記憶裝置之資料保存及資料復原動作進行說明。另，於第3實施形態之以下之說明中，對將閂鎖電路XDL、ADL、BDL、及SDL之4個閂鎖電路設為可覆寫之狀態之情形之資料保存動作、及資料復原動作進行說明。又，於1/4頁面之讀取動作中，說明作自與感測放大器單元SAU＜e1＞對應之記憶胞電晶體MT讀取資料。圖26係用以說明第3實施形態之半導體記憶裝置之資料保存動作或資料復原動作之指令序列。第3實施形態之資料保存動作及資料復原動作係以同一指令序列表示。如圖26所示，控制器10發行指令“ZZh”，發送至半導體記憶裝置20。控制器10例如跨越k週期發行位址ADD3，發送至半導體記憶裝置20。位址ADD3與第2實施形態之不同點在於，指定1/4頁面量之閂鎖電路且包含可傳送資料之資訊。當將指令“ZZh”儲存至暫存器24時，定序器25執行閂鎖電路間之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於資料傳送結束之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。將以上之動作對應於所期望之資料保存動作或資料復原動作之形態重複特定次數。圖26表示藉由例如重複共計3次指令“ZZh”及位址ADD3之組之發送，而結束資料保存動作或資料復原動作之例。圖27係表示設定第3實施形態之半導體記憶裝置之閂鎖電路間之資料傳送之資訊之一例之表格。圖27所示之設定閂鎖電路間之資料傳送之資訊例如包含於位址ADD3中。如圖27所示，表示傳送端及接收端之閂鎖電路之資訊包含閂鎖電路識別資訊及頁面內區域識別資訊。此處，於圖27中所示之位址ADD3內所指定之傳送端之頁面內區域識別資訊之值與圖25中所示之位址ADD4內所指定之頁面內區域識別資訊之值一致。如此一來，讀取之對象成為與閂鎖電路SDL之不接收保存資料之部分連接之記憶胞電晶體MT，乃至變成於閂鎖電路SDL之不接收保存資料之部分保持讀取資料。如此，控制器10對與傳送端之頁面內區域識別資訊之值一致之頁面內區域識別資訊之值加以於位址ADD4中亦可指定之限制。圖28係表示第3實施形態之半導體記憶裝置之資料保存動作及資料復原動作之前後之閂鎖電路內之資料之動向之一例之表格。於圖28中，於列方向上按時間序列顯示自資料保存前至資料復原後之閂鎖電路內之資料之變化。另，於圖28中，利用與第2實施形態之圖22相同之簡記表示各資料。如圖28所示，於開始資料保存動作前(寫入動作剛中斷後)，於各閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中，分別儲存有快取資料、下階資料、中階資料、上階資料、資料Q、及可覆寫之寫入指示資料。於資料保存動作中，首先，將儲存於閂鎖電路XDL＜e1＞之快取資料傳送至閂鎖電路SDL＜o2＞。具體而言，於位址ADD3中，指定“101”作為傳送端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。又，指定“100”作為接收端之閂鎖電路識別資訊，且指定“11”作為頁面內區域識別資訊。藉此，閂鎖電路XDL＜e1＞變成可覆寫之狀態。接著，將儲存於閂鎖電路ADL＜e1＞之下階資料傳送至閂鎖電路SDL＜o1＞。具體而言，於位址ADD3中，指定“000”作為傳送端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。又，指定“100”作為接收端之閂鎖電路識別資訊，且指定“10”作為頁面內區域識別資訊。藉此，閂鎖電路ADL＜e1＞變成可覆寫之狀態。接著，將儲存於閂鎖電路BDL＜e1＞之中階資料傳送至閂鎖電路SDL＜e2＞。具體而言，於位址ADD3中，指定“001”作為傳送端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。又，指定“100”作為接收端之閂鎖電路識別資訊，且指定“01”作為頁面內區域識別資訊。藉此，閂鎖電路BDL＜e1＞變成可覆寫之狀態。藉由以上之資料保存動作，1/4頁面之區域內之4個閂鎖電路XDL＜e1＞、ADL＜e1＞、BDL＜e1＞、及SDL＜e1＞變成可覆寫之狀態。於資料保存動作後之讀取動作中，於閂鎖電路XDL＜e1＞、ADL＜e1＞、BDL＜e1＞、及SDL＜e1＞中，儲存讀取所需之資料。具體而言，於閂鎖電路XDL＜e1＞、ADL＜e1＞、及BDL＜e1＞中，儲存讀取選項資料，於閂鎖電路SDL＜e1＞中，儲存應讀取至控制器10之讀取資料。於資料復原動作中，首先，將儲存於閂鎖電路SDL＜e2＞之中階資料傳送至閂鎖電路BDL＜e1＞。具體而言，於位址ADD3中，指定“100”作為傳送端之閂鎖電路識別資訊，且指定“01”作為頁面內區域識別資訊。又，指定“001”作為接收端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。藉此，將閂鎖電路BDL內之中階資料復原成資料保存動作前之狀態。接著，將儲存於閂鎖電路SDL＜o1＞之下階資料傳送至閂鎖電路ADL＜e1＞。具體而言，於位址ADD3中，指定“100”作為傳送端之閂鎖電路識別資訊，且指定“10”作為頁面內區域識別資訊。又，指定“000”作為接收端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。藉此，將閂鎖電路ADL內之下階資料復原成資料保存動作前之狀態。接著，將儲存於閂鎖電路SDL＜o2＞之快取資料傳送至閂鎖電路XDL＜e1＞。具體而言，於位址ADD3中，指定“100”作為傳送端之閂鎖電路識別資訊，且指定“11”作為頁面內區域識別資訊。又，指定“101”作為接收端之閂鎖電路識別資訊，且指定“00”作為頁面內區域識別資訊。藉此，將閂鎖電路XDL內之快取資料復原成資料保存動作前之狀態。隨後，於重新開始寫入動作之前，藉由基於下階資料、中階資料、及上階資料之運算處理產生寫入指示資料，並儲存至閂鎖電路SDL。藉由以上之資料復原動作，將閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL內之資料全部復原。 3.3本實施形態之效果根據第3實施形態，定序器25於中斷寫入動作後且接收讀取指令前，使保持於感測放大器單元SAU＜e1＞內之閂鎖電路ADL＜e1＞及BDL＜e1＞、以及閂鎖電路XDL＜e1＞之資料保持於感測放大器單元SAU＜e2＞內之閂鎖電路SDL＜e2＞、SAU＜o1＞內之閂鎖電路SDL＜o1＞、及SAU＜o2＞內之閂鎖電路SDL＜o2＞。藉此，於執行讀取指令之階段中，將重新開始寫入動作所需之資料之一部分保存至感測放大器單元SAU＜e1＞之外部。因此，保存資料後之閂鎖電路XDL、ADL、及BDL變得可保持讀取選項資料。又，定序器25於讀取動作期間，使自記憶胞電晶體MT讀取到之讀取選項資料保持於使資料保存後之感測放大器單元SAU＜e1＞內之閂鎖電路XDL、ADL、及BDL內。雖該閂鎖電路XDL、ADL、及BDL內之資料被讀取選項資料覆寫，但該被覆寫之資料由於已經保存至感測放大器單元SAU＜o2＞、SAU＜o1＞、及SAU＜e2＞，故可利用隨後之復原動作復原。因此，於寫入動作中斷中之讀取動作中，可使用保持有寫入動作重新開始所需之資料之閂鎖電路。又，定序器25於結束讀取動作後且接收使寫入動作重新開始之指令“YYh”前，使傳送至感測放大器單元SAU＜e2＞內之閂鎖電路SDL＜e2＞、SAU＜o1＞內之閂鎖電路SDL＜o1＞、及SAU＜o2＞內之閂鎖電路SDL＜o2＞之資料分別傳送至感測放大器單元SAU＜e1＞內之閂鎖電路BDL＜e1＞、ADL＜e1＞、及XDL＜e1＞。藉此，可於重新開始寫入動作前，使重新開始寫入動作所需之資料復原至保持有該資料之閂鎖電路。因此，可於執行使用保持有寫入動作重新開始所需之資料之閂鎖電路之讀取動作之後，使寫入動作重新開始。又，如上所述，分別將保持於感測放大器單元SAU＜e1＞內之閂鎖電路BDL＜e1＞、閂鎖電路ADL＜e1＞、及閂鎖電路XDL＜e1＞之重新開始寫入動作所需之資料保存至感測放大器單元SAU＜e2＞內之閂鎖電路SDL＜e2＞、SAU＜o1＞內之閂鎖電路SDL＜o1＞、及SAU＜o2＞內之閂鎖電路SDL＜o2＞中。因此，於在讀取動作時以感測放大器單元SAU＜e2＞、SAU＜o1＞、SAU＜o2＞讀取資料之情形時，該保存之資料由讀取資料覆寫，而有可能丟失。於第3實施形態中，控制器10於讀取動作中，使位址ADD4內之頁面內區域識別資訊之值與位址ADD3內之傳送端之頁面內區域識別資訊之值一致。如此一來，變成於閂鎖電路SDL之不接收保存資料之部分保持讀取資料。如此，限制對感測放大器單元SAU＜e2＞、SAU＜o1＞、SAU＜o2＞之資料之讀取。因此，可防止讀取資料導致保存資料消失。藉此，可於讀取動作後使寫入動作重新開始。又，讀取動作設為讀取1/4頁面大小之資料。具體而言，感測放大器模組28內之感測放大器單元SAU包含相同數量之感測放大器單元SAU＜e1＞、SAU＜e2＞、SAU＜o1＞、及SAU＜o2＞。藉此，於在以感測放大器單元SAU＜e1＞執行讀取動作期間限制感測放大器單元SAU＜e2＞、SAU＜o1＞、及SAU＜o2＞之讀取動作之情形時，可讀取以所有感測放大器單元SAU執行讀取動作之情形之資料大小(16 KB)之1/4(4 KB)之資料。又，定序器25於接收指令“ZZh”後，接收位址ADD3。然後，定序器25基於該位址ADD確定閂鎖電路間之傳送動作之傳送端及接收端。藉此，可容易地執行於感測放大器模組28內之閂鎖電路ADL、BDL、CDL、DDL、SDL、及XDL間之任意閂鎖電路間之資料傳送。 3.4第3實施形態之變化例另，第3實施形態之半導體記憶裝置並不限於上述之例，可應用各種變化。例如，於第3實施形態之半導體記憶裝置中，於資料保存動作及資料復原動作之閂鎖電路間之資料傳送中，發行指令“ZZh”及位址ADD3，但並不限於此。具體而言，亦可與第1實施形態及第2實施形態之變化例同樣，不發行位址ADD3，僅藉由發行指令，而執行已指定傳送端及接收端之閂鎖電路之資料傳送。圖29係用以說明第3實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。如圖29所示，控制器10發行指令“Z0qsh”，發送至半導體記憶裝置20。指令“Z0qsh”例如為用以指示自閂鎖電路XDL＜e1＞向閂鎖電路SDL＜o2＞之資料傳送之指令。當將指令“Z0qsh”儲存至暫存器24時，定序器25執行自閂鎖電路XDL＜e1＞至閂鎖電路SDL＜o2＞之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。當資料傳送結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。接著，控制器10發行指令“Z1qsh”，發送至半導體記憶裝置20。指令“Z1qsh”例如為用以指示自閂鎖電路ADL＜e1＞向閂鎖電路SDL＜o1＞之資料傳送之指令。接著，控制器10發行指令“Z2qsh”，發送至半導體記憶裝置20。指令“Z2qsh”例如為用以指示自閂鎖電路BDL＜e1＞向閂鎖電路SDL＜e2＞之資料傳送之指令。以上，資料保存動作結束。圖30係用以說明第3實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。如圖30所示，控制器10發行指令“Z2qrh”，發送至半導體記憶裝置20。指令“Z2qrh”例如為用以指示自閂鎖電路SDL＜e2＞向閂鎖電路BDL＜e1＞之資料傳送之指令。當將指令“Z2qrh”儲存至暫存器24時，定序器25執行自閂鎖電路SDL＜e2＞至閂鎖電路BDL＜e1＞之資料傳送。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。當資料傳送結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。接著，控制器10發行指令“Z1qrh”，發送至半導體記憶裝置20。指令“Z1qrh”例如為用以指示自閂鎖電路SDL＜o1＞向閂鎖電路ADL＜e1＞之資料傳送之指令。接著，控制器10發行指令“Z0qrh”，發送至半導體記憶裝置20。指令“Z0qrh”例如為用以指示自閂鎖電路SDL＜o2＞向閂鎖電路XDL＜e1＞之資料傳送之指令。以上，資料復原動作結束。根據第3實施形態之變化例，可利用更簡便之指令序列執行資料保存動作及復原動作。以下就本效果進行說明。於假定進行於任意閂鎖電路間之資料傳送之情形時，如第3實施形態所說明般，藉由於發行指令“ZZh”後發行位址ADD3而確定傳送端及接收端之閂鎖電路較有效。然而，於執行資料傳送之閂鎖電路相互確定之情形時，於位址ADD3中始終包含相同之資訊。較佳省略每次不變化之資訊。根據第3實施形態之變化例之半導體記憶裝置，資料保存動作無需接收位址ADD3，藉由接收指令“Z0qsh”、“Z1qsh”及“Z2qsh”而執行。同樣地，資料復原動作無需接收位址ADD3，藉由接收指令“Z0qrh”、“Z1qrh”及“Z2qrh”而執行。藉此，可省去位址ADD3之發行。因此，可執行更簡便且動作速度迅速之資料還原動作及復原動作，且可期待使用者之便利性之提高。 4.第4實施形態其次，對第4實施形態之半導體記憶裝置進行說明。第4實施形態之半導體記憶裝置不進行資料保存動作而執行讀取動作，並藉由資料復原動作復原丟失之寫入資訊。於以下，對與第1實施形態相同之構成要件標注同一符號並省略其說明，僅對與第1實施形態不同之部分進行說明。 4.1關於伴隨讀取動作之插入之寫入動作之概要對第4實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要進行說明。圖31係表示第4實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要之指令序列。如圖31所示，由於中斷寫入動作之前之序列與第1實施形態相同，故省略說明。於中斷寫入動作之後，不執行資料保存動作，而執行與第1實施形態相同之讀取動作。於該讀取動作中，保持於閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中被使用之閂鎖電路之資料因覆寫而消失。於執行資料讀取動作之後，執行資料復原動作。另，關於資料復原動作之細節見後述。以後之執行寫入重新開始動作之序列由於與第1實施形態相同，故省略說明。以上，伴隨讀取動作之插入之寫入動作結束。 4.2關於資料復原動作其次，對第4實施形態之半導體記憶裝置之資料復原動作進行說明。另，於第4實施形態之以下之說明中，設為執行使用閂鎖電路XDL、ADL、及SDL之3個閂鎖電路之讀取動作，對復原執行該讀取動作前之狀態之情形之資料復原動作進行說明。圖32係用以說明第4實施形態之半導體記憶裝置之資料復原動作之指令序列。圖32所示之指令序列雖與第1實施形態中所示之圖14相同，但寫入資料Din之內容不同。如圖32所示，控制器10發行指令“80h”，發送至半導體記憶裝置20。控制器10例如跨越5週期發行位址ADD2，發送至半導體記憶裝置20。接著，控制器10對半導體記憶裝置20發送寫入資料Din。寫入資料Din係例如於最初指示執行寫入動作時，自控制器10傳送至半導體記憶裝置20之下階資料。即，該下階資料不包含寫入動作中斷之前所執行之驗證之結果。控制器10發行指令“11h”，發送至半導體記憶裝置20。當將指令“11h”儲存至暫存器24時，定序器25完成該不包含驗證之結果之下階資料對閂鎖電路XDL之寫入。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。於下階資料對閂鎖電路XDL之寫入完成之後，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10發行指令“ZZh”，發送至半導體記憶裝置20。控制器10例如跨越k週期發行位址ADD3，發送至半導體記憶裝置20。當將指令“ZZh”儲存至暫存器24時，定序器25執行閂鎖電路間之資料傳送。具體而言，例如，對位址ADD3之傳送端之閂鎖電路識別資訊指定“101”，對接收端之閂鎖電路識別資訊指定“000”。藉此，定序器25將儲存於閂鎖電路XDL之下階資料傳送至閂鎖電路ADL。此時，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。當資料傳送結束時，邏輯控制電路23將信號/RB設為“H”位準，而向控制器10通知半導體記憶裝置20處於就緒狀態。控制器10例如與資料復原動作開始後之動作同樣地，依序發行指令“80h”、位址ADD2、寫入資料Din、及指令“11h”，發送至半導體記憶裝置20。此處之寫入資料Din例如為預先儲存於緩衝記憶體14之快取資料。定序器25執行快取資料對閂鎖電路XDL之寫入。以上，資料復原動作結束。另，於圖32所示之例中，對將自閂鎖電路ADL消失之資料以與自控制器10輸入之寫入資料Din相同之資料分配保持之情形進行說明，但並不限於此。例如，於將自閂鎖電路ADL消失之資料以與自控制器10輸入之寫入資料Din不同之資料分配保持之情形時，控制器10於將快取資料輸入至閂鎖電路XDL之前，亦對中階資料及上階資料分別執行重新輸入至閂鎖電路BDL及CDL之資料復原動作。中階資料及上階資料對閂鎖電路BDL及CDL之資料復原動作與下階資料對閂鎖電路ADL之資料復原動作除接收端之閂鎖電路識別資訊以外相同。且，於對所有資料之資料復原動作完成之後，藉由執行資料分配轉換動作(未圖示)，可實現最終之資料之復原。圖33係用以說明第4實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之時序圖。圖33(A)及圖33(B)表示於寫入動作中斷期間之前後之寫入動作中對選擇字元線WL施加之電壓之大小。如圖33(A)及圖33(B)所示，於寫入動作中斷期間結束之前，對選擇字元線WL，與第1實施形態所示之圖10同樣地施加電壓。於圖33(A)及圖33(B)之例中，於寫入動作中斷期間結束後、寫入動作之循環重新開始前，執行預驗證動作。預驗證動作係用以掌握於寫入動作中斷前記憶胞電晶體MT之臨限值電壓上升至哪一程度之動作。於第4實施形態中，包含寫入動作中斷前之驗證結果之資料於寫入動作中斷期間丟失。因此，於使寫入動作重新開始時，必須執行預驗證動作。如上所述，暫存器24保持關於在寫入動作時驗證通過至哪一位準之資訊。於預驗證動作中，基於保持於暫存器24之該資訊，施加驗證電壓。於圖33(A)之例中，於寫入動作中斷近前通過“A”位準之驗證。因此，於預驗證動作中，藉由確認各記憶胞電晶體MT之臨限值電壓是否達到“B”位準，可復原驗證結果。因此，於圖33(A)之例之預驗證動作中，施加驗證電壓VB。藉由將該預驗證動作之執行結果反映於在資料復原動作時自控制器10接收之資料中，而復原包含寫入動作中斷前之驗證結果之資料。另，於圖33(A)之例中，雖對僅以“B”位準為對象之預驗證動作進行說明，但並不限於此。例如，如圖33(B)所示，預驗證動作亦可除“B”位準以外，進而以“C”位準及“D”位準為對象執行。於該情形時，於預驗證動作中，施加驗證電壓VB之後，繼續施加驗證電壓VC及VD。藉此，即使於更高位準之寫入結束之情形時，亦可復原包含寫入動作中斷前之驗證結果之資料。於預驗證動作之後，與第1實施形態中所示之圖10同樣地，重新開始寫入動作之循環。圖34係表示第4實施形態之半導體記憶裝置之資料保存動作及資料復原動作之前後之閂鎖電路內之資料之變化之一例之表格。於圖34中，於列方向上按時間序列顯示自資料保存動作開始前至資料讀取後之閂鎖電路內之資料之變化。如圖34所示，於開始資料保存動作前(寫入動作剛中斷後)，於各閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中，分別儲存有快取資料、下階資料、中階資料、上階資料、資料Q、及可覆寫之寫入指示資料。於資料讀取動作中，於閂鎖電路SDL、及XDL以及ADL中，分別儲存讀取資料及讀取選項資料。然後，將讀取至閂鎖電路SDL之讀取資料經由閂鎖電路XDL輸出至控制器10。於資料復原動作中，將儲存於緩衝記憶體14之快取資料及下階資料分別傳送至閂鎖電路XDL及ADL。但，傳送至閂鎖電路ADL之下階資料不包含寫入動作中斷前之驗證結果(於圖34中，標注“(NUP)”與其他資料區分)。隨後，於重新開始寫入動作之循環之前，執行預驗證動作。具體而言，產生包含寫入動作中斷前之驗證結果之下階資料，並儲存至閂鎖電路ADL。然後，於重新開始寫入動作之前，藉由基於下階資料、中階資料、及上階資料之運算處理產生寫入指示資料，並儲存至閂鎖電路SDL。利用以上之資料復原動作，將閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL內之資料全部復原。 4.3本實施形態之效果根據第4實施形態，定序器25於讀取動作中，對保持於閂鎖電路內之重新開始寫入動作所需之資料覆寫讀取資料及讀取選項資料。藉此，不執行資料保存動作，即可執行讀取動作。另一方面，由於未執行資料保存動作，故關於寫入動作中斷前之對記憶胞電晶體MT之資料寫入狀況之資訊丟失。即，於讀取動作結束之後，於閂鎖電路內，變成未保持有為使寫入動作重新開始所需之資料之狀態。因此，於第4實施形態中，定序器25於資料復原動作中，將應寫入至記憶胞電晶體MT之資料再次寫入閂鎖電路內。藉此，可藉由寫入動作將最終應寫入至記憶胞電晶體MT之資料復原。然而，於閂鎖電路內，仍然不存在關於記憶胞電晶體MT於寫入動作中斷之前寫入至哪一位準之資訊。因此，於第4實施形態中，定序器25於重新開始寫入動作後、進入最初之循環前執行預驗證動作。因此，將關於記憶胞電晶體MT寫入至哪一位準之資訊復原至閂鎖電路內。藉此，於執行寫入動作之循環時，可防止對已經完成寫入之記憶胞電晶體MT進而施加寫入電壓之誤寫入動作。另，為進行此種資料之復原，控制器10必須於寫入動作之當初預先保持傳送至半導體記憶裝置20之寫入資料。藉此，即使於寫入動作中突然產生執行讀取動作之必要之情形時，亦可使定序器25執行上述之資料復原動作。 4.4第4實施形態之變化例另，第4實施形態之半導體記憶裝置並不限於上述之例，可應用各種變化。例如，第4實施形態亦可不進行資料保存動作而執行讀取動作，且不進行資料復原動作而重新開始寫入動作。第4實施形態之變化例具體而言，例如應用於除讀取資料以外，還必須產生閂鎖電路1個量之讀取選項資料之情形。於第4實施形態之變化例之以下之說明中，說明作使用閂鎖電路ADL及SDL之2個閂鎖電路執行讀取動作。圖35係表示第4實施形態之變化例之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之概要之指令序列。如圖35所示，由於中斷寫入動作之前之序列與第1實施形態相同，故省略說明。於中斷寫入動作之後，不執行資料保存動作，而執行與第1實施形態相同之讀取動作。於執行資料讀取動作之後，不執行資料復原動作，而執行與第1實施形態相同之寫入重新開始動作。圖36係表示第4實施形態之變化例之半導體記憶裝置之資料保存動作及資料復原動作之前後之閂鎖電路內之資料之變化之一例之表格。於圖36中，於列方向上按時間序列顯示自資料保存動作開始前至資料讀取後之閂鎖電路內之資料之變化。如圖36所示，於開始資料保存動作前(寫入動作剛中斷後)，於各閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL中，分別儲存有快取資料、下階資料、中階資料、上階資料、資料Q、及可覆寫之寫入指示資料。於資料讀取動作中，於閂鎖電路SDL及ADL中，分別儲存讀取資料及讀取選項資料。然後，將讀取至閂鎖電路SDL之讀取資料經由閂鎖電路XDL輸出至控制器10。於重新開始後之寫入動作之第1次循環中，執行不考慮資料Q之編程動作。然後，基於該第1次循環之驗證結果，產生資料Q。將所產生之資料Q儲存至閂鎖電路DDL。藉由以上之動作，將閂鎖電路XDL、ADL、BDL、CDL、DDL、及SDL內之資料全部復原。然後，於第2次循環以後，執行第1寫入動作。根據第4實施形態之變化例之半導體記憶裝置，定序器25於讀取動作中，對儲存有資料Q之閂鎖電路DDL覆寫讀取選項資料。資料Q雖可縮窄寫入動作之臨限值電壓之分佈，但對於重新開始寫入動作並非必須。因此，於重新開始後之第1次循環中，雖無法進行使用資料Q之第1寫入動作，但定序器25不執行資料復原動作及預驗證動作，即可重新開始寫入動作。另，丟失之資料Q於寫入動作重新開始後之最初之循環結束之時點，可基於驗證結果復原。因此，於重新開始後之第2次循環以後之寫入動作中，可執行第1寫入動作。另，於欲自重新開始後最初之循環執行第1寫入動作之情形時，執行預驗證動作即可。 5.其他變化例等實施形態並不限於上述之第1至第4實施形態所述之形態，可進行各種變化。 5.1第1變化例對第1變化例之半導體記憶裝置進行說明。第1變化例之半導體記憶裝置藉由事先接收設定特徵指令，而設定是將資料保存動作之資料之保存處設為控制器10，還是感測放大器單元SAU內。第1變化例之半導體記憶裝置具備與第1實施形態之半導體記憶裝置相同之構成。於以下之說明中，對與第1實施形態相同之構成要件標注同一符號並省略其說明，僅對與第1實施形態不同之部分進行說明。圖37係表示第1變化例之半導體記憶裝置之設定特徵動作之指令序列之一例。圖37所示之設定特徵動作係例如於執行寫入動作之前預先執行。如圖37所示，控制器10發行指令“EFh”，發送至半導體記憶裝置20。指令“EFh”例如為對半導體記憶裝置20，命令執行設定特徵之指令。設定特徵例如為變更規定半導體記憶裝置20之各種動作之參數之動作。接著，控制器10發行指令“CCh”，發送至半導體記憶裝置20。指令“CCh”係用以命令設定資料保存動作之資料之保存處之指令。控制器10例如跨越4週期發行資料B0～B3，發送至半導體記憶裝置20。該等資料B0～B3係例如設定是將資料保存動作之資料之保存處設為控制器10，還是感測放大器單元SAU內。接著，邏輯控制電路23將信號/RB設為“L”位準，而向控制器10通知半導體記憶裝置20處於忙碌狀態。半導體記憶裝置20處於忙碌狀態之期間tFEAT表示進行設定特徵動作之期間。於期間tFEAT，更新資料保存動作之資料之保存處之設定。圖38係表示於設定第1變化例之半導體記憶裝置之設定特徵動作中設定資料保存處之資訊之一例之表格。圖38所示之設定資料保存處之資訊例如包含於資料B0～B3中。如圖38所示，設定資料保存處之資訊包含資料保存處設定資訊。具體而言，例如資料保存處設定資訊於將控制器10設定為資料之保存處之情形時變成“0”，於設定感測放大器單元SAU之情形時變成“1”。第1變化例之半導體記憶裝置接收設定特徵指令，而設定資料保存動作之資料之保存處。藉此，藉由事先進行該設定，定序器25可事先判斷於接收指令“ZZh”之後之位址ADD3內是否設定有頁面內區域識別資訊。因此，可一面使用同一指令“ZZh”，一面區分使用是將資料保存處設為控制器10，還是設為感測放大器單元SAU內。因此，可減輕控制器10側之負擔。 5.2第2變化例於第1變化例中，雖利用設定特徵動作設定資料保存處，但資料保存處之設定之方法並不限於此。亦可如以下所示之第2變化例般，於位址ADD3內包含設定是將資料保存動作之資料之保存處設為控制器10、還是設為感測放大器單元SAU內之資訊。第2變化例之半導體記憶裝置具備與第1實施形態之半導體記憶裝置相同之構成。於以下之說明中，對與第1實施形態相同之構成要件標注同一符號並省略其說明，僅對與第1實施形態不同之部分進行說明。圖39係表示設定第2變化例之半導體記憶裝置之閂鎖電路間之資料傳送之資訊之一例之表格。圖39所示之設定閂鎖電路間之資料傳送之資訊例如包含於位址ADD3中。如圖39所示，設定閂鎖電路間之資料傳送之資訊包含資料保存處設定資訊、傳送端及接收端之閂鎖電路識別資訊、及必要之頁面內區域識別資訊。另，關於傳送端及接收端之頁面內區域識別資訊，於資料保存處設定資訊為“0”之情形時，即於資料保存動作中朝控制器10進行資料保存之情形時設為未使用。且，於資料保存處設定資訊為“1”之情形時，即於資料保存動作中朝感測放大器單元SAU內進行資料保存之情形時，設定頁面內區域識別資訊。如此，第2變化例之半導體記憶裝置設為於位址ADD3中包含資料保存處設定資訊。藉此，可根據狀況靈活地選擇資料保存動作之資料保存處。又，由於控制器10不必事先發行設定特徵指令，故於使用者側可減少必要之順序。另，第2變化例之半導體記憶裝置並不限於圖39所示之例，如圖40所示，亦可應用於如第3實施例所示般伴隨對複數個感測放大器單元SAU之資料保存之情形。又，資料保存處設定資訊、頁面內區域識別資訊及閂鎖電路識別資訊亦可保持於位址ADD3內之不同之資料區塊。於該情形時，頁面內區域識別資訊及閂鎖電路識別資訊亦可針對每一傳送端或接收端，而保持於不同之資料區塊。 5.3第3變化例又，上述第1實施形態～第4實施形態及第1變化例～第2變化例之半導體記憶裝置雖為對單平面之情形進行說明，但並不限於此。例如，作為第3變化例，半導體記憶裝置20亦可為以1次寫入動作對2個記憶胞陣列21同時執行寫入之多平面之構成。具有多平面之構成之半導體記憶裝置例如根據來自1個定序器25之指示選擇性地驅動2個感測放大器模組28，而可對2個記憶胞陣列21之任一者選擇性地執行資料之寫入及讀取。如此對任1個平面進行寫入動作中斷中之讀取動作之情形時，必須指定是對哪一個平面執行資料保存動作及資料復原動作。於以下之說明中，作為第3變化例之半導體記憶裝置20為包含2個平面(平面0及平面1)之構成進行說明。圖41係表示設定第3變化例之半導體記憶裝置之閂鎖電路間之資料傳送之資訊之一例之表格。圖41所示之設定閂鎖電路間之資料傳送之資訊例如包含於位址ADD3中。如圖41所示，設定閂鎖電路間之資料傳送之資訊例如包含傳送端及接收端之閂鎖電路識別資訊及頁面內區域識別資訊、以及平面選擇資訊。平面選擇資訊例如於僅選擇平面0作為執行資料保存動作及資料復原動作之對象之情形時變成“00”，於僅選擇平面1之情形時變成“01”。又，於同時選擇平面0及平面1之多平面之情形時變成“10”。另，第2變化例之半導體記憶裝置並不限於圖41所示之例，如圖42所示，亦可應用於如第3實施例所示般伴隨對複數個感測放大器單元SAU之資料保存之情形。如此，第3變化例之半導體記憶裝置設為於位址ADD3中包含平面選擇資訊。藉此，即使於對多平面之寫入動作中斷時，亦可僅自任一個平面執行資料之讀取。 5.4其他此外，於各實施形態及各變化例中，可應用以下之事項。於多值位準之讀取動作(讀入)中，對A位準之讀取動作所選擇之字元線施加之電壓例如為0 V～0.55 V之間。但並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V中之任一者之間。對B位準之讀取動作所選擇之字元線施加之電壓例如為1.5 V～2.3 V之間。但並不限定於此，亦可設為1.75 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、及2.1 V～2.3 V中之任一者之間。對C位準之讀取動作所選擇之字元線施加之電壓例如為3.0 V～4.0 V之間。但並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.7 V、及3.7 V～4.0 V中之任一者之間。作為讀取動作之時間(tR)，例如可設為25 μs～38 μs、38 μs～70 μs、及70 μs～80 μs中之任一者之間。寫入動作包含編程動作及驗證動作。於寫入動作中，對編程動作時所選擇之字元線最初施加之電壓例如為13.7 V～14.3 V之間。但並不限定於此，亦可設為例如13.7 V～14.0 V、及14.0 V～14.7 V中之任一者之間。亦可改變對第奇數條字元線進行寫入時之對所選擇之字元線最初施加之電壓、與對第偶數條字元線進行寫入時之對所選擇之字元線最初施加之電壓。於將編程動作設為ISPP(Incremental Step Pulse Program：增量階躍脈衝編程)方式時，作為升壓之電壓，舉出例如0.5 V左右。作為對非選擇之字元線施加之電壓，例如可設為7.0 V～7.3 V之間。但並不限定於此，亦可設為例如7.3 V～8.4 V之間、或7.0 V以下。亦可根據非選擇之字元線是第奇數條之字元線、或是第偶數條之字元線而改變施加之通過電壓。作為寫入動作之時間(tProg)，例如可設為1700 μs～1800 μs、1800 μs～1900 μs、及1900 μs～2000 μs中之任一者之間。於抹除動作中，對形成於半導體基板上部、且於上方配置有記憶胞之阱最初施加之電壓例如為12 V～13.7 V之間。但並不限定於該情形，例如亦可設為13.7 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V、及19.8 V～21 V中之任一者之間。作為抹除動作之時間(tErase)，例如可設為3000 μs～4000 μs、4000 μs～5000 μs、及4000 μs～9000 μs中之任一者之間。記憶胞具有介隔膜厚為4～10 nm之穿隧絕緣膜配置於半導體基板(矽基板)上之電荷累積層。該電荷累積層可為膜厚為2～3 nm之SiN、或SiON等絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷累積層上，形成絕緣膜。該絕緣膜例如具有被膜厚為3～10 nm之下層High-k(高介電常數)膜與膜厚為3～10 nm之上層High-k膜相夾之膜厚為4～10 nm之氧化矽膜。作為High-k膜，舉出HfO等。又，氧化矽膜之膜厚亦可厚於High-k膜之膜厚。於絕緣膜上介隔膜厚為3～10 nm之功函數調整用之材料形成膜厚為30 nm～70 nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、或TaN等金屬氮化膜。作為控制電極，可使用W等。又，於記憶胞間可形成氣隙。已對本發明之若干實施形態進行說明，但該等實施形態係作為實例而提出，並非意欲限定發明之範圍。該等實施形態可以其他多種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化係與包含於發明之範圍或主旨中同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2016-177985號(申請日：2016年9月12日)為基礎申請案之優先權。該基礎申請案之全部內容以引用之方式併入本申請案。

00h‧‧‧讀取指令

05h‧‧‧指令

1‧‧‧記憶體系統

10‧‧‧控制器

11‧‧‧處理器

11h‧‧‧指令

12‧‧‧內置記憶體

13‧‧‧NAND介面電路

14‧‧‧緩衝記憶體

15‧‧‧主機介面電路

15h‧‧‧指令

20‧‧‧半導體記憶裝置(NAND型快閃記憶體)

21‧‧‧記憶胞陣列

22‧‧‧輸入輸出電路

23‧‧‧邏輯控制電路

24‧‧‧暫存器

25‧‧‧定序器

26‧‧‧電壓產生電路

27‧‧‧列解碼器

28‧‧‧感測放大器模組

30‧‧‧半導體基板

30h‧‧‧指令

30p‧‧‧p型阱區域

31‧‧‧配線層

32‧‧‧配線層

33‧‧‧配線層

34‧‧‧區塊絕緣膜

35‧‧‧電荷累積層(絕緣膜)

36‧‧‧穿隧氧化膜

37‧‧‧半導體支柱(導電膜)

38‧‧‧配線層

39‧‧‧n⁺型雜質擴散區域

40‧‧‧p⁺型雜質擴散區域

41‧‧‧接觸插塞

42‧‧‧配線層

43‧‧‧接觸插塞

44‧‧‧配線層

50～59‧‧‧電晶體

60‧‧‧高耐壓n通道MOS電晶體

61～68‧‧‧低耐壓n通道MOS電晶體

69‧‧‧低耐壓p通道MOS電晶體

70‧‧‧電容器元件

71‧‧‧低耐壓n通道MOS電晶體

80～83‧‧‧低耐壓n通道MOS電晶體

80h‧‧‧寫入指令

84～87‧‧‧低耐壓p通道MOS電晶體

AAh‧‧‧指令

ADD‧‧‧位址

ADD1‧‧‧位址

ADD2‧‧‧位址

ADD3‧‧‧位址

ADD4‧‧‧位址

ADL‧‧‧閂鎖電路

ALE‧‧‧信號

AR‧‧‧讀取電壓

B0～B3‧‧‧資料

BBh‧‧‧前置指令

BDL‧‧‧閂鎖電路

BL‧‧‧位元線

BL0～BL(m-1)‧‧‧位元線

BLC‧‧‧信號

BLK‧‧‧區塊

BLK0‧‧‧區塊

BLK1‧‧‧區塊

BLQ‧‧‧信號

BLS‧‧‧信號

BLX‧‧‧信號

BR‧‧‧讀取電壓

C‧‧‧快取資料

CCh‧‧‧指令

CDL‧‧‧閂鎖電路

CELSRC‧‧‧源極線

CLE‧‧‧信號

CLK‧‧‧時脈

CMD‧‧‧指令

CPWELL‧‧‧阱線

CR‧‧‧讀取電壓

DAT‧‧‧資料

DBUS‧‧‧匯流排

DDL‧‧‧閂鎖電路

Din‧‧‧寫入資料

Dout‧‧‧讀取資料

DR‧‧‧讀取電壓

DSWe1‧‧‧信號

DSWe2‧‧‧信號

DSWo1‧‧‧信號

DSWo2‧‧‧信號

E0h‧‧‧指令

EFh‧‧‧指令

ER‧‧‧讀取電壓

FR‧‧‧讀取電壓

GR‧‧‧讀取電壓

INV_S‧‧‧節點

IO‧‧‧配線

I/O‧‧‧信號

I/O1～I/O8‧‧‧信號

k‧‧‧週期

L‧‧‧下階資料

LAT_S‧‧‧節點

LBUS‧‧‧匯流排

LBUS＜e1＞‧‧‧匯流排

LBUS＜e2＞‧‧‧匯流排

LBUS＜o1＞‧‧‧匯流排

LBUS＜o2＞‧‧‧匯流排

LP‧‧‧LBUS預充電器

LPC‧‧‧信號

LSL‧‧‧信號

LSWa‧‧‧信號

LSWb‧‧‧信號

M‧‧‧中階資料

MH‧‧‧記憶孔

MT‧‧‧記憶胞電晶體

MT0～MT7‧‧‧記憶胞電晶體

NS‧‧‧NAND串

Q‧‧‧資料

R‧‧‧讀取資料

ROP‧‧‧讀取選項資料

SA‧‧‧感測放大器部

SAU‧‧‧感測放大器單元

SAU＜15：0＞‧‧‧感測放大器單元群

SAU＜0＞～SAU＜15＞‧‧‧感測放大器單元

SAU＜e＞‧‧‧感測放大器單元

SAU＜e1＞‧‧‧感測放大器單元

SAU＜e2＞‧‧‧感測放大器單元

SAU＜o＞‧‧‧感測放大器單元

SAU＜o1＞‧‧‧感測放大器單元

SAU＜o2＞‧‧‧感測放大器單元

SCOM‧‧‧節點

SDL‧‧‧閂鎖電路

SEN‧‧‧節點

SGD‧‧‧選擇閘極線

SGD0～SGD3‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SLI‧‧‧信號

SLL‧‧‧信號

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

STB‧‧‧信號

STI‧‧‧信號

STL‧‧‧信號

STS‧‧‧狀態

SU‧‧‧串單元

SU0～SU3‧‧‧串單元

SWA‧‧‧匯流排開關群

SWB‧‧‧匯流排開關群

SWBa‧‧‧匯流排開關群

SWBb‧‧‧匯流排開關群

tFEAT‧‧‧期間

tPROGa‧‧‧期間

tPROGb‧‧‧期間

tR‧‧‧期間

U‧‧‧上階資料

VA～VG‧‧‧驗證電壓

VDDSA‧‧‧電壓

VHLB‧‧‧電壓

VHSA‧‧‧電壓

VPGM‧‧‧寫入電壓

VREAD‧‧‧電壓

W‧‧‧寫入指示資料

WE‧‧‧可覆寫之資料

WL‧‧‧字元線

WL0～WL7‧‧‧字元線

X‧‧‧方向

XDL＜15：0＞‧‧‧閂鎖電路群

XDL‧‧‧閂鎖電路

XDL＜0＞～XDL＜15＞‧‧‧閂鎖電路

XDL＜e＞‧‧‧閂鎖電路

XDL＜e1＞‧‧‧閂鎖電路

XDL＜e2＞‧‧‧閂鎖電路

XDL＜o＞‧‧‧閂鎖電路

XDL＜o1＞‧‧‧閂鎖電路

XDL＜o2＞‧‧‧閂鎖電路

XSWe1‧‧‧信號

XSWe2‧‧‧信號

XSWo1‧‧‧信號

XSWo2‧‧‧信號

XXh‧‧‧中斷指令

XXL‧‧‧信號

Y‧‧‧方向

YYh‧‧‧重新開始指令

Z‧‧‧方向

Z0qrh‧‧‧指令

Z0qsh‧‧‧指令

Z1erh‧‧‧指令

Z1esh‧‧‧指令

Z1qrh‧‧‧指令

Z1qsh‧‧‧指令

Z1rh‧‧‧指令

Z1sh‧‧‧指令

Z2qrh‧‧‧指令

Z2qsh‧‧‧指令

ZZh‧‧‧指令

“A”‧‧‧位準

“B”‧‧‧位準

“C”‧‧‧位準

“D”‧‧‧位準

“E”‧‧‧位準

“Er”‧‧‧位準

“F”‧‧‧位準

“G”‧‧‧位準

/CE‧‧‧信號

/RB‧‧‧信號

/RE‧‧‧信號

/WE‧‧‧信號

/WP‧‧‧信號

圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。圖4係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之剖視圖。圖5係用以說明第1實施形態之半導體記憶裝置之記憶胞電晶體之臨限值電壓之分佈之圖表。圖6係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之俯視圖。圖7係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之電路圖。圖8係用以說明第1實施形態之半導體記憶裝置之感測放大器單元之構成之電路圖。圖9係用以說明第1實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作的指令序列。圖10(A)～(C)係用以說明第1實施形態之半導體記憶裝置之寫入動作中斷期間前後之對選擇字元線之施加電壓之時序圖。圖11係用以說明第1實施形態之半導體記憶裝置之資料保存動作之指令序列。圖12係用以說明第1實施形態之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖13係用以說明第1實施形態之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖14係用以說明第1實施形態之半導體記憶裝置之資料復原動作之指令序列。圖15係用以說明第1實施形態之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖16係用以說明第1實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。圖17係用以說明第1實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。圖18係用以說明第2實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作的指令序列。圖19係用以說明第2實施形態之半導體記憶裝置之讀取範圍設定資訊之表格。圖20係用以說明第2實施形態之半導體記憶裝置之資料保存動作或資料復原動作之指令序列。圖21係用以說明第2實施形態之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖22係用以說明第2實施形態之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖23係用以說明第2實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。圖24係用以說明第2實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。圖25係用以說明第3實施形態之半導體記憶裝置之讀取範圍設定資訊之表格。圖26係用以說明第3實施形態之半導體記憶裝置之資料保存動作或資料復原動作之指令序列。圖27係用以說明第3實施形態之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖28係用以說明第3實施形態之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖29係用以說明第3實施形態之變化例之半導體記憶裝置之資料保存動作之指令序列。圖30係用以說明第3實施形態之變化例之半導體記憶裝置之資料復原動作之指令序列。圖31係用以說明第4實施形態之半導體記憶裝置之伴隨讀取動作之插入之寫入動作之指令序列。圖32係用以說明第4實施形態之半導體記憶裝置之資料復原動作之指令序列。圖33(A)、(B)係用以說明第4實施形態之半導體記憶裝置之寫入動作中斷期間前後之對選擇字元線之施加電壓之時序圖。圖34係用以說明第4實施形態之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖35係用以說明第4實施形態之變化例之半導體記憶裝置之伴隨讀取動作之插入之寫入動作的指令序列。圖36係用以說明第4實施形態之變化例之半導體記憶裝置之寫入動作中斷期間之閂鎖電路內之資料之變化的表格。圖37係用以說明另一變化例之半導體記憶裝置之設定特徵動作之指令序列。圖38係用以說明另一變化例之半導體記憶裝置之設定特徵動作之設定資料保存處之資訊之表格。圖39係用以說明另一變化例之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖40係用以說明另一變化例之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖41係用以說明另一變化例之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。圖42係用以說明另一變化例之半導體記憶裝置之閂鎖電路間之資料傳送資訊之表格。

Claims

一種半導體記憶裝置，其具備：第1感測放大器單元，其包含可保持資料之第1閂鎖電路；及控制部；且上述控制部執行：第1動作，其於寫入動作中斷後且接收指示讀取動作之第1指令前，將保持於上述第1閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第1資料傳送至上述第1感測放大器單元之外部；及第2動作，其於上述讀取動作結束後且接收指示重新開始上述中斷之寫入動作之第2指令前，將傳送至上述第1感測放大器單元之外部之第1資料傳送至上述第1閂鎖電路。
如請求項1之半導體記憶裝置，其進而具備：記憶胞，其對上述第1感測放大器單元寫入或讀取資料；且上述控制部於上述讀取動作期間，進而執行將自上述記憶胞讀取之資料(讀取選項資料)傳送至上述第1閂鎖電路之動作。
如請求項1之半導體記憶裝置，其中上述第1感測放大器單元進而包含可保持資料之第2閂鎖電路；且上述第1動作係將保持於上述第2閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第2資料進而傳送至上述第1感測放大器單元之外部；上述第2動作係將傳送至上述第1感測放大器單元之外部之第2資料進而傳送至上述第2閂鎖電路。
如請求項1之半導體記憶裝置，其中上述第1感測放大器單元之外部包含連接於上述半導體記憶裝置之控制器。
如請求項1之半導體記憶裝置，其中上述第1感測放大器單元之外部包含連接於上述第1感測放大器單元之第2感測放大器單元。
如請求項5之半導體記憶裝置，其中上述第1感測放大器單元進而包含可保持資料之第2閂鎖電路；且上述第1感測放大器單元之外部進而包含連接於上述第1感測放大器單元之第3感測放大器單元；且上述第1動作係將上述第1資料傳送至上述第2感測放大器單元，且將保持於上述第2閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第2資料進而傳送至上述第3感測放大器單元；上述第2動作係將保持於上述第2感測放大器單元之第1資料傳送至上述第1閂鎖電路，且將保持於上述第3感測放大器單元之第2資料進而傳送至上述第2閂鎖電路。
如請求項5之半導體記憶裝置，其中上述控制部於上述讀取動作中，限制上述第2感測放大器單元讀取資料。
如請求項7之半導體記憶裝置，其中上述讀取動作係自上述半導體記憶裝置讀取頁面大小之1/2大小之資料。
如請求項6之半導體記憶裝置，其中上述控制部於上述讀取動作中，進而限制上述第3感測放大器單元讀取資料。
如請求項9之半導體記憶裝置，其中上述讀取動作係自上述半導體記憶裝置讀取頁面大小之1/4大小之資料。
如請求項1之半導體記憶裝置，其中上述半導體記憶裝置進而包含可保持資料之第3閂鎖電路；且上述第1動作包含當接收第3指令時自上述第1閂鎖電路向上述第3閂鎖電路傳送上述第1資料之動作。
如請求項1之半導體記憶裝置，其中上述半導體記憶裝置進而包含可保持資料之第3閂鎖電路；且上述第2動作包含當接收第3指令時自上述第3閂鎖電路向上述第1閂鎖電路傳送上述第1資料之動作。
如請求項11或12之半導體記憶裝置，其中上述控制部若繼上述第3指令之後，進而接收第1資訊及第2資訊，則基於上述第1資訊而確定上述第1資料之傳送端，且基於上述第2資訊而確定上述第1資料之接收端。
如請求項13之半導體記憶裝置，其中上述控制部若繼上述第3指令之後進而接收第3資訊，則基於上述第3資訊，確定上述第1感測放大器單元之外部是否為連接於上述第1感測放大器單元之第2感測放大器單元。
如請求項13之半導體記憶裝置，其中上述半導體記憶裝置包含第1平面及第2平面；上述第1平面及上述第2平面之各者具備上述第1感測放大器單元；且上述控制部若繼上述第3指令之後進而接收第4資訊，則基於上述第4資訊，確定是對上述第1平面執行，或是對上述第2平面執行上述第1動作及上述第2動作。
如請求項13之半導體記憶裝置，其中上述控制部以不同之週期接收上述第1資訊及上述第2資訊。
一種記憶體系統，其具備：如請求項11或12之半導體記憶裝置；及控制器，其可輸出上述第1指令、上述第2指令、及上述第3指令。
一種半導體記憶裝置，其具備：第1感測放大器單元，其包含可保持資料之第1閂鎖電路；及控制部；且上述控制部執行：第1動作，其於讀取動作結束後且接收指示重新開始中斷之寫入動作之指令前，將保持於上述第1感測放大器單元之外部之第1資料傳送至上述第1閂鎖電路；及第2動作，其於上述重新開始之寫入動作中進行預驗證。
一種半導體記憶裝置，其具備：第1閂鎖電路及第2閂鎖電路，其等可保持資料；及控制部，其若接收指令、且繼上述指令之後接收確定上述第1閂鎖電路之第1資訊以及確定上述第2閂鎖電路之第2資訊，則執行將保持於上述第1閂鎖電路之資料傳送至上述第2閂鎖電路之動作。
如請求項19之半導體記憶裝置，其中上述控制部若繼上述指令之後進而接收第3資訊，則基於上述第3資訊，確定上述第1閂鎖電路及上述第2閂鎖電路是否包含於同一感測放大器單元內。