JP2002537596A

JP2002537596A - メモリシステム

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Publication number: JP2002537596A
Application number: JP2000600167A
Authority: JP
Inventors: アランウェルシュシンクレア; ナターリャビクトロブナオスペンスカヤ; リチャードマイケルテイラー; セルゲイアナトリービッチゴロベッツ
Original assignee: メンクエストインコーポレイテッド
Priority date: 1999-02-17
Filing date: 2000-02-17
Publication date: 2002-11-05
Anticipated expiration: 2020-02-17
Also published as: DE60019903T2; GB9903490D0; US6725321B1; KR20020009564A; DE60019903D1; JP5011498B2; EP1157328B1; WO2000049488A1; KR100644805B1; TWI244092B; EP1157328A1

Abstract

(57)【要約】メモリシステム（１０）は、消去可能なブロック内に配置され且つ個々にアクセス可能な不揮発性メモリセクタ（１）と、セクタへの書き込み及びセクタからの読み込みを行ない且つブロックを消去ブロックおよび非消去ブロックにソートするためのコントローラ（８）とを備えた半導体メモリ（６）を有している。コントローラは、論理アドレスを物理アドレスに変換するとともに、ホストプロセッサからデータが書き込まれる物理セクタアドレスを指し示すライトポインタ（ＷＰ）を有している。各物理アドレスを有する論理アドレスのセクタ割り当てテーブル（ＳＡＴ）はメモリ内に記憶される。コントローラは、ホストプロセッサからのデータがセクタに書き込まれる頻度よりも少ない頻度でＳＡＴを更新する。メモリは、単一のチップであっても良く、あるいは、複数のチップであっても良い。また、個々のセクタ（１）にデータを配置する新規なシステムも請求の範囲に記載されている。

Description

【発明の詳細な説明】

【０００１】本発明は、データ記憶および検索のための半導体メモリシステムに関し、また
、半導体メモリシステムの不揮発性メモリへのアクセスを制御するメモリコント
ローラに関する。より具体的には、本発明は、フラッシュメモリシステム及びフ
ラッシュメモリ用のコントローラに関する。

【０００２】フラッシュＥＥＰＲＯＭ（電気的消去書き込み可能な読出し専用メモリ）装置
は不揮発性データ記憶装置用に電子工業界で一般的に用いられている。ＮＡＮＤ
型メモリセル、ＡＮＤ型メモリセルあるいはＮＯＲ型メモリセルに基づく装置を
含む様々なタイプのフラッシュメモリ装置が存在する。こうした装置は、それぞ
れインタフエースするように設計されたホストプロセッサシステムに対して異な
る型のインタフエースを有し、例えば、順次アクセス型インタフエース（多くの
ＮＡＮＤ型及びＡＮＤ型装置で一般的に使用）、または、ランダムアクセス型イ
ンタフエース（複数のＮＯＲ型装置で使用）などが使用されている。本発明は、
適切な形で、これらの異なるタイプの記憶装置の少なくともいくつかに、好まし
くは全てに利用できることを目的とする。

【０００３】磁気ディスク記憶装置をコンピュータシステムにエミュレーションするために
半導体メモリシステムを使用することは周知である。当業界では、半導体メモリ
システムの演算速度を増して、磁気ディスク記憶装置をより良くエミュレートす
ることを目指している。

【０００４】本発明の第1の態様によれば、個別にアドレス可能で、かつ、セクタの消去可
能ブロック内に設けられた不揮発メモリセクタを有し、前記セクタは、各々、メ
モリ内の自身の物理的位置を定義する物理アドレスを含む半導体メモリと；データ構造のメモリへの書き込みとメモリからの読出し、及び消去用として処
理されるブロックと非消去用として処理されるブロックとにセクタのブロックを
ソートするためのコントローラと；を具備するホストプロセッサに接続するためのメモリシステムであって、前記コントローラは、ホストプロセッサから受け取った論理アドレスをメモリ内の前記メモリセクタ
の物理アドレスに変換する手段と；ホストプロセッサからのデータが書き込まれる物理セクタアドレスを指示する
書き込みポインタ（以下、ライトポインタ（ＷＰ）と称す）であって、消去用と
して処理される任意のブロックにおけるメモリセクタの物理アドレスを所定の順
番で移動するように、また、ブロックが満杯の場合は別の消去ブロックに移動す
るようにコントローラによって制御されるライトポインタ（ＷＰ）とを含み、こうした構成とすることで、ホストプロセッサからセクタ書き込みコマンドを
受け取ると、前記ライトポインタ（ＷＰ）が指し示す物理アドレスを論理アドレ
スに割当てることによって、コントローラはホストプロセッサから受け取った論
理アドレスをデータが書き込みされる物理アドレスに変換し、かつ、コントロー
ラによって既に割当てられている各々の物理アドレスとともに論理アドレステー
ブルをコンパイルし（このテーブルは、以下、セクタ割当てテーブルまたはＳＡ
Ｔと称す）、コントローラはホストプロセッサからのデータがメモリセクタに書
き込みされる頻度より少ない頻度でＳＡＴを更新するよう構成されたメモリシス
テムが提供される。

【０００５】ホストプロセッサからのデータがメモリ内のセクタに書き込まれる度にＳＡＴ
を更新するのでなく、それより少ない頻度でＳＡＴを更新することにより、本発
明は、例えばフラッシュメモリなどの半導体メモリの超高速処理を提供し、従っ
て、磁気ディスク記憶装置の良好なエミュレーションを可能にする。

【０００６】ＳＡＴの物理セクタアドレスは、好ましくは、論理セクタアドレスによって命
令され、これにより、Ｎ番目のＳＡＴエントリーは、論理アドレスＮを有するデ
ータが書き込みされたセクタの物理アドレスを含む。セクタ読出しコマンドをホ
ストプロセッサから受け取ると、コントローラは、ホストプロセッサから受け取
った論理セクタアドレスをＳＡＴ内で検索して、過去にコントローラが前記論理
セクタアドレスに割当てた物理セクタアドレスを得る。ＳＡＴは、好ましくは、
半導体メモリのメモリセクタの１または複数の前記ブロック内に記憶される。各
ブロックは、以下ＳＡＴブロックと称されるＳＡＴの任意の部分を含んでいる。
ＳＡＴは、ＳＡＴにおける１つまたは複数のブロックを書き換えることによって
更新される。ＳＡＴセクタのブロック全体を一時に更新することで、メモリシス
テムの演算スピードが著しく向上する。

【０００７】少なくとも1つのセクタブロック（以下、追加ＳＡＴブロック（ＡＳＢ）と称
す）が提供され、これは前記ＳＡＴブロックの個別セクタの修正バージョンを含
む。前記ＡＳＢブロックの各セクタは、好ましくは、それが更新するＳＡＴブロ
ックにおけるセクタの物理アドレスと、前記ＳＡＴブロックセクタの修正バージ
ョンとを含む。ＡＳＢの目的は、ＳＡＴの半導体メモリ修正セクタに個別に隠し
て（キャッシュして）、ＳＡＴプロックの書き換え回数を減らすことにある。前
記ＡＳＢブロックの全てのセクタがＳＡＴセクタの修正バージョンで書き込みさ
れると、ＡＳＢブロック内の全ての修正バージョンを含むように個々のＳＡＴブ
ロックが書き換えられて、ＡＳＢブロックは消去される。

【０００８】本発明のメモリシステムにおいては、ホストプロセッサから受ける任意の論理
アドレスに割当てられる物理アドレスが論理アドレスその物に従属していないこ
とは理解されよう。コントローラは、単に、ライトポインタがそのとき指し示す
物理セクタアドレスを割当てる。

【０００９】上述したように、コントローラは、ライトポインタ（ＷＰ）を他のブロックに
移動させる前に、消去処理される前記1つのブロックを充填する。コントローラ
は、ライトポインタ（ＷＰ）を消去処理されるブロック内をくまなく所定の順番
で移動させるように好適に構成されている。

【００１０】コントローラは、ライトポインタ（ＷＰ）を好適に制御して、消去ブロック中
くまなく物理アドレスを番号順に上昇しながら連続して移動させ、このとき、各
ブロックは書き込みされたデータで充填されている。ひとたび物理アドレス順に
よる最高位ブロックのセクタがデータで充填されると、ＷＰはコントローラによ
って消去処理される全てのブロック中、番号的に最下位の物理アドレスを有する
セクタのブロックを取り囲むようにコントローラによって制御されるという意味
において、ライトポインタ（ＷＰ）の制御は循環式である。

【００１１】コントローラは、あるいは、メモリセクタデ−タを書き込みするのに別の所定
の順番を用いる。例えば、コントローラは、ライトポインタ（ＷＰ）を制御して
、消去処理されるブロック中を物理アドレスによる番号順に連続して下るように
移動させる。もしくは、物理セクタアドレスを非連続順に移動することも可能で
ある。例えば、ＷＰが消去処理される各ブロックにおいて物理セクタアドレス中
をアドレスの数字を下るように移動したり、例えば、前記ブロックの各々におい
て、第1セクタの物理アドレスにしたがって番号順に上るなど、何らかの所定の
順序でブロックからブロックへ移動したりすることもできる。

【００１２】消去処理されるブロックにおけるセクタにデータを書き込むためにその他にも
多くの所定の順番が実行可能なことは理解されよう。さらに、予め決定する必要
のない、または、一部のみ決定させた任意の順序でコントローラが消去ブロック
を使用することも可能である。一般的には好ましくないが、消去ブロックは、無
作為な順序で使用することもできる。

【００１３】前記セクタブロックの個々におけるメモリセクタは、好ましくは、ユニットと
して消去可能である。セクタは、また、個別消去も可能である（例えば、半導体
記憶装置がＡＮＤ型メモリの場合）。コントローラは、好ましくは、メモリセク
タのブロック全体のみを消去するように記憶装置の消去演算を制御するように構
成される。メモリセクタ内の全てのセクタが消去セクタである場合は、セクタの
ブロックは、消去ブロックとしてコントローラによって処理される。ブロックが
1つまたは２つ以上の不良（すなわち、欠陥）セクタを含んでいる場合、コント
ローラは、ブロック全体を不良と定義し、そのブロックを非消去ブロックとして
処理し、それによりこのブロックへのデータの書き込みは行われない。もしくは
、ブロックが1つまたは２つ以上の不良セクタを含んでいる場合、コントローラ
は、そのブロックを消去ブロックとして処理し、それによりそのブロック内の良
好セクタをデータ保存に使用する。しかし、後者の場合、好ましくは、メモリシ
ステムが不良セクタを識別するテーブルを備え、コントローラは、ライトポイン
タ（ＷＰ）が次に移動するセクタアドレスが不良セクタアドレスか否かをチェッ
クし、それが不良セクタのアドレスだった場合、ライトポインタを制御してこの
不良セクタをスキップさせ、セクタが書き込みされる所定の順番に従って、次の
セクタアドレスに移動するように構成される。

【００１４】疑念を回避するため、既に書き込みされた任意の良好（すなわち、非欠陥）セ
クタを含む任意のブロックは非消去ブロックとしてコントローラによって処理さ
れる。さらに、“消去”セクタなる用語は消去されたセクタのみでなく、書き込
みされていない状態のセクタ及び消去前のセクタも含む。従って、書き込み前の
セクタのブロックは、コントローラによって消去ブロックとして処理される。

【００１５】好ましくは、セクタブロックは各々、メモリ内での自身の物理的位置を定義す
る物理ブロックアドレスを有する。前記メモリセクタの各々の物理アドレスは、
好ましくは、それが位置するブロックの物理ブロックアドレスを含む。新規なコ
ントローラは、好適に、消去処理されるセクタブロックの少なくとも何個かの物
理ブロックアドレスのリストをコンパイルするように構成され、これを利用して
次に書き込みが行われるセクタブロックを素早く識別する。この消去ブロックの
アドレスリストは、好ましくは、コントローラによってメモリシステムに設けら
れた一時的記憶域に記憶され、一時的記憶域は、好適に、コントローラのマイク
ロプロセッサのＳＲＡＭであり、各セクタブロックの消去状況を識別するコント
ローラによって半導体メモリに既に記憶されている情報からもたらされる（この
情報は、好ましくは、半導体メモリにおいてビットマップの形式で保持され、各
ブロックは消去ブロックまたは非消去ブロックとして記録される）。

【００１６】コントローラを好適に構成することで、以前に別のセクタに書き込みされた旧
データを伝えるセクタの書き込みコマンドをホストプロセッサからコントローラ
によって受けると、コントローラは、現時点の旧データを備えるセクタのアドレ
スを一時的記憶域に保存する。この一時的記憶域は、好適に、コントローラのマ
イクロプロセッサに設けられたＳＲＡＭまたはＤＲＡＭである。通常はユーザに
よって発せられる、セクタ削除コマンドをホストプロセッサからコントローラに
よって受け取ると、コントローラは、好ましくは、削除すべきセクタを廃棄とし
てマークする（このとき、物理的にセクタを消去することはない）。コントロー
ラは、ライトポインタ（ＷＰ）によって書き込みされた旧データを含む1つまた
は２つ以上のセクタを有するブロック（以下、カレントオブソリートブロック（
ＣＯＢ）と称す）をいかなる場合も1個しか容認しない。ＣＯＢ内の全てのセク
タが旧データを含むと、ＣＯＢは即座に消去される。これは、ライトポインタ（
ＷＰ）が次のブロックに移動する前に、消去処理される各ブロック内のメモリセ
クタアドレスを連続して移動する場合に特に好都合である。このような場合、削
除される一連の廃棄セクタ（例えば、書き換えられたユーザデータファイルの一
部を含む）は、多くの場合、全て同一のブロック内にある。一連のセクタが、そ
れらが過去に書き込みされた順序と違う順番で書き換えられると、２個以上のブ
ロックに廃棄セクタが生じることがある。ＣＯＢ以外のブロックにあるセクタが
旧データを含む場合、コントローラは、好ましくは、ＣＯＢ内の有効（非廃棄）
セクタにある任意のデータを、ライトポインタ（ＷＰ）がその時点で指し示す別
のブロックに再配置し、その後ＣＯＢを消去する。ＣＯＢ以外のブロックにある
前記セクタが、その後、廃棄としてマークされ、このブロックが今度はＣＯＢに
なる。ライトポインタの現在位置に再配置したデータを書き込みするというより
むしろ、メモリシステムは、そうしたリロケーションデータを書き込むセクタの
物理アドレスを指示するための第２のライトポインタ（以下、リロケーションポ
インタ（ＲＰ）と称す）を備え、リロケーションポインタ（ＲＰ）は、常にライ
トポインタ（ＷＰ）とは異なるセクタブロックにある。これは、ホストプロセッ
サによって書き込みするように直接命令された、すなわち、ライトポインタ（Ｗ
Ｐ）によって書き込みされるデータ構造と、リロケーションデータとが交じり合
うことを阻止するという効果をもたらす。

【００１７】通常、２つのタイプのデータのみがホストプロセッサから半導体メモリに書き
込みされる。すなわち、ファイルデータとシステムデータである。再配置及び消
去の回数をさらに減じるために、本発明のメモリシステムは、第３のライトポイ
ンタ（以下、システムライトポインタ（ＳＷＰ）と称す）をさらに備える。これ
はホストプロセッサからのシステムデータを書き込みするセクタの物理アドレス
を指示し、ＳＷＰは、常に、ライトポインタ（ＷＰ）とは別のブロックにある（
さらに、リロケーションポインタがある場合は、これとも違うブロックにある）
。好ましくは、システムデータは、システムの初期化中に識別され、かつ、必要
に応じて演算中に更新される。

【００１８】ライトポインタ（ＷＰ）とシステムライトポインタ（ＳＷＰ）の両方が備えら
れている場合、ファイルデータは、常にライトポインタ（ＷＰ）によって指示さ
れたアドレスに書き込みされる。好ましくは、リロケーションポインタ（ＲＰ）
とシステムライトポインタ（ＳＷＰ）の双方がライトポインタ（ＷＰ）に類似の
方法で消去処理される前記ブロックにおけるメモリセクタの物理アドレス中を移
動するように制御される。従って、前記ブロックの（良好）セクタの全てがリロ
ケーションデータまたはシステムデータで充填された場合、対応するリロケーシ
ョンポインタ（ＲＰ）およびシステムライトポインタ（ＳＷＰ）の一方が、消去
処理されるブロックにおける全セクタの物理アドレスからコントローラによって
使用されるように定義された次のアドレスに移動する。

【００１９】システムライトポインタ（ＳＷＰ）が設けられている場合、好ましくは、コン
トローラは、1つまたは２つ以上の廃棄セクタを含む少なくとも２個のブロック
が任意のときに存在することを容認する。このとき、一方は前記ＣＯＢであり、
他方は、1つまたは２つ以上の旧システムデータセクタを含むカレントオブソリ
ートシステムブロック（ＣＯＳＢ）である。ＣＯＳＢの消去を容認するために任
意のシステムデータセクタを再配置することが必要になった場合、好ましくは、
再配置されたシステムデータはシステムライトポインタ（ＳＷＰ）がその時点で
指示するアドレスに送られる。

【００２０】事実、任意の一時に旧データを有する２個以上のブロック（ＣＯＢ及びＣＯＳ
Ｂ）が一時的に存在することがある。例えば、ＣＯＢの消去が必要な場合（旧デ
ータがちょうど別のブロックに作り出された後）、ライトポインタ（ＷＰ）の1
つはこれを指し示す。すなわち、ＷＰは、現在ＣＯＢであるブロックにまだ書き
込みを行っている。このような場合、コントローラは、好ましくは、新しいＣＯ
Ｂの作成処理を行い、一方、コントローラの定義に従って、古いＣＯＢ内にある
全ての消去セクタが充填され、かつ、ライトポインタ（ＷＰ）が次に使用する消
去ブロックに移動するまで古いＣＯＢ（以下、保留オブソリートブロック（ＰＯ
Ｂ）として扱う）の消去を保留する。このとき、ＰＯＢ内の任意の有効（非廃棄
）データは再配置され、ＰＯＢが消去される。

【００２１】ホストプロセッサからのデータ構造をメモリに書き込みすることに加えて、コ
ントローラは、制御情報として指定されたメモリデ−タの生成および書き込みを
行う。好ましくは、コントローラは、そうした制御情報をホストプロセッサから
受け取ったデータ構造が書き込まれたメモリのセクタブロックとは別個のブロッ
クに書き込む。こうした制御情報を記憶するためのブロックを以下、制御ブロッ
ク（ＣＢｓ）と称する。これらの制御ブロックはコントローラによって周期的に
更新され、初期化中、および時にメモリシステムの演算中にアクセスされる。

【００２２】好ましくは、ＳＡＴが最後に更新された後、コントローラは、ライトポインタ
（ＷＰ）によって書き込まれたデータ構造用の論理セクタアドレスのリストを一
時的記憶域（これは、メモリシステムに設けられたＲＡＭ、または、コントロー
ラのマイクロプロセッサに好適に埋め込まれたＳＲＡＭあるいはＤＲＡＭ）に記
憶させる。ＳＲＡＭに記憶されたこのリストは、以下、ＷＳＬの論理アドレスと
して言及される。これは、メモリ内の不揮発性セクタに書き込みされた順番に好
適に記億される。連続して書き込みされたセクタ群にとって好都合なことに、Ｗ
ＳＬエントリーは、従って、第1セクタの論理アドレスとして、かつ、セクタ群
の長さ、すなわち、セクタが書き込みされた数だけ書き込みされる。前記セクタ
群の各々は、セクタの1つのブロックより広がらないように定義される。

【００２３】コントローラは、また、ＳＡＴの最終更新の後、好適に、ブロックがデータ書
き込み用にライトポインタ（ＷＰ）によって使用された順番を前記一時的記憶域
に記憶する。これは、アドレスがＷＳＬに保存された更新されたセクタが位置す
るブロックのブロックアドレス表の形式で保存される。このブロックアドレス表
は、以下、書き込みブロックリスト（ＷＢＬ）として言及する。メモリシステム
は、ＷＳＬおよびＷＢＬによって、前記連続して書き込みされたセクタ群の第1
論理アドレスに割当てられた物理メモリ内に記憶場所の知識を有するものである
から、コントローラは、ＷＳＬ及びＷＢＬを使用して、ＳＡＴの最終更新の後、
前記連続して書き込みされたセクタ群における各論理セクタアドレスの各々につ
いて、常に正しい物理セクタにアクセス可能である。好ましくは、ＷＳＬは所定
の大きさを有し、ひとたびＷＳＬが一杯になると、1つまたは２つ以上のＳＡＴ
ブロック（及び／又はＡＳＢｓ）が更新され、ＷＳＬとＷＢＬとが空になる。

【００２４】好ましくは、物理セクタアドレスの開始と、最後のＳＡＴ更新後にコントロー
ラによってデータが書き込みされたセクタを有するブロック間のリンクとが、半
導体メモリの制御ブロックに記憶される。各セクタに記憶されたユーザデータ用
の論理セクタアドレスを、セクタそれ自身、例えばセクタに設けられたヘッダー
フィールドに記憶することにより、システムに対する任意の電力の除去および回
復後、ＷＳＬおよびＷＢＬを容易に再構成できる。これは、一杯になっていない
ブロックに到達するまで、半導体メモリをくまなく走査し、ＳＡＴが最後に更新
されてから書き込まれたセクタ内の論理アドレスを読出すことによって達成され
る。これは、電力の除去あるいは損失前にライトポインタ（ＷＰ）を含むブロッ
クである。これにより、メモリシステムから予期せぬ電力除去が生じた際にも、
高度なデータセキュリティが提供される。

【００２５】リロケーションポインタおよびシステムライトポインタがメモリシステム内に
含まれている場合、コントローラは、移動されたデータもしくはシステムデータ
が書き込まれたメモリ内のセクタに対応する類似の論理セクタアドレスリストを
、前記一時的記憶域に記憶することが望ましい。以下、これらのリストをそれぞ
れ、再配置セクタリスト（ＲＳＬ）、ライトシステムセクタリスト（ＷＳＳＬ）
と称する。また、コントローラは、ＲＰおよびＳＷＰによって使用され且つライ
トブロックリストに類似する対応するブロック順位リストを前記一時的記憶域内
に記憶しても良い。以下、これら２つのリストを、再配置ブロックリスト（ＲＢ
Ｌ）およびライトシステムブロックリスト（ＷＳＢＬ）と称する。また、物理セ
クタアドレスの開始と、最後のＳＡＴ更新後に移動データもしくはシステムデー
タが書き込まれたセクタを有するブロック間のリンクとが、半導体メモリの前記
制御ブロック（ＣＢｓ）の少なくとも１つに記憶されても良い。これにより、メ
モリを単に走査し且つ最後のＳＡＴ更新後にＲＰおよびＳＷＰのそれぞれによっ
て書き込まれたセクタ内の論理アドレスを読み込むことによって、ホストプロセ
ッサに対する電力の除去および回復後に、ＲＳＬおよびＷＳＳＬを再構成するこ
とができる。

【００２６】前述した任意の実施例における前記各セクタは、メモリの単一の「ページ」、
すなわち、メモリセクタにおける前記ブロック内の1列のメモリセルから成る。
しかしながら、本発明は、そのようなセクタフォーマットのみに限定されるもの
ではなく、時として（例えば、ＮＯＲ型のＲＡＭを使用する場合）、前記各セク
タが１ページよりも少なく、あるいは、１ページより多くても良い。また、後者
の場合、前記セクタの全てが必ずしも同じサイズである必要はない。例えば、本
出願人の過去の国際特許出願ＰＣＴ／ＧＢ９９／００１８８号に開示されている
ようなデータ編成スキームをコントローラによって使用して、半導体メモリ中に
存在する個々の欠陥を避けるように適切なサイズ（サブセクタサイズ）のセクタ
を形成することができる。

【００２７】前述したように、各セクタは個々にアドレス可能である。各セクタは、それぞ
れ個々にアクセス可能な複数のセクタ部を備え、コントローラが、各セクタ部に
対して個々に書き込んだり、各セクタ部から個々に読み込んだりしても良い。無
論、可能な最も小さいセクタ部のサイズが、アドレス可能な最小のメモリユニッ
トである。ＮＯＲ型メモリにおいて、例えば、アドレス可能な最小のメモリユニ
ットは、一般に、１バイトである。

【００２８】好ましくは、コントローラは、均一にサイズ設定されたデータセグメント内の
メモリセクタに対してデータを書き込み、また、前記メモリセクタからデータを
読み込む。全てのメモリセクタが同じサイズである場合、前記各データセグメン
トは、前記メモリセクタのサイズと同じサイズであることが望ましい。各データ
セグメントは、ホストプロセッサからのデータ構造（例えば、ファイルまたはシ
ステムデータ）や、コントローラによって形成されるデータを備えていても良い
。

【００２９】半導体メモリがＮＡＮＤ型デバイスに基づく場合、コントローラは、不良セク
タを含む不揮発性メモリ内のブロックのブロックアドレスリスト（以下、不良ブ
ロックリスト（ＢＢＬ）と称する）を、１または複数の前記制御ブロックに記憶
することが望ましい。この場合、コントローラは、そのようなブロックのそれぞ
れを「非消去」ブロックとして処理する。これにより、そのようなブロックは、
一時的記憶域内に記憶される消去ブロックのリスト内に現れず、コントローラは
、データをそのブロックに書き込まない。

【００３０】メモリがＡＮＤ型デバイスに基づく場合、コントローラは、任意の不良セクタ
のアドレスリストを、１または複数の前記制御ブロック（ＣＢｓ）に記憶するこ
とが望ましい。この場合、コントローラは、少なくとも１つの不良セクタを含む
任意のブロック内の良好なセクタを使用するため、また、任意の不良セクタをス
キップするために、１または複数の前記ライトポインタ（ＷＰ）を制御する。無
論、１または複数の不良セクタを含む１つのブロックが消去される後者の場合、
そのブロック内の良好（すなわち、非欠陥）なセクタは、ブロック消去操作中に
個々に消去される。

【００３１】また、コントローラは、好適に、全てのＳＡＴブロックのブロックアドレスの
リストを、１または複数の前記制御ブロック内に記憶する。このリストは複数の
リスト部分から成ることが望ましく、以下、各リスト部分をテーブルブロックリ
スト（ＴＢＬ）と称する。前記各リスト部分は、論理的に連続するＳＡＴブロッ
クおよび対応する任意のＡＳＢｓから成る群のブロックアドレスを含んでいる。

【００３２】コントローラは、１または複数の前記制御ブロックを、以下にブートブロック
（ＢＢ）と称する専用のメモリブロック内に記憶することが望ましい。また、デ
ータセキュリティのために必要な他の重要な情報は、ブートブロック内、例えば
不良ブロック（あるいは、不良セクタ）のリスト内に記憶されても良い。好まし
くは、不良セクタを全く含まないメモリセクタの第１のブロックが、ブートブロ
ック（ＢＢ）として指定される。

【００３３】好ましくは、コントローラは、全ての良好なセクタを含むブロックを、単に、
ＳＡＴブロック、制御ブロック、ＡＳＢｓ、ＢＢｓとして使用する。

【００３４】一時的記憶域（例えば、コントローラマイクロプロセッサ内のＳＲＡＭやＤＲ
ＡＭのような、メモリシステム内のＲＡＭ）内にキャッシュが設けられても良い
。この場合、コントローラは、ＳＡＴから（コントローラによって）最も新しく
アクセスしたＳＡＴエントリーを含む連続するＳＡＴエントリーの群をキャッシ
ュ内に記憶する。また、これによって、アドレス変換速度が向上する。また、ア
ドレス変換速度の向上は、全てのＡＳＢ及びこれらが関連付けられるＳＡＴブロ
ックの物理アドレスのリストであって、ＳＡＴセクタ書き込み操作が実行される
度に更新されるリスト（以下、ＡＳＢリストすなわちＡＳＢＬと称する）を前記
一時的記憶域内に形成することによって達成されても良い。同様に、非常に高速
の論理−物理セクタアドレス変換を可能にするため、制御ブロック内のＴＢＬの
部分は、前記一時的記憶域に記憶されても良い。

【００３５】半導体メモリは、単一のメモリチップの形態を成す単一のメモリアレーを備え
ていても良く、あるいは、複数のメモリチップの形態を成す複数のメモリアレー
を備えていても良い。メモリが複数のチップから成る場合、コントローラは、好
適に、複数のメモリチップ内のメモリセクタを、多数の仮想ブロックへと形作る
。前記各仮想ブロックは、前記各メモリチップから消去可能な１つのメモリセク
タブロックを備え、好ましくは、コントローラは、前記仮想ブロックを、消去処
理されるブロックおよび消去処理されないブロックにソートする。コントローラ
は、好ましくは、消去処理される仮想ブロックのリストを備えるとともに、これ
を、コントローラのマイクロプロセッサのＳＲＡＭであっても良いメモリシステ
ム内の一時的記憶域に記憶する。コントローラは、連続セクタ書き込み操作のそ
れぞれにおいて、ライトポインタ（ＷＰ）（設けられている場合には、ＲＰおよ
びＳＷＰ）を１つのチップから他のチップへと移動するように制御することが望
ましい。この場合、ライトポインタは、仮想ブロックの消去可能な１つのブロッ
ク内の１つのセクタから移動し始め、１つのセクタが仮想ブロックの消去可能な
各ブロック内に書き込まれるまで、仮想ブロックの消去可能な他の各ブロック内
の１つのセクタへと連続的に移動するとともに、その後、最初のセクタが書き込
まれたチップへと戻り、同様の方法で進んで、仮想ブロックの消去可能な各ブロ
ック内の他の１つのセクタを一杯にする。その後も同様に移動し、結果的に、仮
想ブロックをデータで一杯にする。その後、ライトポインタ（ＷＰ）は、消去処
理される前記仮想ブロックリスト内の次の仮想ブロックへと移動して、この次の
仮想ブロックを同様の方法によって一杯にする。コントローラは、それ自身が実
行するｎ回の連続セクタ書き込み操作（この場合、ｎは、メモリシステム内の半
導体メモリチップの数以下）の度に、ｎ個の各チップ内の１つのセクタに対して
略同時に書き込むことができるように構成されていることが望ましい。好ましく
は、コントローラは、仮想ブロック内の消去可能な全てのブロックを同時に消去
することによって、任意の仮想ブロックの消去を実行する。

【００３６】言うまでもなく、メモリシステムのコントローラは、コントローラデバイスと
して回路内に実質的に実装されていても良いが、少なくとも部分的には、コント
ローラデバイスのメモリ内に保持されるファームウエアとして具現化されること
が望ましい。コントローラは、半導体メモリとして、同じチップ（あるいは、同
じ複数のチップのうちの１つ）上に一体形成されていても良い。

【００３７】本発明の第２の態様によれば、複数の半導体メモリチップを備え、各チップは
、個々にアドレス可能で且つセクタの消去可能なブロック内に配置される複数の
不揮発性メモリセクタを有し、前記各セクタは、メモリ内におけるその物理的な
位置を規定する物理アドレスを有する半導体メモリと；データ構造をメモリに書き込み、また、データ構造をメモリから読み込むため
のコントローラと；を具備するホストプロセッサに接続するためのメモリシステムであって、前記コントローラは消去可能なブロックを仮想ブロックへと形作り、前記各仮
想ブロックは各メモリチップから消去可能なブロックを備え、コントローラは、
仮想ブロックを、消去処理されるブロックと消去処理されないブロックとにソー
トし、コントローラは、満たすべき次の仮想ブロックへと移動する前に、１つの
仮想ブロックをデータで満たし、各仮想ブロックは、仮想ブロックの消去可能な
各ブロック内の１つのメモリセクタにコントローラが次々と書き込む繰り返しシ
ーケンス（循環シーケンス）により、そのメモリセクタに書き込むことによって
満たされ、これにより、異なるチップにセクタが連続的に書き込まれるよう構成
されたメモリシステムが提供される。

【００３８】好ましくは、コントローラは、ホストプロセッサから得られる複数のセクタ書
き込みコマンドによって実行するｎ回の連続セクタ書き込み操作（この場合、ｎ
は、メモリシステム内の半導体メモリチップの数以下）の度に、ｎ個の各チップ
内の１つのセクタに対して略同時に書き込むことができるように構成されている
。

【００３９】本発明の第３の態様によれば、個々にアドレス可能で且つセクタの消去可能な
ブロック内に配置される不揮発性メモリセクタを有する半導体メモリに対してデ
ータ構造を書き込むとともに、前記半導体メモリからデータ構造を読み込み、メ
モリ内におけるその物理的位置を規定する物理アドレスを前記各セクタが有する
コントローラが提供される。このコントローラは、コントローラが使用されるメモリシステムのホストプロセッサから受け取った
論理アドレスを、メモリ内の前記メモリセクタの物理アドレスに変換するととも
に、セクタのブロックを、消去処理されるブロックと消去処理されないブロック
とにソートするための手段と；書き込まれるセクタの物理アドレスをホストプロセッサから指し示すライトポ
インタ（ＷＰ）とを有し、前記ライトポインタ（ＷＰ）は、コントローラによっ
て制御されて、消去処理される任意のブロック内のメモリセクタの物理アドレス
を介して所定の順序で移動し、ブロックが一杯になると、他の消去ブロックへと
移動し、セクタ書き込みコマンドがホストプロセッサからコントローラによって受けら
れると、コントローラは、前記ライトポインタ（ＷＰ）が指し示す物理アドレス
を論理アドレスに割当てることによって、ホストプロセッサから受け取った論理
アドレスを、データが書き込まれる物理アドレスに変換し、また、そのためにコ
ントローラによって割当てられている各物理アドレスとともに論理アドレスのテ
ーブルをコンパイルするとともに、ホストプロセッサからのデータがメモリセク
タに書き込みされる頻度より少ない頻度でＳＡＴを更新するようにコントローラ
が構成されている。

【００４０】本発明の第４の態様によれば、個々にアドレス可能で且つセクタの消去可能な
ブロック内に配置される不揮発性メモリセクタを有する半導体メモリに対してデ
ータ構造を書き込むとともに、前記半導体メモリからデータ構造を読み込み、メ
モリ内におけるその物理的位置を規定する物理アドレスを前記各セクタが有する
方法が提供される。この方法は、セクタのブロックを、消去処理されるブロックと消去処理されないブロックと
にソートし；書き込まれるセクタの物理アドレスをホストプロセッサから指し示すライトポ
インタ（ＷＰ）を提供し；少なくとも１つの前記ライトポインタ（ＷＰ）を制御して、消去処理される任
意のブロック内のメモリセクタの物理アドレスを介して所定の順序でライトポイ
ンタを移動するとともに、ブロックが一杯になると、他の消去ブロックへとライ
トポインタを移動させ；セクタ書き込みコマンドがホストプロセッサからコントローラによって受けら
れると、前記ライトポインタ（ＷＰ）が指し示す物理アドレスを論理アドレスに
割当てることによって、ホストプロセッサから受け取った論理アドレスを、デー
タが書き込まれる物理アドレスに変換し；変換のためにコントローラによって割当てられている各物理アドレスとともに
、論理アドレスのテーブルを、不揮発性半導体メモリ内に記憶し；ホストプロセッサからのデータがメモリセクタに書き込みされる頻度より少な
い頻度でＳＡＴを更新する。

【００４１】以下、添付図面を参照しながら、本発明の好ましい実施例を単なる一例として
説明する。

【００４２】図１は、ＮＡＮＤ型メモリセルを基本とするフラッシュメモリアレーの１ブロ
ック４における物理的なページ構造を概略的に示している。図１は、ブロック４
内の３つのページ１，２，３を示している。物理的な観点からすれば、ページ１
は、メモリブロック内の１列のメモリセルから成る。メモリは、複数のブロック
に分割されており、各ブロックは、メモリセルの多数の列（すなわち、多数のペ
ージ）から成る。各ページ１，２，３は、後述する５２８バイトのフラッシュメ
モリシステムにおいて、物理的なメモリ空間の１セクタとして扱われる。メモリ
内の各ページ１は、個々にアドレス可能（読み込み／書き込み、および、オペレ
ーションの削除）であり、また、これらのページはブロック内で消去することが
できる。以下、そのようなメモリアレーを組み込むメモリシステムについて説明
する。また、ＡＮＤ型もしくはNOR型のフラッシュメモリに基づくメモリシステ
ムについても、別途、後述することにする。

【００４３】図２は、フラッシュメモリチップ５およびコントローラチップ８を組み込んだ
メモリシステム１０を示している。フラッシュメモリチップ５は、フラッシュメ
モリアレー６と、コントローラチップ８のコントローラバッファ９に接続された
リード／ライトバッファ７とを備えている。また、コントローラチップ８は、コ
ントローラマイクロプロセッサ１１と、エラー修正コード（ECC）ジェネレータ
チェッカ１２とを有している。コントローラバッファ９はホストコンピュータプ
ロセッサ（図示せず）に接続しており、ホストコンピュータプロセッサは、コン
トローラチップ８の出力部Ｏ／Ｐを介して、メモリシステム１０に接続されてい
る。コントローラチップ８（以下、コントローラと称する）は、メモリアレー６
に対するデータ構造の読み込み及び書き込みを制御する。メモリシステム１０に
接続されたホストプロセッサ２は、読み込み及び書き込みコマンドを、コントロ
ーラ８に送る。データは、５１２バイト部分すなわち「ホストデータセクタ」の
状態で、ホストによりアクセス可能であり、各ホストデータセクタは論理セクタ
アドレス（LA）を有している。コントローラ８は、ホストプロセッサからLAを受
けて、これを後述するように物理アドレスに変換する。この場合（NAND型メモリ
の場合）、各物理アドレス（PA）は、アレー６内のフラッシュメモリのページ１
の物理的な位置を規定する。各LAは、１つの２４ビット領域の形態を成している
。LAを使用してPAを入手することは、アドレス変換と称されており、一般に、リ
ード／ライドのアクセスを行なう度に必要となる最も頻繁な演算である。コント
ローラ８は、データセグメントの状態でデータをメモリアレー６に書き込む。各
セグメントは５２８バイトの大きさを有している。ホスト（例えば、ユーザファ
イルまたはシステムデータ）から受け取った５１２バイトの各データのため、コ
ントローラは、マイクロプロセッサ１１によって形成された４バイトのヘッダー
と、ECCジェネレータチェッカ１２によって形成された１２バイトのECCとから成
る１６バイトのデータを形成する。コントローラは、フラッシュバッファ７を介
して、この１６バイトのデータを、メモリアレー６の１ページに書き込まれる５
２８バイトのデータセグメントへと編成する。

【００４４】ホストデータセクタの論理アドレス（LA）は、４バイトのヘッダーの状態で、
ホストデータセクタが書き込まれるフラッシュセクタ１内に記憶される。読み込
み操作時、フラッシュメモリアレーの関連するセクタ内に記憶されたデータは、
フラッシュリード／ライトバッファ７を介して、アレー６からコントローラバッ
ファ９へと読み込まれる（同時に、データ内のエラーをチェックするために、EC
Cジェネレータチェッカへと読み込まれる）。そして、コントローラは、記憶さ
れたLAがホストコンピュータによって要求されているLAと一致していることをチ
ェックするため、ホストコンピュータによるコントローラバッファ９からのデー
タの読み込みを許容する前に、４バイトのヘッダーを読み込む。

【００４５】コントローラ８は、個々のセクタベーシス上でメモリ６に書き込まれるデータ
の物理的な場所を管理する。更に詳細に後述するように、コントローラは、消去
されたブロックのビットマップをメモリ６内に記憶するとともに、消去されたブ
ロックが書き込みのために使用されるブロックの物理アドレスの昇順で順序付け
られた少なくとも幾つかの消去されたブロックのリスト（ネクストイレーズドブ
ロック（Next Erased Block(NEB)）リスト）を、マイクロプロセッサ１１内のSR
AM内にコンパイルする。ホストデータセクタが書き込まれる物理的なページの場
所は、ホストから受ける論理アドレスに依存しない。各ホストデータセクタは、
サイクリックライトポインタによって規定されるアドレスに書き込まれる。異な
るタイプの書き込み操作のため、特定のライトポインタが使用される。すなわち
、ホストファイルデータの書き込みは、データライトポインタ（WP）によって指
し示されたアドレスで実行され、ホストシステムデータの書き込みは、システム
ライトポインタ（SWP）によって指し示されたアドレスで実行される。リロケー
ションポインタ（RP）は、ホストによって直接に順序付けられなかったセクタを
書き込むために使用される。これらの各ライトポインタは同じ性質を有している
。すなわち、各ポインタは、ブロックの複数のページにわたって連続的に移動し
、その後、ネクストイレーズドブロック（NEB）リスト内の次に消去されたブロ
ックの第１のページへと移動する。消去されないファイルを含むブロックは、「
非消去」ブロックとして処理され、ポインタが１つのブロックから他のブロック
へと移動する際に読み飛ばされる（そして、NEB内に含められることはない）。

【００４６】セクタリロケーションアルゴリズムセクタのブロック４を消去して、旧データを含むセクタ空間を回復させる場合
には、ブロックを消去できるように、有効セクタと廃棄セクタとの組み合わせを
含むブロックからセクタを再配置しなければならない。原理的には、コントロー
ラ８により、特定のライトポインタに対応する１つのブロックだけが、旧データ
セクタを常時収容することができる。ホストによって書き込まれるセクタが第２
のブロック内で廃棄セクタを形成する場合には、有効セクタを再配置した後、必
要に応じて、既存のブロックをまず最初に消去しなければならない。

【００４７】したがって、大部分のブロックが有効セクタと廃棄セクタとを有している場合
には、多数のセクタの消去および広範囲にわたるセクタの再配置は避けられない
。これは、ファイルの一部としてホストにより書き込まれたセクタの順序が、以
前にセクタが書き込まれた順序と異なる場合にだけ、生じる。これは、殆どのア
プリケーションにおいて、通常のケースではない。しかしながら、通常のファイ
ルの書き込み操作の場合であっても、関連しないデータを、ファイルの「先端（
head）」や「末端（tail）」を含むブロックからリロケーションしなければなら
ない。他のファイルデータと混合されたシステムデータの再配置によって他のブ
ロックの消去が別途に引き起こされ、これによって、このブロックからの更なる
再配置が引き起こされるといった可能性が高い。

【００４８】したがって、再配置および消去の総数を減少するために、システムデータは、
厳密に識別され、常に、システムライトポインタ（SWP）のアドレスに書き込ま
れ或いはリロケーションされる。システムデータに関する情報は、初期化プロセ
ス中に得られ、マイクロプロセッサのSRAM１３内に記憶される。無論、データフ
ァイルは、ホストコンピュータプロセッサ内のファイルシステムによって、フラ
ッシュメモリに書き込まれる。ファイルデータは、ファイルシステムによって、
複数のクラスタに分割される。この場合、各クラスタは、（一般には）５１２バ
イトの連続ホストデータセクタの群である。ファイルシステムは、メモリに記憶
されたファイルの属性および各ファイルを形成するクラスタの場所に関するテー
ブルおよびデータ構造を維持する。これらのテーブルおよび構造は、フラッシュ
メモリ内に（システムデータとして）記憶されるとともに、ファイルデータが書
き込まれる場合にはいつでも、ファイルシステムによって更新される。ファイル
データは、メモリに記憶される際、ファイルに関連するシステムデータ（ディレ
クトリおよびFAT（file allocation table）に関する）を伴う。一般に、メモリ
に書き込まれるシステムデータは、BIOSパラメータコンフィギュレーション情報
、各エントリーが特定のクラスタに関連するファイルアロケーションテーブル（
FAT）の１つ又は２つのコピー、ルートディレクトリ、サブディレクトリを含ん
でいる。コントローラは、ホストシステムデータセクタを書き込むための操作を
認識するように構成されており、これにより、このホストデータセクタを、ファ
イルデータのホストデータセクタと異なるように取り扱うことができる。システ
ムセクタの書き込みを認識するため、以下のように、多数の方法を単独で或いは
組み合せて使用しても良い。１．システムデータは、単一のセクタ書き込みコマンドを用いて書き込まれる
。一方、ファイルデータは、複数のセクタ書き込みコマンドを用いて書き込まれ
ても良い。２．ファイルシステムルートディレクトリ内で最後のセクタアドレスよりも下
位にあるLAを有する全てのセクタが、システムセクタである。このアドレスは、
ホストファイルシステムによってメモリ内に記憶されたＢＩＯＳパラメータブロ
ック内に保持された情報から決定することができる。３．サブディレクトリ内の全てのセクタがシステムセクタである。サブディレ
クトリアドレスおよびサイズは、全てのルートディレクトリおよびサブディレク
トリのエントリーを読み込むことによって認識することができる。４．システムセクタは、しばしば、それらが再度書き込まれる直前に、ファイ
ルシステムによって読み込まれる。

【００４９】同じ目的のため、再配置されるファイルデータセクタは、リロケーションポイ
ンタ（ＲＰ）によって規定されるアドレスに書き込まれ、したがって、ホストに
よって書き込まれたセクタと混合されない。

【００５０】本発明の変形例においては、再配置されたシステムデータが書き込まれる場所
を指し示すために、別のライトポインタを準備しても良い。この別個のポインタ
は、システムリロケーションポインタ（ＳＲＰ）と称され、常に、ＷＰおよびＳ
Ｐと異なるブロック内に配置される

【００５１】ブロック消去アルゴリズム本発明において、消去されるブロックの任意選択や、バックグラウンド消去の
スケジューリングは、全く実行されない。第２のブロック内の廃棄セクタが、保
留のホストセクタ書き込みコマンドによって生じる場合には、通常、廃棄セクタ
を含むブロックのリスト消去が即座に実行される。同様に、制御ブロックの書き
換えの結果として、ブロックが廃棄制御データを全体として含む場合には、ブロ
ックは即座に消去される（詳しく後述するが、制御ブロックは、コントローラ８
が特定の制御データを書き込む場所である）。

【００５２】したがって、通常、再配置によって旧データを形成することはできないため、
旧データを有する存在可能なブロックは、たった２つにすぎない。すなわち、デ
ータライトポインタ（ＷＰ）に対応し且つ廃棄ファイルデータを含むカレントオ
ブソリートブロック（Current Obsolete Block(COB)）、および、システムライ
トポインタ（ＳＷＰ）に対応し且つ廃棄システムデータを含むカレントオブソリ
ートシステムブロック（Current Obsolete System Block(COＳB)）だけである。
しかしながら、各タイプのもう１つの廃棄ブロックが一時的に存在する場合があ
る。これは、消去されるブロック（旧データが他のブロック内に形成された）が
その時点で任意のタイプのライトポインタを含んでいる場合に生じる。この場合
、そのようなブロック（保留オブソリートブロック（Pending Obsolete Block（
POB））と呼ばれる）の消去は、このブロック内の全ての消去ページが使用され
且つ関連するライトポインタが他のブロックへ移動されるまで、延期されなけれ
ばならない。この時点で、保留の廃棄ブロックが即座に消去される。

【００５３】前述したように、消去されたブロックの同一性は、全てのフラッシュブロック
アドレス空間を測るビットマップ（ＭＡＰ）内で維持され、このＭＡＰ内に、各
ブロックの消去状態が記録される。セクタもしくは制御データをブロックアドレ
スの順序で連続的に書き込むために、消去されたブロックは破壊される。バック
グランド消去は実行されない。１または複数の不良セクタを含む任意のブロック
は、不良ブロックとして処理されるとともに、コントローラによって「非消去」
ブロックとして処理される。

【００５４】ウェアレベリング（Wear Levelling）サイクリックライトポインタを使用して単一のセクタ書き込み管理を行なうと
、フラッシュメモリ内に固有のウエアレベリングが生じる。しかしながら、ブロ
ックを消去するアルゴリズムは、旧データもしくは消去済みデータとともに存在
すると直ちに、セクタ書き込み操作のシーケンスの機能であるウエアレベリング
特性を形成する。任意の更なるウエアレベリングが必要であると思われる場合に
は、ランダムブロック内でセクタを一時的に再配置してこれらのブロックを消去
できるようにする別個の更なる技術を組み込んでも良い。

【００５５】アドレス変換原理主なアドレス変換手段は、基本的に、論理アドレスによって順序付けられたセ
クタの物理アドレスのリストであるセクタアドレステーブル（ＳＡＴ）である。
したがって、N番目のＳＡＴエントリーは、通常、論理アドレスNを有するセクタ
のための物理アドレスを含んでいる。ＳＡＴは、多数の独立ブロック（ＳＡＴブ
ロック）として編成されるとともに、ＳＡＴブロックの個々のページを書き換え
ることによって更新される。ＳＡＴブロックは、これとリンクされてＳＡＴブロ
ックの個々のページの修正ができる専用の追加ＳＡＴブロック（ＡＳＢ）を有し
ていても良い。セクタ書き込み性能に対する影響を最小限にするために、ＳＡＴ
ページは、各セクタ書き込み後に書き換えられない。無論、頻繁には書き換えら
れない。

【００５６】したがって、ＳＡＴは、最後に更新されてから、書き込まれたセクタに関する
正確な物理アドレスを含んでいない。そのようなセクタの論理アドレスは、ライ
トセクタリスト（ＷＳＬ）、再配置セクタリスト（ＲＳＬ）、ライトシステムセ
クタリスト（ＷＳＳＬ）と呼ばれるリストの状態で、プロセッサによって、その
ＳＲＡＭ１３内に記憶される。これらのリストは、ホストによって書き込まれた
或は消去前にブロックから再配置されたセクタの順序と正確に一致している。連
続的にセクタが書き込まれる場合、ＷＳＬおよびＲＳＬエントリーは、第１のセ
クタ論理アドレスおよびセクタ群長さを規定する。セクタ群は、１つのブロック
から他のブロックへとジャンプすることができない。マイクロプロセッサ１１は
、フラッシュメモリ内のセクタ系列の始点と、セクタ書き込みのためのブロック
が使用される順番とに関する情報（前述したリストに対して相補的で且つプロセ
ッサのＳＲＡＭ内に形成される特定のリスト、すなわち、ライトブロックリスト
（ＷＢＬ）、ライトシステムブロックリスト（ＷＳＢＬ）、再配置ブロックリス
ト（ＲＢＬ）は、後述するが、この情報を記憶するために使用される）を有して
いる。

【００５７】ＷＳＬ、ＲＳＬおよびＷＳＳＬ（そして、これらに相補的なリスト、すなわち
、ＷＢＬ、ＷＳＢＬ、ＲＢＬ）は、最後のＳＡＴが書き換えられた後に書き込ま
れた系列内のセクタのヘッダー内で論理アドレスを読み込むことによってメモリ
システム１０に対して電力を除去および回復した後、マイクロプロセッサ１１に
よって再構成され得る。系列および系列内のセクタを含むブロック間のリンクに
おける開始セクタアドレスは、マイクロプロセッサにより、フラッシュメモリ内
の制御ブロック（ＣＢ）と呼ばれる特定のデータ構造内のエントリーから得られ
る（制御ブロック（ＣＢ）については後述する）。この方法によれば、カードか
ら予期しない電力の除去が生じた際には、データの高い安全性を確保できる。

【００５８】無論、前述したように、システムリロケーションポインタ（ＳＲＰ）が含まれ
ている場合には、システムリロケーションセクタリスト（ＳＲＳＬ）および相補
的なシステムリロケーションブロックリスト（ＳＲＢＬ）が形成され、これらは
、ＷＳＬ、ＲＳＬ、ＷＳＳＬ、および、ＷＢＬ、ＲＢＬ、ＷＳＢＬのそれぞれに
関し、前述したと同様の方法で使用される。

【００５９】コントローラ８によってデータが書き込まれるフラッシュメモリセクタ（すな
わち、ページ）１内の本実施例に係るデータ構成が図３に示されている。セクタ
１は、まず、例えばホストデータセクタから成る５１２バイトの情報部分１ａを
含んでおり、それに続いて、４バイトのヘッダー部分１ｂおよび１２バイトのＥ
ＣＣ１ｃを順に含んでいる。図４に示されるように、ヘッダー部分は、それ自身
、データ構造タイプ部分２０と、ヘッダーパラメータ２２（例えば、情報部分１
ａ内に書き込まれたホストデータセクタの論理セクタアドレス（ＬＡ）から成る
）とを備えている。データ構造タイプは、データセクタ、削除データセクタ、セ
クタアドレステーブル（ＳＡＴ）ページ、追加ＳＡＴブロック（ＡＳＢ）ページ
、制御ブロック（ＣＢ）ページ、ブートブロック（ＢＢ）ページのいずれか１つ
を示す値を有することができる。

【００６０】削除データセクタ削除データセクタは、物理的には、フラッシュメモリ内で、廃棄もしくは削除
セクタデータすなわちＣＯＢもしくはＣＯＳＢを含むことが許容されるブロック
にだけ一時的に存在する。それは、ヘッダー内のデータ構造タイプ領域の「オー
ルゼロ」状態、あるいは、適当な場合には他の手段、によって認識される。

【００６１】セクタアドレステーブル（ＳＡＴ）ＳＡＴは、論理セクタの物理アドレスを含む一連のエントリーである。エント
リーＮは、論理セクタＮのための物理アドレスを含んでいる。ページ内のエント
リーは、ページ内に記憶されたデータの５１２バイトの情報部分１ａを占めてい
る。１つの操作でＳＡＴページが書き込まれるため、全ページを保護するために
ＥＥＣ領域を使用でき、ＳＡＴページ内の各エントリーのための別個のＥＣＣ領
域が不要となる。

【００６２】実際に、ＳＡＴは一連のブロックとして記憶され、各ブロックは最大で６４の
ＳＡＴページを有している。別個のデータ構造およびテーブルブロックリスト（
ＴＢＬ）は、全てのＳＡＴブロックのブロックアドレスを規定するため、制御ブ
ロック（後述する）内に保持されている。各ＳＡＴエントリーは、セクタの物理
アドレスを規定するとともに、３バイトを占めており、図５に示されるように、チップ数５ビット、３２個のチップのアドレスが可能。ブロック数１３ビット、１チップにつき８１９２個のブロックを設定できる
。セクタ数６ビット、１ブロックにつき最大６４個のセクタを与えるを備えている。ＳＡＴページデータ構造上のヘッダーパラメータ領域は、ＳＡＴブロックおよ
びページ数を含んでいる。

【００６３】８ＭＢおよび８ＶＢの容量のブロックを有するフラッシュカードは約１６Ｋの
セクタを記憶することができ、したがって、そのＳＡＴは約１６Ｋのエントリー
を有している。ＳＡＴ内の５１２バイトのページは１７０個のエントリーを有し
ており、したがって、ＳＡＴは６ブロックに相当する約９６ページを占める。大
きなフラッシュメモリカード（２ＧＢ、８ＶＢブロック）は１５４３個のブロッ
クを占める。

【００６４】追加ＳＡＴブロック（ＡＳＢ）追加ＳＡＴブロック（ＡＳＢ）は、特定のＳＡＴブロックにリンクされてＳＡ
Ｔブロックの１ページを修正する（すなわち、書き換える）ことができる専用の
ブロックである。幾つかのＡＳＢを設けることもできる。各ＡＳＢは、それがリ
ンクされるＳＡＴブロックに対する拡張子として作用する。ＳＡＴブロックが修
正される場合、一般に、ＳＡＴブロックは、僅かな数のページ内にだけ修正デー
タを含んでいる。ＡＳＢによって、これらの修正ページだけを書き換えることが
できる。これは、全ページの書き込み、および、ＳＡＴブロックを書き換えるた
めに必要な廃棄ブロックの消去よりも極めて速い操作である。ＡＳＢページのヘ
ッダーパラメータ部分は、それがリンクされるＳＡＴブロックとＳＡＴページ数
とを、それが取って代わるブロック内に含んでいる。ＡＳＢページ内に記憶され
たデータの情報部分１ａのフォーマットは、ＳＡＴページのそれと同じである。

【００６５】制御ブロック（ＣＢｓ）コントローラ８は、１または複数の制御ブロック（ＣＢｓ）内に、幾つかの制
御アドレス情報を記憶する。ＣＢｓは、コントローラ８によって周期的に更新さ
れるとともに、メモリシステム１０の初期化中、あるいは、操作中において時々
、アクセスされなければならない。情報は、独立に書き込むことができる所定サ
イズのエントリーの形態で、ＣＢｓ内に記憶される。各ＣＢ内にはページ毎に９
個のエントリーが存在する。エントリーは、エントリーそれ自身内のＣＢヘッダ
ー領域によって認識されるデータタイプの以下のリストのうちの１つに関連して
いる。・テーブルブロックリスト（ＴＢＬ）・ファイルデータ書き込み操作に対応する、エントリー内に幾らかの領域を有
するブロックのマップ（ＷＭＡＰ）・システムデータ書き込み操作に対応するブロックのマップ（ＳＭＡＰ）・再配置セクタ操作に対応するブロックのマップ（ＲＭＡＰ）新しいデータをＣＢに加えなければならない場合には、適当なタイプの別個の
エントリーが、最後の有効なエントリーに続くように即座に加えられる。大きな
カードにおいては、ＣＢが１ブロック以上を占めていても良い。全てのＣＢブロ
ックのアドレスは、フラッシュメモリ６内のブートブロック（ＢＢ）に記憶され
る。

【００６６】データのセキュリティーのため、ＣＢ（及びＢＢも）の各ブロックの第１ペー
ジ（ヘッダーページと呼ばれる）は、エントリーを含んでおらず、図３のような
全ページフォーマットを有している。このページのヘッダー１６のヘッダーパラ
メータ領域は、ＣＢを認識するサインと、そのブロック数（制御ブロックのセッ
ト内でのブロックの連続番号）とから成る。

【００６７】第１のＣＢブロックのヘッダーページの情報領域は、ブロックリンク情報デー
タによって占められる。ＣＢ書き換え操作に続いてシステムを初期化しなければ
ならない場合、ブロックリンク情報データは、ＷＢＬ、ＷＳＢＬ、ＲＢＬをリス
トアするために必要な全ての情報を提供する。ブロックリンク情報データは、最
後のＳＡＴページ書き込み操作が実行された後に書き込まれた全てのＭＡＰ（Ｗ
ＭＡＰｓ、ＳＭＡＰｓ、ＲＭＡＰｓ）から収集されたリンク領域を備えており、
その書き換え操作中に、新しいＣＢの第１ブロックのヘッダーページに書き込ま
れなければならない。ブロックリンク情報は、４バイトのエントリーのタイミン
グ順リストであり、各エントリーは、ライトプリンタのうちの１つによってアク
セスされるブロックのブロックアドレスと、それがどのポインタであったかを認
識するフラグとを含んでいる。メモリ空間内の多数のブロックがＣＢのために与
えられ、これが一杯になると、アクティブエントリーは、ＮＥＢ（すなわち、そ
れは、コンパクトであり、対応するヘッダーページが加えられる）から、次の利
用可能な消去ブロックへと書き換えられる。ＣＢページの情報領域は、長さが等
しい９個のエントリーを有している。ＣＢページのＥＥＣ領域は、使用されない
が、他の目的のために使用されても良い。

【００６８】１つのＣＢ内の１つのエントリーは、５６バイトの大きさであり、図６に示さ
れるフォーマットを有しているとともに、エントリーのデータタイプを認識する
ヘッダー２４と、情報領域２６と、ＥＣＣ領域２８とを備えている。ＥＣＣは、
全ページのために使用される場合と同様の形態を成している。

【００６９】テーブルブロックリスト（ＴＢＬ）ＣＢは、テーブルブロックリスト（ＴＢＬ）を含んでいる。ＴＢＬは、ＳＡＴ
の連続するブロックおよび任意の対応するＡＳＢからなるブロック群のアドレス
を有している。通常、複数のＴＢＬは、必要な全てのＳＡＴブロックアドレスを
規定するために要求される。関連するＴＢＬは、修正されたＳＡＴもしくはＡＳ
Ｂのブロック位置を記録するため、ＳＡＴブロック書き込み操作もしくは新たな
ＡＳＢの割り当ての後、直ちに、書き込まれる。また、ＴＢＬは、ＳＡＴページ
書き込み操作が実行される際にその時点でのライトポインタの位置を記録するた
めに使用される領域を有している。したがって、ＴＢＬは、ＳＡＴページ書き込
み操作が実行される場合には常に書き込まれる。ＴＢＬの１つのエントリーが図
７に示されている。このエントリーは、ＣＢエントリーの情報領域２６を占めて
いる。１バイトの第１のＴＢＬエントリーは、ＴＢＬエントリーの連続番号Ｎｏ
である。各ＴＢＬエントリーは、８個のＳＡＴ−ＡＳＢブロック対の値を維持し
ている。すなわち、各ＴＢＬエントリーは、ＳＡＴブロックＮ〜Ｎ＋７のための
値を維持している。この場合、ＮはＮｏ^＊８である。

【００７０】ＷＰはライトポインタページ領域であり、ＲＰはリロケーションポインタ領域
であり、ＳＷＰはシステムライトポインタ領域である。これらの領域は、ＷＳＬ
、ＲＳＬ、ＳＳＬリリース操作後、ブロック内でのＷＰ、ＲＰ、ＳＷＰの位置を
決定する。ＷＰ、ＲＰ、ＳＷＰは、ＷＳＬ、ＲＳＬ、ＳＳＬリリース操作が終了
した時（すなわち、最後のＳＡＴ書き込み操作）だけ有効である。この状態は、
エントリーヘッダー内のフラグビットを用いて設定される。フラグ＝１は、エン
トリーがＷＳＬまたはＲＳＬのリリース中に書き込まれた最後の１つであり、し
たがって、ＷＰ領域が有効であることを意味している。

【００７１】保留されている３バイトは、将来の追加の可能性のために残されている。ＳＡＴ−ＡＳＢ対は、保留（Reserved）領域の後に設けられており、８個のエ
ントリーの列である。各エントリーは、ＳＡＴブロックアドレスとＡＳＢブロッ
クアドレスから成る。ＳＡＴ_ＮはＮ番目のＳＡＴブロックの数であり、ＡＳＢ_ＮはＳＡＴ_Ｎにリンク
されるＡＳＢの数である。ＳＡＴもしくはＡＳＢが存在しない場合には、この領
域の値は０に等しい。ＳＡＴブロックが再配置される度に、あるいは、新たなＡＳＢがＳＡＴブロッ
クにリンクされる度に、新たなＴＢＬエントリーがＣＢに加えられなければなら
ない。

【００７２】ＭＡＰ（ＷＭＡＰ、ＳＭＡＰ、ＲＭＡＰ）ＣＢは、様々なＭＡＰエントリーを含んでいる。３つの異なるタイプのＭＡＰ
エントリーがある。各マップエントリは、異なるタイプの書き込み操作に対応し
ている。すなわち、ＷＭＡＰは、ファイルデータの書き込み或は削除操作に対応
しており、ＳＭＡＰは、システムデータの書き込み操作に対応しており、ＲＭＡ
Ｐは、セクタ再配置操作に対応している。

【００７３】全てのＭＡＰエントリーの情報領域は、同じフォーマットを有している。情報
領域は、連続ブロック群の消去状態を規定するビットマップを含んでいる。２５
６個のブロックの消去状態は、ＭＡＰ内の３２バイト領域内の２５６ビットによ
って規定される。情報領域は、それが関連するブロック群を認識するレンジ（Ra
nge）領域を有している。他の領域は、ブロック間でライトポインタが移動する
際の行き先ブロックを規定する。また、ＭＡＰは、旧データを含むフラッシュメ
モリ内のブロックの場所を認識する複数の領域を有している。すなわち、Ｏｂｓ
Ｃは、ＣＯＢ（またはＣＯＳＢ）のために使用され、ＯｂｓＰは、保留の廃棄ブ
ロックのために使用される。廃棄ブロックが存在しない場合には、対応する領域
が０に設定される。ＥＢ領域は、現在の書き込み或は削除セクタ操作によって消
去が引き起こされる１つのブロックの１つのアドレスを含んでいる。そのような
ブロックが存在しない場合には、ＥＢ領域が０に設定される。このＭＡＰエント
リーフォーマットが図８に示されている。

【００７４】ライトポインタのうちの１つが１つのブロックから他のブロックへと移動され
る場合には、消去ブロックの使用を示すために（ビットマップ領域が更新される
）、また、ブロック間のリンクを記録するために（リンク領域が更新される）、
対応するＭＡＰエントリーが加えられなければならない。書き込み（あるいは、
削除セクタ）操作によって新しいブロック内に廃棄（または削除）データが形成
される場合には、新しい廃棄ブロックの位置を記録するために（ＯｂｓＣやＯｂ
ｓＰが更新される）、また、ブロックが消去されるべきであることを示すために
（ＥＢ領域が更新される）、また、新たな消去ブロックが出現することを示すた
めに（ビットマップ領域が更新される）、対応するＭＡＰも加えられなければな
らない。したがって、通常、ＭＡＰの少なくとも２つの領域が同時に書き込まれ
、これは、単一のページ書き込み操作で達成されても良い。

【００７５】ブートブロック（ＢＢ）ブートブロックの機能は、カードからの予期しない電力の除去時にデータの高
いセキュリティーを提供すると同時に、初期化プロセス中における広範囲な走査
を避けることである。大きなカードにおいて、ＢＢは１つ以上のブロックを有し
ている。ＢＢは、カード内で、第１の非欠陥ブロックを占めている。データセキ
ュリティのため、カード内には、次の非欠陥ブロックを占めるＢＢのコピーが存
在する。ＢＢ及びそのコピーは、書き換え後、同じ場所に置かれなければならな
い。

【００７６】ＢＢは、制御ブロックと同じ構造を有しており、以下のタイプのエントリーを
含んでいる。・サイン・インターリービングイネーブル・不良ブロックリスト・制御ブロックポインタテーブル（ＣＢＰＴ）新しいデータをＢＢに加える必要がある場合には、最後の有効エントリーの後
に直ぐ続くように、適当なタイプの別個のエントリーが加えられる。サインとＢ
ＢＬエントリーは、前述したものと全く同じフォーマットを有している（無論、
サインエントリーのサイン領域は、異なっており、固有のものである）。制御ブ
ロックポインタテーブルエントリーは、ＣＢの全てのブロックに対するポインタ
を有しており、ＣＢが書き換えられた直後に更新される。

【００７７】予備リンク（ＰＬ）また、ＣＢは、予備リンク（ＰＬ）を有している。予備リンクの目的は、ＣＢ
書き換え操作後にシステムを初期化する必要がある場合に、ＷＢＬ（後述する）
をリストアするために必要な全ての情報を提供することである。予備リンクは、
最後のＳＡＴページ書き込み操作が実行された後に書き込まれた全てのＭＡＰか
ら収集されたリンクファイルを備えている。ＰＬは、その書き換え操作中、新た
なＣＢに対してだけ書き込まれる。

【００７８】コントローラのＳＲＡＭ内に記憶されたデータ構造ライトセクタリスト（ＷＳＬ）（すなわち、ホイッスル）を含むマイクロプロ
セッサのＳＲＡＭ１３内には、様々なデータ構造が記憶されている。ライトセク
タリストは、最後のＳＡＴ書き込み後に書き込まれたセクタの論理アドレスを記
録する。その目的は、そのようなセクタのために、論理アドレスから物理アドレ
スへの正確な変換を与えることである。ＷＳＬは、４バイトの長さの１２８個の
エントリーのための容量を有している。この場合、各エントリーは、連続的に書
き込まれるセクタ群内の第１のセクタの論理アドレスと、セクタ群の長さとを記
憶する。セクタ群は、１つのブロックから他のブロックへとジャンプすることが
できない。ＷＳＬは、ＳＡＴ書き込み直後に空になる。

【００７９】ＷＳＬ内の論理セクタアドレスの順序は、それらが書き込まれる順序と正確に
一致する。したがって、フラッシュメモリ内のＷＳＬの不揮発性コピーは、ＳＡ
Ｔが最後に書き込まれた時にライトポインタ（ＷＰ）によって規定される場所で
始まる連続的な場所で書き込まれる実際のセクタのヘッダーによって自動的に提
供される。したがって、ＷＳＬのコピーをフラッシュメモリ６に明確に形作る必
要はない。必要に応じて、これらのセクタは、次のＭＡＰエントリーからのリン
ク領域の他、ＳＡＴが最後に書き込まれた時のライトポインタ（ＷＰ）の位置を
含む制御ブロック領域内に規定される開始アドレスから走査することができる。

【００８０】任意の論理セクタのための最後のエントリーだけが有効であるため、ＷＳＬの
検索は、逆の順序で実行される。セクタの再配置およびブロックの消去が行なわ
れた場合があるため、先の複製エントリーは、フラッシュメモリ内に置かれた任
意の対応する廃棄セクタを有していなくても良い。好ましい場合には、ＷＳＬか
ら複製エントリーを単に除去するようにコントローラが構成される。

【００８１】また、２つの類似するリスト、すなわち、再配置セクタリスト（ＲＳＬ）およ
びシステムセクタリスト（ＳＳＬ）は、最後のＳＡＴ書き込み後に書き込まれる
システムデータセクタ（ＲＰおよびＳＷＰのそれぞれによって指し示されたアド
レスに書き込まれる）および再配置されたセクタの論理アドレスを記録するマイ
クロプロセッサのＳＲＡＭ１３内でコンパイルされる。

【００８２】ＷＳＬ、ＲＬＳ、ＳＳＬがそれぞれ一杯になる度に、ＡＳＢ及び／またはＳＡ
Ｔブロックは、ＷＳＬ、ＲＳＬ、ＳＳＬエントリーによって補われる。このよう
な手続きは、ＷＳＬ、ＲＳＬ、ＳＳＬリリースと呼ばれる。このリリースは、必
要に応じて、ＡＳＢリリースを引き起こす。ＡＳＢリリースは、ＡＳＢが一杯に
なった時に生じる。ＡＳＢが一杯になると、各ＳＡＴブロックが書き換えられ、
ＡＳＢが消去される。全てのＡＳＢ内に書き込まれたページに関する情報は、Ａ
ＳＢ走査を頻繁に行なわないで済むように、ＲＡＭ内に記憶される必要がある。
そのため、ＡＳＢリスト（ＡＳＢＬ）は、ＳＲＡＭ１３内に記憶される。

【００８３】ＡＳＢＬは、ＳＡＴブロックと現時点でリンクされている全てのＡＳＢブロッ
クのリストであり、ＡＳＢＬ内には各ＡＳＢ毎に１つのエントリーが存在する。
図９は、ＡＳＢＬ内の１つのエントリーのフォーマットを示している。この場合
、ＬＷＰ＝このＡＳＢブロック内に最後に書き込まれたページの数であり、ＮＶＰ＝ＡＳＢ内の有効ページ数−１である。ＡＳＢページ０．．．ＡＳＢページｎ＝１つの列、指数はＡＳＢページ数、値は
対応するＳＡＴページ数である。Ｎ＝１ブロック当たりのページ。

【００８４】ライトブロックリスト（ＷＢＬ）ライトブロックリストは、ライトセクタリストを補って、マイクロプロセッサ
のＳＲＡＭ１３内に形成され、ＷＳＬ内のセクタが配置されるブロックを規定す
る。ＷＢＬは、ＷＳＬリリース直後に空になる。

【００８５】ＷＳＬおよびＷＢＬが、メモリシステムの初期化中に、走査プロセスによって
再構成される。このようにして構成されるＳＲＡＭ内のリストは、電力が最後に
除去される前に存在したリストと正確に一致する。

【００８６】また、再配置ブロックリスト（ＲＢＬ）およびシステムブロックリスト（ＳＢ
Ｌ）と称されるＷＢＬに類似する２つのリストは、コンパイルされて、ＳＲＡＭ
１３内に記憶される。これらのリストは、ＲＳＬおよびＳＳＬをそれぞれ補う。
ＲＢＬおよびＳＢＬは、ＲＳＬおよびＳＳＬ内のセクタがそれぞれ物理的に配置
されるブロックを規定するとともに、ＷＢＬと類似するフォーマットから成る。
また、ＲＳＬ、ＲＢＬ，ＳＳＬ、ＳＢＬは、メモリシステムの初期化中に、走査
プロセスによって再構成することができる。

【００８７】カレントオブソリートブロック（ＣＯＢ）ライトポインタ（ＷＰ）によって書き込まれる廃棄もしくは削除セクタデータ
を含むブロックは、たった１つだけその存在が許される。これは、カレントオブ
ソリートブロック（ＣＯＢ）と称される。廃棄もしくは削除セクタデータが他の
ブロック内で形成される場合、消去操作は、ＣＯＢとして規定されたブロック上
で直ちに実行されなければならない。ＣＯＢの現在のブロックアドレス、および
、このブロック内で廃棄となる或は削除されたセクタのリストは、以下にＣＯＢ
構造と称するデータ構造として、マイクロプロセッサのＲＡＭ１３内に記憶され
る。ＣＯＢ構造は、初期化中において、廃棄ブロックのアドレスを含む領域を最
新のＭＡＰエントリーからコピーするとともに、再構成されたＷＳＬおよびＷＢ
Ｌが解析された後に廃棄セクタアドレスを加え、削除されたセクタアドレスをこ
のブロックから読み込むことによって、確立される。新たな削除セクタ操作が実
行される度に、あるいは、新たな廃棄セクタが形成される度に、ＣＯＢ構造が更
新され、また、旧データが新たなブロック内で形成される度に、ＣＢ内の現在の
ＭＡＰエントリーにブロックアドレスがコピーされる。

【００８８】ＳＷＰによって書き込まれる廃棄もしくは削除セクタデータを含む１つのブロ
ックの存在もまた許される。このブロックは、カレントオブソリートシステムブ
ロック（ＣＯＳＢ）と称される。また、ＣＯＳＢ構造は、ＣＯＢ構造と類似する
方法でＳＲＡＭ１３内に記憶される。ＣＯＢおよびＣＯＳＢはそれぞれ、図１０
に示されるフォーマット、すなわち、４バイトのブロック数領域２８（これは、
ＣＯＢまたはＣＯＳＢのブロックアドレスである）と、このブロックの内側の廃
棄もしくは削除セクタと対応する位置にマスクを有するビットマップである３２
バイトの廃棄もしくは削除セクタマスク３０とを有している。２５６ページから
成るブロックにおいて、このマスク３０は３２バイトを要する。

【００８９】次消去ブロックリスト（ＮＥＢ）ブロック間でＷＰ、ＳＷＰ、ＲＰを増加する際に次に利用可能な消去ブロック
を早期に認識するため、次消去ブロックリストは、マイクロプロセッサのＳＲＡ
Ｍ１３内に形成される。利用可能な消去ブロックは、その物理アドレスの順位を
上げる際に使用される。ＮＥＢは、Ｍ個の消去ブロックアドレス（例えば、Ｍ＝
８）を有している。ＮＥＢリストは、次に利用可能な消去ブロックのリストであ
り、使用のために割当てられる最後の消去ブロックのアドレスに最も近く且つそ
れよりも高いブロックアドレスを有する消去ブロックで始まる。したがって、Ｎ
ＥＢ内のエントリーの数は制限される（例えば８個に制限される）が、ＮＥＢそ
れ自身は、次の８個の消去ブロックよりも多い情報を含んでいても良い。

【００９０】次消去ブロックリストは、ライトポインタによってアクセスされるフラッシュ
メモリのアドレス空間の領域に適したＭＡＰエントリー（ＣＢ内に記憶される）
から得られる。次消去ブロックリストは、これによって規定される全ての消去ブ
ロックが使用されるまで、アクティブＮＥＢとしてＳＲＡＭ内に残される。そし
て、全ての消去ブロックが使用された時点で、次消去ブロックリストは、適当な
ＭＡＰエントリーから再構成されなければならない。ＣＢは、フラッシュメモリ
内の全てのブロックの消去状態を規定できる十分な量のＭＡＰエントリーを有し
ている。ＮＥＢおよび対応するＭＡＰエントリーは、メモリシステムの操作中に
ブロックを加減することによって更新される。セクタもしくは制御データ記憶装
置のために消去ブロックが割当てられた時に、エントリーがＮＥＢから除去され
る。ＮＥＢ内の他のブロックによって測られる領域内にあるブロックアドレスに
消去ブロックが形成されると、エントリーがＮＥＢに加えられる（ただし、ＮＥ
Ｂが既に一杯である場合を除く）。

【００９１】単一のＮＥＢエントリーは、連続するアドレスで消去ブロック群を規定すると
ともに、ブロック開始アドレス（連続するブロック群内の第１のブロックアドレ
ス）および群の長さ（群の連続するブロックの数）を規定する。

【００９２】ＴＢＬポインタ（ＴＢＬＰ）ＴＢＬポインタは、ＣＢ内のＴＢＬエントリーの位置を認識する。また、ＴＢ
Ｌポインタは、マイクロプロセッサのＳＲＡＭ内に記憶されるとともに、高速セ
クタアドレス変換を提供するために使用される。ＴＢＬＰは、制御ブロックの初
期走査中に形成され、その後、新たなＴＢＬエントリーがＣＢ内に形成される度
に更新される。

【００９３】ＡＳＢリスト（ＡＳＢＬ）前述したように、ＡＳＢＬは、ＳＲＡＭ１３内に形成されるとともに、高速ア
ドレス変換をサポートする。ＡＳＢＬは、全てのＡＳＢブロック及びこれらのＡ
ＳＢブロックが関連付けられるＳＡＴブロックの物理アドレスを認識する。ＡＳ
ＢＬは、初期化中に形成され、ＳＡＴページ書き込み操作が実行される度に更新
されなければならない。ＡＳＢＬエントリーは、以前のアクセスの順序でリスト
アップされる。すなわち、エントリーは、アクセスされる際、リストのトップに
起用される。対応するＡＳＢを現時点で有していないＳＡＴブロックがアクセス
されると、ＡＳＢが割当てられ、そのためのエントリーがＡＳＢＬのトップに加
えられる。最も古くにアクセスされたＡＳＢを示すＡＳＢＬの下位のエントリー
は削除される。

【００９４】ＳＡＴキャッシュキャッシュは、フラッシュメモリ内のＳＡＴから最も新しくアクセスされたエ
ントリーを組み込む３２個の連続するＳＡＴエントリーのため、ＳＲＡＭ１３内
に維持される。

【００９５】キャパシティーマップメモリシステム１０内のフラッシュメモリの総容量は、以下のように、データ
および制御構造に割当てられる。１．論理セクタ容量は、カードの定格論理容量内で、各論理アドレスのための１つの有効デー
タセクタの記憶に割当てられる。この定格容量は、利用可能な物理容量からアイ
テム２〜８を引いたものよりも小さく、カード製造中においてフォーマッターに
より規定される。

【００９６】２．ブートブロック少なくとも１つのブロックがブートブロックに割当てられる。好ましくは、ブ
ートブロックの他のコピーを記憶するために、第２のブロックが割当てられる。

【００９７】３．制御ブロック制御ブロックエントリー（サイン、ＢＢＬ、ＴＢＬ、ＭＡＰ）の記憶に多数の
ブロックが割当てられる。十分にコンパクトな制御ブロックは、大抵の場合、占
有面積が１ブロックよりも小さい。圧縮／書き換え操作間で書き込まれるエント
リーのための制御ブロックに別個のブロックが割当てられる。

【００９８】４．セクタアドレステーブルこれは、ＳＡＴのブロックの記憶に割当てられる容量である。この容量は、カ
ードの論理容量に比例している。

【００９９】５．追加ＳＡＴブロック所定のＳＡＴブロックに関連付けられるＡＳＢのために、所定数のブロックが
割当てられる。

【０１００】６．廃棄セクタＣＯＢのために１つのブロックが割当てられる。ＣＯＳＢのために他のブロッ
クが割当てられ、ＰＯＢ（ＣＯＳＢおよびＰＯＢの存在を許容する実施例におい
て）のために更に１つのブロックが割当てられる。したがって、許容される旧デ
ータセクタの最大数は、ブロック内のページ数によって設定される。

【０１０１】７．消去バッファこれは、システムの修正操作のために割当てられなければならない消去ブロッ
クのバッファである。データセクタ再配置のために、少なくとも１つの消去ブロ
ックが割当てられなければならず、同時に生じる可能性がある制御構造再配置の
ために１つの消去ブロックが割当てられなければならない。

【０１０２】８．スペアブロックスペアブロックは、作動期間中の故障時に定格論理容量を維持するために使用
されるべく割り当てられる。スペアブロックの数は、カード製造中においてフォ
ーマッターにより決定される。

【０１０３】８ＭＢカード、６４ＭＢカード、５１２ＭＢカード（フラッシュカード）に関
し、例えば前述した項目１〜８に割当てられる容量を示す容量割り当てテーブル
が図１６（これは、廃棄セクタのため、すなわち、ＣＯＢのために割当てられる
１つのブロックだけを示しているが、無論、これよりも多くのブロックが廃棄セ
クタのために割当てられても良い。その場合には、メモリシステム内のＣＯＳＢ
やＰＯＢのための対策が必要となる）に示されている。

【０１０４】ＳＡＴ書き込み操作ＳＡＴは、ＷＳＬ、ＷＢＬ、ＳＳＬ、ＳＢＬ、ＲＳＬ、ＲＢＬが一杯になった
時に書き換えられる。大抵の場合、それは、１ページの粒度をもって行なわれる
。すなわち、修正されたセクタアドレスを含むＳＡＴページだけが書き換えられ
る。しかしながら、極稀に、ＳＡＴブロック全体の書き換えが必要な場合がある
（「ＳＡＴブロック書き込み」と呼ばれる）。ＳＡＴ書き換えが必要とされる場
合には、追加ＳＡＴブロック（ＡＳＢ）が形成され、その中に、必要とされるペ
ージだけが書き込まれる（「ＳＡＴページ書き込み」と呼ばれる）。特定のＳＡ
Ｔブロックに専用の１つのＡＳＢがあっても良く、また、全体として、ＡＳＢの
制限された数Ｎが存在していても良い。Ｎの値は、書き込み特性と容量オーバー
ヘッドとの間の適当な妥協点として選択される（例えば、Ｎ＝８）。

【０１０５】各ＡＳＢは、「ＳＡＴブロック書き込み」がその対応するＳＡＴブロック上で
実行されるまで存在する。ＡＳＢで一杯となるＳＡＴブロック上もしくはＡＳＢ
の割り当てが取り消されるＳＡＴブロック上でＳＡＴ書き込みページが必要とさ
れる時に、ＳＡＴブロック書き込みが実行される。ＳＡＴページ書き込みが必要
とされ、対応するＳＡＴブロックが関連するＡＳＢを有しておらず、また、Ｎ個
の全てのＡＳＢが既に割当てられている場合には、新たなＡＳＢの割り当てが成
される前に、既存のＡＳＢのうちの１つの割り当てが取り消されなければならな
い。割り当てが取り消されるＡＳＢは、最も長い時間の間書き込まれないでいた
ＡＳＢとして選択される。ＡＳＢの割り当ての取り消しは、ＳＡＴブロックの書
き込みと廃棄ＳＡＴブロックおよびＡＳＢの消去とを必要とするため、幾分時間
を消費する手続きである。

【０１０６】インターリーブチップアクセス前述した操作およびデータ構造によって、本質的に、複数のフラッシュチップ
５上でインターリーブ（交互配置）書き込み操作を実行することができる。これ
により、性能を十分に向上させることができる。したがって、コントローラチッ
プ８は、複数のフラッシュチップ５、例えばメモリシステムに組み込まれる４個
のフラッシュチップの列を制御しても良い。４個のフラッシュチップのメモリ空
間は、コントローラにより、仮想ブロックのセットとして編成される。各仮想ブ
ロックは４つのブロックから成り、１ブロックは４つのチップ５のそれぞれから
のものである（チップは共に永久にリンクされる）。各仮想ブロック内の４つの
ブロックは、１チップ内に同じブロックアドレスを有するブロックである。この
ような編成によれば、仮想ブロックを形成するリンクされた複数のブロックを１
つの大きなブロックとして処理することができ、したがって、セクタの個々の消
去ブロックの代わりに仮想ブロックを使用して、単一のフラッシュメモリシステ
ム１０において述べたと同様のアルゴリズムおよびデータ構造の全てを使用する
ことができる。ページ書き込み操作は、全てのインターリーブチップにわたって
同時に実行される。ライトポインタ（ＷＰ）およびＲＰ、ＳＷＰはそれぞれ、連
続的にページアドレスを進め、コントローラ８内に設けられたハードウエアチッ
プイネーブルデコーダに供給されるアドレスビットの順序により、リンクされた
ブロックのページは、図１１に示される順序で連続的にアクセスされる。すなわ
ち、各ポインタＷＰ、ＳＷＰ、ＲＰは、１つのＰＡから他のＰＡに移動する際、
１つのチップから他のチップへと移動する。これは、仮想アドレスを使用するこ
とによって達成される。固有の仮想アドレス（ＶＡ）は、全てのチップ内の各物
理セクタに割当てられる（例えば、前述したＮＡＮＤを基本とするメモリシステ
ムにおいて、ＶＡは各ページのために割当てられる）。１つだけＶＡを増加させ
ることによってライトポインタが１つのチップから他のチップへと移動するよう
に、仮想アドレスが割当てられる。仮想アドレスは、各仮想ブロックのリンクさ
れたブロックを介して、図１１に示されるようなパターンで、チップからチップ
へと増大する。

【０１０７】実際、コントローラは、メモリーチップアレーを仮想ブロックの単一の縦列と
して処理する。セクタの仮想アドレスは、図１２に示されるフォーマットを成し
ている。これは、チップハイ（ChipHigh）部分およびセクタの１３ビットのブロ
ックアドレスを備えた仮想ブロック部と、６ビットのページアドレスおよびチッ
プロウ（ChipLow）部分を備えた仮想ページ部とから成る。チップハイ部分は、
Ｃ_ｈｉｇｈビットの５ビットチップ数であり、チップロウ部分は、Ｃ_ｌｏｗビッ
トの５ビットチップ数である。この場合、Ｃ_ｈｉｇｈ＝チップアレー内のチップの縦列数、Ｃ_ｌｏｗ＝チップアレー内の横列数である。仮想アドレス（ＶＡ）から物理アドレス（ＰＡ）を得るため、コントローラは
、図１３に示されるように、チップハイ部分とブロックアドレス部分との間にチ
ップロウ部分を逆行させるようにＶＡを単に再編成する。したがって、任意のセ
クタのための単一のチップメモリシステムにおいて、ＶＡはＰＡと等しい。

【０１０８】簡素化するため、２倍数のチップだけ、例えば２個と４個のチップをインター
リーブ（交互配置）しても良い。仮想ブロックにおける消去操作は、インターリ
ーブされたチップのリンクされた全てのブロックの同時消去として実行される。
１つのチップ内の１つのブロックが不良ブロックである場合、コントローラは、
等しいブロックアドレスを有する他のチップの全てのブロックを不良ブロックと
して処理する。

【０１０９】フラッシュメモリがフォーマットされる時にメモリシステムの製造メーカによ
って可能状態もしくは不能状態に設定されるブートブロックの制御バイト状態に
よって、インターリービングが可能であったり、不能であったりする。

【０１１０】前述した単一のチップＮＡＮＤ型フラッシュの実施例においてブロックアドレ
スすなわちＰＡｓが予め使用される場合に、仮想ブロックアドレスおよびＶＡｓ
をそれぞれ使用する。コントローラは、ホストデータセクタ書き込みコマンドを
受け取ると、関連するライトポインタが指し示しているＰＡを割当てることによ
って、入ってくるＬＡをＰＡに変換する。コントローラは、複数のライトポイン
タを制御して、各ライトポインタをＰＡを通じて移動させる。その結果、ライト
ポインタは、消去される仮想ブロック（消去された仮想ブロックはＮＥＢで認識
される）のそのセクタの仮想アドレス（ＶＡｓ）を通じて、連続的に移動する。

【０１１１】図１４は、インターリーブチップへの多数のセクタ書き込みに関与する様々な
操作のタイミングを示している。以下、図１５および図１９を参照しながら図１
４について説明する。図１５は、メモリシステムのコントローラチップ８を詳細
に示すブロック図である（図２のコントローラチップが図１５に示される形態を
成していても良く、図２および図１５の両者において同じ構成要素が同一の符号
で示されている）。図１９は、コントローラチップ８１と４つのフラッシュチッ
プ１’，２’，３’，４’とを備えたメモリシステム１０の概略図である。各フ
ラッシュチップは、それ自身のリード／ライトバッファ７１’，７２’，７３’
，７４’を有している。

【０１１２】図１５は、ホストコンピュータとの接続のための入／出力ポートＯ／Ｐ、例え
ば、ＰＣカードＡＴＡポート、コンパクトフラッシュ（登録商標）またはＩＤＥ
ポートと、Ｏ／ＰおよびデュアルポートＳＲＡＭセクタバッファ９に接続された
ホストインタフェース＆レジスタ８０と、データパスコントローラ８２と、ＥＣ
Ｃジェネレータ＆チェッカ１２と、フラッシュメモリインタフェース（ＦＭＩ）
８４とを有するコントローラチップ８’を示している。データパスコントローラ
８２と、ＥＣＣジェネレータ＆チェッカ１２と、フラッシュメモリインタフェー
ス（ＦＭＩ）８４は全て、セクタバッファ９に接続されており、また、ＦＭＩは
フラッシュメモリポート８６に接続されている。また、コントローラ８は、マイ
クロプロセッサ１１（ＲＩＳＣプロセッサの形態を成す）と、プロセッサＳＲＡ
Ｍ１３と、プロセッサマスクＲＯＭ８８と、外部プログラムＲＡＭまたはＲＯＭ
９２のためのポートとを有している。また、ＲＩＳＣプロセッサ１１のため、オ
プションで、デバッグポート９４が設けられていても良い。データおよびコマン
ドは、マイクロプロセッサバス９１を介して、コントローラ８’（セクタバッフ
ァ９を除く）の様々な構成要素間で通信される。

【０１１３】図１４に示されるように、複数のセクタ書き込みコマンド（この場合、ホスト
データセクタ１，２，３，４から成る４つのセクタ書き込み）がＡＴＡポートＯ
／Ｐで受けられると、デュアルポートセクタバッファ９のバッファ１にセクタ１
が書き込まれる。これにより、コントローラのデータ管理操作のために利用可能
なセクタバッファ９のバッファ２が残される。セクタ２が受けられると、セクタ
２はバッファ２に直接に書き込まれ、同時に、セクタ１がバッファ１からフラッ
シュメモリポート８６に移動される。そして、セクタ１は、このフラッシュメモ
リポート８６から、４つのフラッシュチップのうちの１つ（チップ１’）のリー
ド／ライトバッファ７１’へと書き込まれる。その後、セクタ２は、バッファ２
からフラッシュポート８６へと送られ、そこから、４つのフラッシュチップの他
の１つ（チップ２’）のリード／ライトバッファ７２’へと書き込まれる。この
ようなことが起きている間、セクタ３がセクタバッファ９のバッファ１に直接に
受けられる。セクタ３はチップ３のバッファ７３’に書き込まれ、セクタ４は、
セクタバッファ９のバッファ２に受けられた後、チップ４のバッファ７４’に書
き込まれる。その後、セクタ１，２，３，４は、チップ１’，２’，３’，４’
のメモリアレー６１’，６２’，６３’，６４’内の関連する割り当てられた物
理セクタにそれぞれ書き込まれる。図１４は、全ての意図および目的のため、そ
のうようなセクタ書き込み操作のそれぞれが前のセクタ書き込み操作の直後に開
始される形態を示しているが、無論、４つのセクタ１，２，３，４が略同時にフ
ラッシュチップ１’〜４’に書き込まれても良い。また、ホストデータセクタ１
〜４が書き込まれるセクタの物理アドレスは、関連するライトポインタの位置を
決定する前述したアルゴリズムによって決定されても良い（すなわち、仮想アド
レスの連続使用）。

【０１１４】４つ以上のセクタを書き込む多重セクタ書き込みコマンドが、ホストプロセッ
サからコントローラに送られ、コントローラが多重セクタ書き込みを４つのセク
タの群（この例では、４つのメモリチップを使用する）に分割するようになって
いても良い。この場合、そのような各群は、図１４において前述したように、イ
ンターリーブ書き込みシーケンスで、フラッシュメモリに書き込まれる。

【０１１５】アドレス変換以下、読み込み及び書き込み操作に関して、ＬＡをＶＡに変換するアドレス変
換プロセスを詳述する。

【０１１６】アドレス変換は、以下の３つの値のうちの１つを戻すセクタの論理アドレス上
で実行される操作である。・有効セクタ物理アドレス・論理セクタが削除された（あるいは、論理セクタが決して書き込まれない）
情報・エラー状態が生じた情報

【０１１７】図１７は、アドレス変換プロセスを示すフローチャートである。このプロセス
は、全ての読み込み操作において実行される。変換される論理セクタアドレス（
ＬＡ）がホストプロセッサからコントローラ８’によって受けられると、アルゴ
リズムが実行され（ボックス４０）、変換される物理アドレスを有するセクタが
、そのＳＡＴエントリーの最後の書き込み後に、予め、書き込まれ或は削除され
た可能性があるか否かが認識される。セクタが予め書き込まれ或は削除されたと
いう結論は、１００％の確実性を有していなければならない。すなわち、セクタ
が予め書き込まれ或は削除されたという結論は、高い確率で正しくなければなら
ない。これは、連続するセクタ系列の開始アドレスと終了アドレスとを示す値の
対の限られた数を維持することによって、また、変換されるアドレスがこれらの
任意の範囲内にあるか否かを認識することによって、実行される。これらの範囲
が最終的に非連続となって、セクタが予め書き込まれ或は削除されたという結論
が不確実になっても良い。ＬＡが任意の範囲内にある場合、「繰り返しの可能性
は？」の問いに対してＹＥＳで答える（図１７のボックス４２）。ＬＡが任意の
範囲内にない場合には、ＮＯと答え、ＶＡを見つけるために、ＳＡＴまたはＳＡ
Ｔキャッシュへと進む（ボックス４４）。ここから、物理セクタが不良であるか
否か（４６）、あるいは、削除されたか否か（５０）を決定する。ＬＡが書き込
まれないセクタに対応している場合には、ボックス５０でＶＡ＝削除（４８）と
なる。ボックス４２でＹＥＳと答えると、ボックス５２で、ＷＳＬもしくはＳＳ
Ｌ（ＬＡがファイルに対応しているか或はシステムデータに対応しているかどう
かに応じて）を検索する。ボックス５４で、ＬＡが見つかる（ＹＥＳ）と、ＶＡ
を演算し（５６）、物理セクタのヘッダー１ｂ内に記憶された論理アドレスが、
コントローラマイクロプロセッサによって読み込まれる（５８）。ＬＡ＝ＬＡ１
である場合（ボックス６０）には、演算されたＶＡは正しい。ＬＡが５４で見つ
からない場合には、ＲＳＬ内でＬＡを検索し（６２）、ＬＡがＲＳＬ内で見つか
らない場合には、ＳＡＴまたはＳＡＴキャッシュへと進んで、そこからＶＡを得
る（４４）。ＳＡＴもしくはＳＡＴキャッシュ内で見つかったＶＡが不良もしく
は削除されている場合（４６，５０）には、前述したように、ＶＡからＬＡ１を
得て（５８）、ＬＡ＝ＬＡ１であるかどうかをチェックする。

【０１１８】図１７のボックス５６で実行されるプロセスステップ（ＶＡの演算）が図２０
のフローチャートに詳細に示されている。図２０は、たった２つのライトポイン
タＷＰ，ＲＰを使用するメモリシステムにおいて、ＷＳＬまたはＲＳＬ内で見出
されるＬＡのためのＶＡを得るために実行されるステップを示している。無論、
このフローチャートは、メモリシステムがシステムライトポインタ（ＳＷＰ）を
も組み込んでいる場合において、ＳＳＬ内で見出されるＬＡのためのＶＡを与え
ることができるように拡張されていても良い。プロセスはNumFromEnd（ＮＦＥ）
を設定するボックス１１０で開始される。NumFromEndは、ＷＳＬ（またはＲＳＬ
）の終端から書き込まれる所定のセクタ（ＷＳＬまたはＲＳＬ内に見出されるセ
クタ）までのセクタ数である。ＬＡがＷＳＬ内で見つけられた場合には、Ｐ＝Ｗ
Ｐに設定し、ＬＡがＲＳＬ内で見つけられた場合には、Ｐ＝ＲＰに設定する。そ
して、その後、ＰＧ＝Ｐ．Ｐａｇｅに設定する。この場合、Ｐ．Ｐａｇｅは、Ｐ
の値によって表わされるライトポインタのページのことである（ボックス１０２
参照）。１０４において、ＰＧ＞ＮＦＥである（すなわち、ＬＡが最後に書き込
まれたブロック内にある）場合には、ＶＡ＝Ｐ−ＮＦＥ−１、すなわち、ＮＦＥ
−１のセクタが関連するライトポインタの位置から離れる。ＰＧ＜ＮＦＥである
場合には、１０６で、Ｐ＝＝０であるか否か、すなわち、最後のＷＢＬ／ＲＢＬ
エントリーに対応するブロックが十分に書き込まれたか否かが決定される。書き
込まれている場合（すなわち、Ｐ＝＝０）には、NotLastが０に設定され、書き
込まれていない場合には、NotLastが１に設定される。その後、１０８において
、与えられたセクタが存在するブロックと最後のブロックとの間のブロック数Nb
lockが、以下のアルゴリズムを使用して演算される。 Nsectは、与えられたセクタと最後に書き込まれたブロックページ０との間の
セクタ数である。 Nsect＝NumFromEnd−ＰＧ Nblock＝Nsect／BlockSize＋NotLast

【０１１９】その後、１１０において、ブロック内のページ数PageNumを演算する。この場
合、PageNum＝BlockSize− Nsect％ BlockSizeである。その後、以下の手法を使
用して、ＬＡがＷＳＬ内にある場合には、１１２で、ＷＢＬからブロックアドレ
ス（BLAddr）を取得し、ＬＡがＲＳＬ内にある場合には、１１４で、ＲＢＬから
ブロックアドレス（BLAddr）を取得する。この場合、ブロックアドレスは、所定
のセクタを含むブロックの仮想アドレスである。ＬＡがＷＳＬ内にある場合には、BlAddr＝RBL［LBL−NBlock］、この場合、LB
LはＷＢＬ内の最後のエントリーのインデックス；ＬＡがＲＳＬ内にある場合には、BlAddr＝RBL［LRBL＋NBlock］、この場合、L
RBL はＲＢＬ内の最後のエントリーのインデックスである。

【０１２０】その後、１１６で、ＶＡ＝Page０＋PageNumを使用して、ＶＡを演算する。こ
の場合、Page０は、与えられたセクタを含むブロック内のページ０の仮想アドレ
スである。

【０１２１】図２１は、ＳＡＴまたはＳＡＴキャッシュからＶＡを取得する（図１７のボッ
クス４４）ために使用されるプロセスのフローチャートである。図２１は、一般
に自明であるが、以下、特に番号が付与されているボックスについて説明する。

【０１２２】ボックス１２０（ＬＡがＳＡＴキャッシュ内にあるか）：ＬＡ＞＝FirstCache
Entryである場合には、ＬＡがＳＡＴキャッシュ内にある。ＬＡ＜＝ＬＡ＜First
CacheEntry．ＬＡ＋CacheSize 、この場合、FirstCacheEntry．ＬＡは、キャッ
シュ内の最初のＳＡＴエントリーに対応するＬＡであり、（全体の）CacheSize
は、ＳＡＴキャッシュ内のエントリーの数である。

【０１２３】ボックス１２２（ＳＡＴ内のブロックおよびページを演算する）：ここでは、
与えられたＬＡにおけるＳＡＴブロック数であるSBNumと、与えられたＬＡにお
けるＳＡＴページ数であるSpageとを演算する。

【０１２４】ボックス１２４（ＴＢＬエントリーの数を演算する）：TBLNumは、要求される
ＴＢＬエントリーの数である。この場合、TBLNum＝SBNum／８である。

【０１２５】ボックス１２６（ＳＡＴページの一部をキャッシュ内に記憶する）：可能であ
れば、最後にアクセスされたエントリーで始まる３２個のエントリーがキャッシ
ュされる。その後、十分なエントリーが無い場合には、ページ内の最後のエント
リーで終わり且つ最後のセクタアクセスを含む３２個のエントリーから成る１つ
の群がキャッシュされる。

【０１２６】図１８は、図１７のボックス５８（ＶＡからＬＡ１を取得）のためのプロセス
ステップを示すフローチャートである。ページヘッダー内に記憶されたヘッダー
パラメータ（ＨＰ）は、論理アドレス（ＬＡ）の１だけ増大された値である。こ
れは、削除されたセクタが、そのヘッダー内の全てのビットを０に設定すること
によってマークされているからである。このＬＡ＝０をヘッダー内に記憶するこ
とはできない。したがって、ＬＡ１＝ＨＰ−１に設定する。

【０１２７】読み込み操作図２２は、物理セクタからホストデータセクタを読み込むために実行されるス
テップのシーケンスを示すフローチャートである。コントローラは、ＬＡ（ホス
トから受ける）をＶＡに変換することによってスタートする（ボックス１３０）
。これは、既に説明した図１７のフローチャートに示されたプロセスを実行する
ことによって成される。ＬＡがＶＡに変換されると、直ちに、アドレスＶＡを有
する物理セクタの内容が、コントローラのバッファ９に読み込まれる。その後、
コントローラは、セクタ（すなわち、セクタの内容）が削除されたか否か或は不
良であるか否かをチェックする（ボックス１３２）。セクタが削除され或は不良
である場合、コントローラは、ホストプロセッサのデータバッファの全てのバイ
トをOxFFに設定する（ボックス１３４）。セクタが削除されたセクタでない場合
には（ボックス１３６）、コントローラは、エラー状態をホストに戻す（ボック
ス１３８）。セクタが削除されたセクタである場合には、コントローラは、有効
状態をホストに戻す（ボックス１３７）。ボックス１３２において、セクタが削
除或は不良でないことをコントローラが決定した場合には、コントローラは、そ
のままボックス１３７に進む。すなわち、有効状態をホストに戻す。

【０１２８】書き込み操作図２３は、ホストデータセクタを物理セクタに書き込むために実行されるステ
ップのシーケンスを示すフローチャートである。図２３は、ホストファイルデー
タの書き込み操作、すなわち、ライトポインタ（ＷＰ）による書き込みだけを扱
う。しかしながら、メモリシステムがシステムデータのための別個のライトポイ
ンタ（すなわち、ＳＷＰ）を使用する場合には、図２３の操作を適当に拡張して
、別個のシステムデータの書き込みを扱えるようにしても良い。コントローラは
、ＬＡ（ホストから受けられる）をＶＡに変換することによってスタートする（
ボックス１５０）。これは、既に説明した図１７のフローチャートに示されるプ
ロセスを実行することによって成される。１５２で、セクタが不良である場合に
は、コントローラは、エラー状態をホストに戻す（１５４）。セクタが不良でな
い場合には、セクタが削除されるか否かをチェックする（１５６）し、セクタが
削除される場合には、その後、ＷＰが有効か無効かをチェックする（１５８）。
全てのブロックが書き込まれてしまっている場合には、ＷＰは無効（ＷＰ＝＝０
）であり、ＷＰを消去ブロックに移動させなければならない。ＷＰが有効でない
場合、ＷＰを新しい（有効）物理セクタアドレスに設定する（１６０）。ＷＰが
有効である場合には、ＷＳＬにＬＡを加え（１６２）、任意のＷＳＬもしくはＲ
ＳＬリリースや、必要なＣＢおよびＣＢＰＴ圧縮を実行する。その後、繰り返し
可能性評価アルゴリズム（図１７のボックス４０）から範囲を更新し（１６４）
、コントローラバッファからＷＰのアドレスにセクタを書き込み（１６６）、有
効状態の値をホストに戻す（１６８）。ボックス１５６で、セクタが削除されな
いことが分かると、ＣＯＢ内にＶＡがあるか否かをチェックする（１５７）（Ｖ
ＡがＶＢと一致している場合、ＶＡはＣＯＢ内にある。この場合、ＶＢは、ＳＲ
ＡＭ１３内に記憶されたＣＯＢ構造内の仮想ブロック数領域（これは、仮想ブロ
ックアドレス…図１２参照）である）。ＶＡがＣＯＢ内にある場合には、コント
ローラのＳＲＡＭ１３内に記憶されたＣＯＢ構造内にＶＡを廃棄として記録し（
１５９）（これは、ＳＲＡＭ１３内のＣＯＢ構造のビットマスク領域内で、対応
するビットを１に設定することにより成される）、その後、ボックス１５８に進
む（ＷＰは有効か）。ＶＡがＣＯＢ内にない場合には、ＣＯＢを変更し（１６１
）、その後、ボックス１５９に進む（ＶＡを廃棄としてマークする）。

【０１２９】図２４は、図２３のボックス１６１で実行されるステップ（ＣＯＢの変更）の
フローチャートである。図２４は、一般に自明であるが、以下の注記と併せて読
まなくてはならない。すなわち、ボックス２００（ＶＡ．Ｂｌ、ＶＢ）：ＶＡ．ＢｌはＶＡの仮想ブロック領域
であり、ＶＢは先に説明したものと同じである。ボックス２０２（ＣＯＢは無効か）：ＶＢ＝０の場合、ＣＯＢは無効である。
ＶＢが０である場合、これは、この時点で旧データが無いことを示している。ボックス２０３，２０４（MaxRelの演算）：MaxRelは、ＣＯＢから再配置され
るセクタの最大数である。MaxRel＝P.Page−１である。この場合、P.Pageは、Ｗ
ＰまたはＲＰのページ領域（アドレス）である。ボックス２０５，２０６（ダミーエントリーをＷＳＬに加える）：再配置され
るブロックがまだ一杯に書き込まれていない場合には、対応する「ダミー」のセ
クタＬＡｓを最後のＷＳＬ（ＲＳＬ）エントリーに加えなければならない。ボックス２０７（セクタの再配置）：図２５を参照。ボックス２０８（ＷＭＡＰの書き込み）：ＷＭＡＰをＣＢに書き込む。この場
合、ＥＢ＋ＶＢおよびビットマップ内の対応するビットは１に設定される。必要
に応じて、ＣＢの書き換えを実行する。ボックス２０９（リストの更新）：ＶＢと等しいWRBArrayエントリーを見つけ
、それを無効としてマークするとともに、WRBArray内の同じＶＢに関する任意の
他のエントリーを無効としてマークする。WRBArrayは、実際には、最初にカウン
トアップするＷＢＬエントリーと最後にカウントダウンスルＲＢＬエントリーと
ともに、メモリの同じ領域内に実際に記憶されるＷＢＬおよびＷＳＬリストであ
る。２つのリストが中央で交わると、WRBArrayが一杯になる。ボックス２１０（ＣＯＢのセットアップ）：ＣＯＢ構造をＳＲＡＭ内で更新す
る。ＶＢ領域はＶＡ．Ｂｌに設定される。VA.Pageに対応する廃棄および削除マ
スク（Obs and Del Mask）ビットは１に設定される。他の全てのビットは０に設
定される。

【０１３０】図２５は、図２４のボックス２０７で実行されるステップ（セクタの再配置）
を示している。これは、以下の注記と併せて読まなくてはならない。すなわち、ボックス２２０，２２２，２３０：ＳＲＡＭ内のＣＯＢ構造の廃棄および削除
マスク領域を通り抜けるループを実行する。ボックス２２３（セクタは有効か）：ODMask［ｉ］＝０である場合、セクタは
有効である。すなわち、ＣＯＢの廃棄および削除マスクにおける０値は、このペ
ージが有効セクタを含んでいることを示している。ボックス２２４，２２５：ＲＰによって指し示されるブロックが既に一杯に書
き込まれている場合には、ＲＰ＝０である。ボックス２２６（ページヘッダーからのＬＡを記憶する）：ページヘッダーか
ら得られたＬＡは、一時的に記憶されて、エントリーをＲＳＬに加える際に使用
される。ボックス２２５（ＲＰ＝０）：エントリーをＲＳＬに加える。必要に応じて、
ＷＳＬ／ＲＳＬリリースを実行する。

【０１３１】図２６は、図２３のボックス１６０で、ライトポインタ（ＷＰ）を設定するた
めに実行されるステップを示している。図２５のボックス２２７でＲＰを設定す
るために、同様のプロセスが使用される。図２６は、以下の注記と併せて読まな
くてはならない。すなわち、ボックス２４０（WRArrayが一杯ではないか）：Last＜LastRE−１である場合
、WRArrayは一杯ではない。ここで、Last（全体的）は最後のＷＳＬエントリー
のインデックスである。LastREは、最後のＲＳＬエントリーのインデックスであ
る。ボックス２４２（WRBArrayが一杯ではないか）：ＬＢＬ＜ＬＲＢＬ−１である
場合、WRBArrayは一杯ではない。ここで、ＬＢＬおよびＬＲＢＬは、図２０にお
いて先に定義したものと同様である。ボックス２４４（リストのリリース）：ＳＡＴページ書き込み操作を実行する
。必要であれば、ＳＡＴブロック書き込みおよびＣＢ書き込みを実行する。ボックス２４６（ＮＥＢを満たす）：ＣＢ内に記憶されたＭＡＰから次のＮ（
Ｎ＝NEBSize）の消去ブロックを選択する。ボックス２４８（ＷＭＡＰの書き込み）：ErBlockに設定されたリンク領域お
よび０に設定されたビットマップ領域内の対応ビットとともに、ＷＭＡＰを書き
込む。必要に応じて、ＣＢ書き換えを実行する。

【０１３２】図２７は、削除セクタ操作において実行されるプロセスステップのフローチャ
ートである。これは、初期のステップにおいては、書き込み操作（図２３参照）
に類似している。すなわち、ＬＡがＶＡに変換され（２５０）される。２５２で
、セクタが削除される場合には、エラー状態をホストに戻す（２５４）。セクタ
が削除されない場合には、ＶＡがＣＯＢ内にあるか否かをチェックして（２５７
）、ＶＡがＣＯＢ内に無い場合には、ＣＯＢを変更する（２６１）（図２４と同
様）。ＶＡがＣＯＢ内にある場合には、ＣＯＢ内でＶＡを削除としてマークし（
２６９）、その後、デュアルポートＳＲＡＭ９（コントローラ内）のバッファの
うちの１つを複数の０で一杯にする（２７１）。その後、バッファからのこの「
オールゼロ」ページを、削除されるセクタに書きこむ（これによって、セクタを
削除する）。その後、有効状態をホストに戻す（２７５）（セクタが削除された
ことを確認する）。

【０１３３】初期化以下、初期化手続き及び電力損失リカバリ手続きについて説明する。簡単のた
め、単一のライトポインタシステム（すなわち、ＷＰだけ）に関してこれらを説
明する。しかしながら、無論、マルチプルライトポインタシステム（ＷＰ、ＳＷ
Ｐ、ＲＰ）に適するように手続きを拡張しても良い。全てのデータおよび制御構
造は、初期化中の走査が一般的に成されないように特別に構成される。殆ど全て
の制御構造（ＷＳＬおよびＷＢＬを除く）は、通常、ＣＢ内に記憶された対応す
る情報から得られる。カードの初期化中においては、以下の操作を実行すること
が必要である。１．ブートブロックから最後の制御ブロックポインタテーブルエントリーを読
み込み、ＣＢブロックの場所を確認する。２．ＣＢを操作することによってＴＢＬＰを再構成する。３．制御ブロック内の最後のＴＢＬエントリー内で規定されるライトポインタ
の位置の後に連続的に続くページのヘッダー／ＥＣＣ領域を走査して、最後のＳ
ＡＴ書き換え後に書き込まれたセクタを認識するとともに、ＷＳＬおよびＷＢＬ
を再構成する。４．ＣＢ内の対応するＭＡＰエントリーからＮＥＢを構成する。５．ＣＯＢおよびＡＳＢＬを構成する。６．最後のＭＡＰのErB領域内で参照されたブロックが実際に消去されたか否
かをチェックする。消去されていない場合には、消去操作を終了する。

【０１３４】ＷＳＬおよびＷＢＬの構成カードの初期化中、記憶されるライトポインタ（ＷＰ）の最後の値は、ＣＢ内
の最後のＴＢＬエントリーから読み込まれ、その場所の次のページで、ページヘ
ッダーの走査が実行されて、プロセッサのＳＲＡＭ内でＷＳＬおよびＷＢＬが再
構成される。消去場所が見つかると、最後のＳＡＴ書き換え後に書き込まれたセ
クタ系列の末端に辿りつく。このようなセクタ走査では、ライトポインタ（ＷＰ）が、ブロックの末端から
、隣接していないブロックの先頭へとジャンプすることができる、という事実を
考慮に入れなければならない。ＷＰによって成される全てのブロック移動は、Ｃ
Ｂ内のＭＡＰエントリーのリンク領域内に記録される。

【０１３５】ＣＯＢおよびＡＳＢＬの構成これらの構造は、対応するエントリーをＣＢからコピーすることによって再構
成することができる。また、ＣＯＢ構造を構成するためには（その中の削除セク
タを認識するためには）、ＣＢ内の最後のＭＡＰエントリーの廃棄（Obs）領域
内にアドレスが規定されているこれらのセクタを含む現在のブロックを走査する
必要がある。このブロック内の廃棄セクタを確認するためには、ＷＳＬおよびＷ
ＢＬを走査することも必要である。ＡＳＢＬページを記録するためには、ＴＢＬ
からＡＳＢアドレスを認識し、その後、それらのヘッダー／ＥＣＣ領域を走査し
なければならない。

【０１３６】電力損失リカバリメモリシステムにおいては、正常に動作でき、また、電力が回復された際、電
力が除去された状況下であっても、記憶されたデータが失われないことが必要で
ある。しかしながら、電源ＯＮの直後にメモリシステムが全ての正常状態を回復
する必要はなく、正常に動作できるだけで良い。任意の異常状態が何時検知され
ようとも、正常状態は、例外として、その後に回復され得る。

【０１３７】以下の任意の操作が実行されている時に供給電圧が除去されると、メモリシス
テムの正常状態が低下する。１．ホストからのデータセクタの書き込み２．移動されるデータセクタの書き込み３．制御データブロック（ＣＢまたはＢＢ）へのエントリーの書き込み４．制御データブロック（ＳＡＴまたはＣＢ）へのページの書き込み５．廃棄セクタもしくは制御データを有する任意のブロックの消去

【０１３８】ホストからデータセクタを書き込んでいる間の電力損失この場合、書き込まれているデータが失われることがあるが、書き込みコマン
ドが終了してセクタを再び書き込むことができるといった情報は、ホストに与え
られない。不完全に書き込まれたセクタは、不完全書き込み操作の結果として、
フラッシュメモリ内に存在している場合がある。これは、ＣＢ内の最後のリンク
パラメータによって規定されるブロック内のページヘッダーを読み込むことによ
ってライトポインタの値が設定されると、初期化中に検知される。最後に検知さ
れたセクタは、そのＥＣＣをチェックするために完全に読み込まなければならな
い。また、次のページは、それが完全に消去されることをチェックするように読
み込まれなければならない。不完全に書き込まれたセクタが検知される場合には
、他の全てのセクタは、次の消去ブロックの最初に、新たなライトポインタ位置
へと再配置され、その後に、ブロックが消去されなければならない。

【０１３９】再配置されるデータセクタの書き込み中の電力損失これは、前述したように、初期化中、ライトポインタを定めるプロセスにおい
て検知される。セクタを再配置させてブロックを消去する場合と同じ動作が成さ
れなければならない。また、ライトポインタの直前の論理セクタアドレスと、Ｃ
Ｂ内の廃棄（Obs）パラメータによって規定されるブロック内の廃棄セクタの論
理セクタアドレスとを比較することによって、不完全な再配置操作が検知されな
ければならない。保留の任意のセクタ再配置は、初期化中に完了されなければな
らない。

【０１４０】制御データブロック（ＣＢまたはＢＢ）へのエントリーの書き込み中の電力損失この状態は、ＣＢおよびＢＢ内のエントリーが読み込まれ且つそれらのＥＣＣ
がチェックされると、通常の初期化中に検知される場合がある。エントリーのＥ
ＣＣがエラーを示している場合には、そのエントリーを無視すべきである。ＣＢ
またはＢＢエントリー書き込み操作を開始した初期の動作は正確に完了されず、
この操作が通常の動作中に繰り返される時、エントリーは、その後、正確に書き
込まれる。

【０１４１】制御データブロック（ＡＳＢ）へのページの書き込み中の電力損失この状態は、ＡＳＢ内のページが読み込まれ且つそれらのＥＣＣがチェックさ
れると、通常の初期化中に検知される場合がある。ページのＥＣＣがエラーを示
している場合には、そのページを無視すべきである。ＡＳＢページ書き込み操作
を開始した初期の動作は正確に完了されず、この操作が通常の動作中に繰り返さ
れる時、ページは、その後、正確に書き込まれる。

【０１４２】全ての制御データブロック（ＳＡＴまたはＣＢ）の書き込み中の電力損失これによって、不完全な制御データブロックが、他のデータ構造によるそれと
は無関係に、フラッシュメモリ内に存在するようになる。この状態が初期化中に
検知される必要はない。また、ブロックは、「損失ブロック」として存在するこ
とが許されても良い。ブロック書き込み操作を開始した初期の動作は正確に完了
されず、この操作が通常の動作中に繰り返される時、ブロックは、その後、正確
に書き込まれる。通常の動作の後段で、損失ブロックは、そのＭＡＰ状態に関す
る矛盾、あるいは、システム内の消去ブロック数における矛盾を発見することに
よって検知される（図１６のキャパシティマップ参照）。その後、必要に応じて
、除外ルーチンは、フラッシュメモリ全体を走査することによって、そのブロッ
クを認識して消去する。

【０１４３】廃棄セクタまたは制御データとともにブロックを消去する間の電力損失これによって、不完全に消去されたブロックがフラッシュメモリ内に存在する
ようになる。この状態は、ＣＢ内の最後のＭＡＰエントリー内のErB領域によっ
て参照されるブロック状態がチェックされると、初期化中に検知される。必要に
応じて、このブロックの再消去を実行することができる。

【０１４４】更なる別の実施例本発明の範囲から逸脱することなく、前述した実施例を様々に変形することが
できる。例えば、消去操作を扱う他の方法は、２つのＣＯＢ（および、２つのＣ
ＯＳＢ）の存在を常に許容することである。この利点は、メモリ容量を最大限に
利用できることである。前述した実施例においては、１つのＣＯＢだけが許容さ
れたが、ＣＯＢを作りたいブロック内にライトポインタがある場合には、１つの
ＰＯＢの一時的な存在を許容しても良い。これは、ＰＯＢを有することが必要な
場合に、ＰＯＢのために割当てることができる十分な消去メモリ容量が常に存在
していなければならないことを意味する。したがって、このメモリ容量を最大限
に利用できることは有益であり、これを実現する1つの方法が、２つのＣＯＢの
存在を常に許容すること、すなわち、ＰＯＢを不要にすることである（必要な場
合、第２のＣＯＢがＰＯＢとして作用することができる）。そのような２ＣＯＢ
システムにおいて、新たなＣＯＢを形成することが必要な場合には、２つのＣＯ
Ｂのうちの古い方のＣＯＢを消去する（古い方のＣＯＢ内にライトポインタが無
い場合には、新しい方のＣＯＢを消去する）。

【０１４５】図３、および、メモリシステム内の各フラッシュページにおけるデータ配置の
説明に関し、以下、ページ内にデータを記憶する幾つかの別の方法を提案する。
図２８は、典型的な５２８バイトのＮＡＮＤ型もしくはＡＮＤ型フラッシュメモ
リのページ１の物理的な群分離を示している。ページは、５１２バイトの「デー
タ領域」３００と、１６バイトの「スペア領域」３０２とを備えている。図３に
関して前述した実施例において、コントローラ８は、データ領域３００内に５１
２バイトの情報１ａ（例えば、１つのホストデータセクタ）を記憶し、スペア領
域３０２内にヘッダー１ｂおよびＥＣＣ１ｃ（以下、これらをまとめて、オーバ
ーヘッドデータと称する）を記憶する。しかしながら、ページ１内における他の
データ配置も可能である。例えば、図２９に示されるように、データ領域３００
の第１の部分３０３内にヘッダ１ｂおよびＥＣＣ１ｃが記憶され、データ領域３
００の残りの部分とスペア領域３０２とから成る部分３０４内に情報１ａが記憶
されても良い。

【０１４６】図３０に示されるように、フラッシュページの先頭からオフセットした位置に
ヘッダー１ｂおよびＥＣＣ１ｃを書き込むとともに、残っているヘッダーおよび
ＥＣＣの両側の空間内にホストデータセクタ（「ユーザデータ」と称しても良い
）を書き込むこともできる。ＯＤのオフセット量（オフセットＳ）は、例えば、
（ａ）ページ１の物理アドレス（ＰＡ）、あるいは、（ｂ）ページ１に書き込ま
れるユーザデータ（すなわち、ホストデータセクタ）の第１のバイト内の１また
は複数のビットに応じて決定されても良い。図３１（ａ）は、セクタ書き込み操
作の開始前におけるコントローラバッファ３２０内のデータの配置を示している
。データは、ユーザデータの第１の部分３３２として、また、ヘッダデータの第
２の部分３２４として配置されている。図３１（ｂ）は、オフセットＳがユーザ
データの最初のバイト内の１または複数のビットによって決定される（前述した
選択（ｂ））書き込み操作の終了後における、フラッシュメモリページ内のデー
タの配置を示している。データは、ユーザデータから成る第１の部分３２６とし
て記憶され、その後、ユーザデータから成る第２の部分３２８として記憶され、
その後、ヘッダー１ｂおよびＥＣＣ１ｃとして記憶され、その後、ユーザデータ
から成る第３の最終部分３３０として記憶される。部分３２６と部分３２８とを
足した長さは、部分３２６内のデータに依存する。部分３２６の長さは最小オフ
セット以下に規定され、部分３２８の長さは、正確なオフセットＳを与えるため
に、部分３２６内のデータに基づいて演算される。ユーザデータから成る第１お
よび第２の部分３２６，３２８は別個に認識され、これにより、第１の部分３２
６は、１つの操作でコントローラによりフラッシュメモリから読み込まれるとと
もに、次の操作でコントローラによって読み込まれる第２の部分３２８の長さを
決定するためにコントローラによって演算される。図３２は、書き込み操作中に
コントロールバッファからフラッシュメモリにデータを送信するために使用され
るコントローラコマンドのシーケンスを詳細に示した表である。

【０１４７】ユーザデータの１または複数のビットの関数であるオフセットＳを選択する１
つの利点は、全てのセクタにおいて、オーバーヘッドデータが５２８バイトデー
タセグメント内の同じ位置に挿入されないという点である。これにより、メモリ
アレーのカラム欠陥といったフラッシュメモリ内のシステム故障時に、多数のセ
クタにおいて、貴重なオーバーヘッドデータが同時に失われることが防止される
。

【０１４８】図３３は、図３１（ｂ）のフラッシュメモリページにおける読み込み操作終了
後のコントローラバッファのデータ配置結果を示している。バッファ内のデータ
が配置された後に、ユーザデータから成る第１の部分３２２およびヘッダーデー
タから成る第２の部分３２４が配置され、その後に、ＥＣＣから成る第３の最後
の部分３２５が配置されているのが図３３から分かる。図３４は、読み込み操作
中にフラッシュメモリからコントローラバッファへデータを送信するために使用
されるコントローラコマンドのシーケンスを詳細に示す表である。

【０１４９】さらに、複数のフラッシュチップに対するインターリーブ書き込み操作に関し
ては、マルチプルフラッシュチップメモリシステムにおいて既に説明したように
、複数のチップに対して略同時に書き込む技術は、物理的なページサイズがコン
トローラによるセクタ書き込みの多様なサイズである単一のメモリチップにデー
タを書き込むために使用することもできる。例えば、コントローラが均一のサイ
ズのセグメントにデータを書き込む場合、メモリの各ページは、コントローラに
よって書き込まれる（ユーザ＋オーバーヘッド）データのセグメントサイズの４
倍である。

【０１５０】本発明は、ＮＡＮＤ型メモリだけでなく、ＡＮＤ型およびＮＯＲ型といった他
のタイプのメモリにも適用できる。ＡＮＤ型フラッシュメモリの場合、ブロック
の各ページは、図２８のＮＡＮＤページフォーマットと同じフォーマットを有し
、前述したようにページ内でデータを任意に配置することができる。本発明のコ
ントローラは、たとえ、不良セクタを含むブロック内で、消去されるそのブロッ
ク内の個々の良好なセクタが個別に消去される場合であっても、セクタのブロッ
ク内のメモリを依然として消去する。すなわち、コントローラは、不良セクタを
含む任意のブロックを不良セクタとして処理せず、その代わり、それらを良好な
（消去可能な）ブロックとして処理し、これらのブロック内の良好なセクタを利
用する。しかしながら、ＡＮＤ型の実施例において、コントローラは、ＳＡＴブ
ロックもしくはＡＳＢｓに関し、全て良好なセクタを含むブロックのみを使用す
る。

【０１５１】ＡＮＤ型フラッシュメモリが使用され且つメモリシステムが前述したようにイ
ンターリーブチップ書き込み操作を使用するマルチプルフラッシュチップシステ
ムである場合、また、仮想ブロックのうちの１つの任意のセクタブロック（ペー
ジ）が不良セクタを含んでいる場合、コントローラによって、ライトポインタは
、このセクタをスキップして、ブロック内の次の良好なセクタへと進む。例えば
、ｃをチップとし、ｓをセクタとした場合、４つのセクタ書き込みのバーストが
ｃ３ｓ５、ｃ４ｓ５、ｃ１ｓ６、ｃ２ｓ６であって、ｃ１ｓ６が不良セクタであ
ると、順序は、ｃ３ｓ５、ｃ４ｓ５、ｃ２ｓ６、ｃ３ｓ６となる。これは、１つ
の仮想ブロック内の１つのブロックが１または複数の不良セクタを含んでいる場
合にコントローラがそのブロックを不良ブロックとして処理し且つ仮想ブロック
全体を不良仮想ブロックとして処理するＮＡＮＤ型メモリに基づく実施例と対称
的である。

【０１５２】ＮＯＲ型フラッシュメモリを使用する場合、好ましい実施例において、メモリ
システムのコントローラは、均一サイズの５２８バイトセクタの状態で、データ
構造をフラッシュメモリに書き込んだり、データ構造をフラッシュメモリから読
み込んだりする。図３５は、そのような３つのセクタ１，２，３がＮＯＲメモリ
のブロック４’内にある状態を概略的に示している。ＮＯＲブロック内の１列の
メモリがたった５１２バイトであるため、ＮＯＲ内の各セクタは、１列を満たす
とともに、次の列を満たすように回り込むようになる。しかしながら、ＮＯＲメ
モリ内のセクタを異なった方法で規定することもできる。５２８バイトを下回る
或は上回るサイズのセクタを使用することもでき、また、ブロックは、ワンサイ
ズ以上大きいセクタを含んでいても良い。コントローラは、ＮＡＮＤ型およびＡ
ＮＤ型メモリページに関して既に述べた任意の様々な異なる方法により、ユーザ
およびオーバーヘッドデータを含む各セクタ内でデータを配置しても良い。

【０１５３】前述したことから分かるように、メモリシステムがＮＡＮＤ型、ＡＮＤ型、Ｎ
ＯＲ型のメモリアレーである場合、メモリシステムの物理セクタは、メモリアレ
ーそれ自身の物理アーキテクチャと特定の関係を有している必要は全くない。例
えば、セクタがアレーの列（ページ）に対応している必要はなく、また、１つの
セクタとこれに隣接するセクタとの間の境界を認識できるように物理的特徴が存
在している必要もない。常に１つのユニットとしてコントローラにより処理され
るメモリセル群として、セクタを解釈することができる。異なるセクタは同じサ
イズを有している必要はない。また、セクタの物理的構造は、セクタ内に記憶さ
れるデータに依存しない。また、メモリセルの列（ページ）内の欠陥領域が容認
され且つ物理セクタへの書き込み時にコントローラによって飛び越えられるよう
な実施例も可能である。

【０１５４】ＳＡＴに関しては、前述したように、ＳＡＴが好ましくはメモリアレー６の１
または複数のブロック内に記憶される一方で、コントローラにアクセス可能な別
個の不揮発性メモリをメモリシステム１０に設けることもできる。この場合、コ
ントローラは、この別個のメモリ内にＳＡＴを記憶する。

【０１５５】最後に、前述した実施例の変形バージョンにおいては、前述したように、利用
可能な消去ブロックを常にその昇順で使用する代わりに、コントローラは、消去
ブロックを他の順番で使用する。この変形例において、ＮＥＢリストは、現在利
用可能な全ての消去ブロックの選択されたサブセットを含んでおり、ＮＥＢリス
ト内の最初のブロックアドレスが、使用される次の消去ブロックである。この最
初のブロックアドレスは、それがデータ記憶の用途で割当てられた時に、ＮＥＢ
リストから除去される。形成される任意の新たな消去ブロック（例えば、ホスト
からの削除コマンドに続く、旧データの形成）は、ＮＥＢリストの低部に加えら
れる。これは、コントローラ（例えば、ホストからの所定数のセクタ書き込みコ
マンドであっても良い）によって決定される所定の期間だけ続く。そして、その
期間の終端で、コントローラは、ＮＥＢ内のエントリーを現在利用可能な消去ブ
ロックの新たなサブセットに置き換えることにより、ＮＥＢリストを再びコンパ
イルする。全ての消去ブロックの全セットから成るサブセットは、物理ブロック
アドレスを上昇する順序で都合良く順次に使用されても良い。この変形例は、全
てのブロックの消去状態をモニタして記憶することに伴うメモリ空間の要件を低
減させる点において、幾つかの利点を有する。

【図面の簡単な説明】

【図１】その中に３つのセクタを示すＮＡＮＤ型フラッシュメモリのセクタの１つのブ
ロックの概略図である。

【図２】フラッシュチップとコントローラチップとを備えるメモリシステムのブロック
図である。

【図３】ＮＡＮＤ型もしくはＡＮＤ型のフラッシュメモリ内のデータの１ページの概略
図である。

【図４】図３のページのヘッダー領域の構造を示す図である。

【図５】１ページの物理アドレス（ＰＡ）のフォーマットを示す図である。

【図６】制御ブロック（ＣＢ）エントリーを示す図である。

【図７】テーブルブロックリスト（ＴＢＬ）内の１つのエントリーを示す図である。

【図８】ＭＡＰエントリーのフォーマットを示す図である。

【図９】ＡＳＢリスト（ＡＳＢＬ）内の１つのエントリーのフォーマットを示す図であ
る。

【図１０】カレントオブソリートブロック（ＣＯＢ）構造のフォーマットを示す図である
。

【図１１】本発明の一実施例に係るマルチプルフラッシュチップメモリシステムの仮想ブ
ロック内にセクタが書き込まれる順番を示すテーブルである。

【図１２】仮想アドレス（ＶＡ）のフォーマットを示す図である。

【図１３】ＶＡからのＰＡの取得方法を示す図である。

【図１４】本発明に係るマルチプルフラッシュチップメモリシステムに複数のセクタを書
き込む間の操作のタイミングを示す図である。

【図１５】コントローラチップのブロック図である。

【図１６】本発明のメモリシステムのために割当てられたメモリ容量を示すテーブルであ
る。

【図１７】アドレス変換プロセスを示すフローチャートである。

【図１８】図１７のボックス５８で実行されるステップのフローチャートである。

【図１９】４つのフラッシュチップおよびコントローラチップを備えるマルチプルフラッ
シュチップメモリシステムのブロック図である。

【図２０】図１７のボックス５６で実行されるステップのフローチャートである。

【図２１】図１７のボックス４４で実行されるステップのフローチャートである。

【図２２】セクタ読み込み操作のフローチャートである。

【図２３】セクタ書き込み操作のフローチャートである。

【図２４】図２３のボックス１６１で実行されるステップのフローチャートである。

【図２５】図２４のボックス２０７で実行されるステップのフローチャートである。

【図２６】図２３のボックス１６０で実行されるステップのフローチャートである。

【図２７】セクタ削除操作のフローチャートである。

【図２８】ＮＡＮＤ型もしくはＡＮＤ型のフラッシュメモリ内のページの物理的な群分離
を示す図である。

【図２９】図２８のフラッシュページ内にデータを配置する他の方法を示す図である。

【図３０】図２８のフラッシュページ内にデータを配置する更なる他の方法を示す図であ
る。

【図３１（ａ）】セクタ書き込み操作前におけるコントローラのバッファメモリ内のデータを示
す図である。

【図３１（ｂ）】図３０の実施例にしたがってデータが配置された場合における、書き込み操作
終了後のフラッシュページ内のデータを示す図である。

【図３２】図３１（ａ）および図３１（ｂ）の書き込み操作中に、コントローラバッファ
からフラッシュメモリにデータを送信するために使用されるコントローラコマン
ドのテーブルである。

【図３３】読み込み操作後におけるコントローラのバッファメモリ内のデータを示す図で
ある。

【図３４】図３３の読み込み操作中にフラッシュメモリからコントロールバッファにデー
タを送信するために使用されるコントローラコマンドのテーブルである。

【図３５】その中に３つのセクタを示すＮＯＲ型フラッシュメモリ内のセクタの消去可能
ブロックの概略ブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者オスペンスカヤナターリャビクトロブナロシア連邦 194100、サンクトペテルブルク、アイ−ムリンスキープロスペクト 29／20 アパト 63 (72)発明者テイラーリチャードマイケルイギリスイーエイチ22 ２エイキューミドロージャン、ダルキース、ニューミルスロード 41、オールドソーミルハウス (72)発明者ゴロベッツセルゲイアナトリービッチイギリスイーエイチ９１エスイーエジンバラ、イーストメイフィールド 16、１エフエルＦターム(参考） 5B018 GA04 HA35 KA14 MA22 NA06 5B060 AB26 5B065 BA05 CC03 CC08

Claims

【特許請求の範囲】

【請求項１】個別にアドレス可能で、かつ、セクタの消去可能ブロック内
に設けられた不揮発メモリセクタを有し、前記セクタは、各々、メモリ内の自身
の物理的位置を定義する物理アドレスを含む半導体メモリと；データ構造のメモリへの書き込みとメモリからの読出しを行い、かつ、消去用
として処理されるブロックと非消去用として処理されるブロックとにセクタのブ
ロックを分別するためのコントローラとを具備するホストプロセッサに接続する
ためのメモリシステムであって、前記コントローラは、ホストプロセッサから受け取った論理アドレスをメモリ内の前記メモリセクタ
の物理アドレスに翻訳する手段と；ホストプロセッサからのデータが書き込まれるセクタの物理アドレスを指示す
るライトポインタ（ＷＰ）とを備え、該ライトポインタ（ＷＰ）は、消去用とし
て処理される任意のブロックにおけるメモリセクタの物理アドレスをくまなく所
定の順番で移動するように、また、ブロックが満杯の場合は、別の消去ブロック
に移動するようにコントローラによって制御され、ホストプロセッサからセクタ書き込みコマンドを受けると、前記ライトポイン
タ（ＷＰ）がその時点で指示する物理アドレスを論理アドレスに割当てることに
よって、コントローラはホストプロセッサから受け取った論理アドレスをデータ
が書き込みされる物理アドレスに翻訳し、かつ、コントローラによって既に割当
てられている各々の物理アドレスで論理アドレスのセクタ割当てテーブル（SAT
）をコンパイルして、ホストプロセッサからのデータがメモリセクタに書き込み
される頻度より少ない頻度でＳＡＴを更新するよう構成されたシステム。
【請求項２】前記ライトポインタ（WP）は、消去用に処理されるブロック
中を所定の順序で移動するようコントローラによって制御されている請求項１に
記載のメモリシステム。
【請求項３】ＳＡＴの物理セクタアドレスは、論理セクタアドレス（ＬＳ
Ａ）によって命令され、Ｎ番目のＳＡＴエントリーは、論理アドレスNを有する
データが書き込みされたセクタの物理アドレスを備える請求項１または２に記載
のメモリシステム。
【請求項４】前記コントローラは、ホストプロセッサからセクタ読出しコ
マンドを受け取ると、以前、前記論理セクタアドレスに割当てた物理セクタアド
レスを得るために、ＳＡＴ内において、ホストプロセッサから受け取った論理セ
クタアドレス（ＬＳＡ）を検索するように構成された請求項３に記載のメモリシ
ステム。
【請求項５】ＳＡＴが、半導体メモリのメモリセクタの前記ブロックのう
ち、少なくとも１つに記憶されている前記請求項の何れかに記載のメモリシステ
ム。
【請求項６】コントローラは、ブロック全体におけるＳＡＴを再書き込み
することでＳＡＴを更新するよう構成されている請求項５に記載のメモリシステ
ム。
【請求項７】セクタブロックのうち、少なくとも１個のブロック（ＡＳＢ
）がＳＡＴブロックの個別セクタの修正バージョンを含んでいる請求項５または
６に記載のメモリシステム。
【請求項８】前記ＡＳＢブロックのセクタが各々、それが更新するＳＡＴ
ブロックのセクタの物理アドレスを含む請求項７に記載のメモリシステム。
【請求項９】前記ＡＳＢブロックの全てのセクタがＳＡＴセクタの修正バ
ージョンを書き込まれるとき、ＳＡＴブロックはそれぞれＡＳＢブロック内の全
ての修正バージョンを含むように再書き込みされ、かつ、ＡＳＢブロックが消去
される請求項７または８に記載のメモリシステム。
【請求項１０】コントローラがライトポインタ（ＷＰ）を制御して、各ブ
ロックが書き込みデータで満杯になると、物理アドレスの番号昇順で、消去ブロ
ック中を連続的に移動するように構成されている前記請求項の何れかに記載のメ
モリシステム。
【請求項１１】物理アドレス順で最高位のブロックセクタがひとたびデー
タで満杯になると、コントローラによる消去処理途中の全てのブロック中、番号
的に最下位の物理アドレスを有するセクタのブロックを取り囲むようにＷＰがコ
ントローラによって制御されるという意味から、ライトポインタ（ＷＰ）の制御
が循環式である請求項１０に記載のメモリシステム。
【請求項１２】コントローラがライトポインタ（ＷＰ）を制御して、消去
ブロック中を物理アドレス順で非連続的に移動するように構成されている請求項
１〜９の何れかに記載のメモリシステム。
【請求項１３】前記メモリセクタ（１）はそれぞれ、物理的にデータエリ
ア（３００）とスペアエリア（３０２）とに分割され、コントローラは、セクタ
のデータエリア（３００）の始めからオフセットされるセクタ位置において、ヘ
ッダデータおよびエラー修正コードデータ（ＥＣＣ）を含むオーバーヘッドデー
タ（ＯＤ）を書き込みし、かつ、ホストプロセッサから受け取ったユーザデータ
をオーバーヘッドデータ（ＯＤ）の何れか一方の側のセクタにおける残りスペー
スに書き込みする構成されている請求項１〜１２の何れかに記載のメモリシステ
ム。
【請求項１４】前記オーバーヘッドデータ（ＯＤ）は、セクタに書き込み
されるユーザデータのうち少なくとも１ビットによって決定される総計によって
オフセットされる請求項１３に記載のメモリシステム。
【請求項１５】前記セクタブロックの各々におけるメモリセクタは、ユニ
ットとしてまとめて消去できる前記請求項の何れかに記載のメモリシステム。
【請求項１６】前期セクタブロックの各々におけるメモリセクタは、個別
に消去することもできる請求項１５に記載のメモリシステム。
【請求項１７】コントローラがメモリの消去操作を制御してメモリセクタ
のブロック全体のみを消去し、その中のメモリセクタが全て消去セクタである場
合は、セクタのブロックがコントローラによって消去ブロックとして処理される
前記請求項の何れかに記載のメモリシステム。
【請求項１８】１つのブロックが１個または２個以上の不良セクタを含ん
でいる場合、コントローラがそのブロック全体を不良と定義し、非消去ブロック
として処理し、それによりデータがそのブロックに書き込みされない請求項１７
に記載のメモリシステム。
【請求項１９】１つのブロックが１個または２個以上の不良セクタを含ん
でいる場合、コントローラがそのブロックを消去ブロックとして処理し、それに
よりコントローラは該ブロック内の良好セクタをデータ保存用に使用し、メモリ
システムは不良セクタを識別するテーブルを含み、コントローラは、次にライト
ポインタ（ＷＰ）が移動するセクタアドレスが不良セクタかどうかをチェックし
、アドレスが不良セクタの場合は、その不良セクタをスキップして、次に書き込
みが行われるセクタのアドレスに所定の順序で移動させる請求項１６に記載のメ
モリシステム。
【請求項２０】セクタブロックは各々、メモリ内での自身の物理的位置を
定義する物理ブロックアドレスを有し、前記メモリセクタの各々の物理アドレス
は、それが位置するブロックの物理ブロックアドレスを含み、コントローラは、
消去処理されるセクタブロックの少なくとも何個かの物理ブロックのアドレスを
ブロック内をＷＰが移動する順番に並べたリストをコンパイルし、該リストを利
用して、次に書き込みが行われるセクタブロックを素早く識別し、コントローラ
が前記リストを保存するための一時的記憶手段をさらに含んでなる前記請求項の
何れかに記載のメモリシステム。
【請求項２１】コントローラが以前に別のセクタに書き込みされた旧デー
タを伝えるセクタ書き込みコマンドをホストプロセッサから受け取ると、その時
点の旧データを有するセクタのアドレスをメモリシステムの一時的記憶域に保存
する前記請求項の何れかに記載のメモリシステム。
【請求項２２】コントローラがホストプロセッサからユーザによるセクタ
除去コマンドを受け取ると、除去すべきセクタを廃棄としてマークし、かつ、該
セクタのアドレスを前記一時的記憶手段に保存するよう構成されている請求項２
１に記載のメモリシステム。
【請求項２３】コントローラは、いかなる場合も、ライトポインタ（WP）
によって書き込みされた旧データを有する１個または２個以上のセクタを含むブ
ロック（以下、これをカレントオブソリートブロック（ＣＯＢ）と称す）を予め
決められた数しか容認せず、その結果、前記ＣＯＢ内の全てのセクタが旧データ
を含むと、前記ＣＯＢは即座に消去される請求項２１または２２に記載のメモリ
システム。
【請求項２４】ＣＯＢ以外のブロックにあるセクタが旧データを含む場合
、コントローラは、前記ＣＯＢ内の有効（非廃棄）セクタにある任意のデータを
別のブロックに再配置し、その後前記ＣＯＢを消去し；ＣＯＢ以外のブロックに
ある前記セクタを廃棄としてマークし；前記別のブロックを新しいＣＯＢとして
指定する請求項２３に記載のメモリシステム。
【請求項２５】前記の予め決められたＣＯＢｓの数が１個である請求項２
３または２４に記載のメモリシステム。
【請求項２６】コントローラが前記有効データを再配置するブロックは、
ライトポインタ（ＷＰ）がその時点で位置するブロックである請求項２４に記載
のメモリシステム。
【請求項２７】前記有効データが再配置されるセクタの物理アドレスを指
し示すために別のライトポインタ（以下、リロケーションポインタ（ＲＰ）と称
す）を備え、リロケーションポインタ（ＲＰ）は常にライトポインタ（ＷＰ）と
は異なるセクタブロックに位置する請求項２４に記載のメモリシステム。
【請求項２８】ホストプロセッサからのシステムデータが書き込まれるセ
クタの物理アドレスを指し示すためにさらに別のライトポインタ（以下、システ
ムライトポインタ（ＳＷＰ）と称す）を備え、システムライトポインタ（ＳＷＰ
）は常にライトポインタ（ＷＰ）とは異なるブロックに位置する請求項２７に記
載のメモリシステム。
【請求項２９】コントローラは１つまたは２つ以上の廃棄セクタを含む少
なくとも２個のブロックが任意のときに存在することを容認し、前記ブロックの
一方は前記ＣＯＢであり、他方は１つまたは２つ以上の旧システムデータセクタ
を含むカレント・オブソリート・システム・ブロック（COSB)であり、ＣＯＳＢ
の消去を容認するために任意のシステムデータセクタを再配置することが必要に
なった場合、再配置されたシステムデータはシステムライトポインタ（ＳＷＰ）
がその時点で指示するアドレスに送られる請求項２８に記載のメモリシステム。
【請求項３０】有効システムデータが再配置されるセクタの物理アドレス
を指し示すために、さらに別のライトポインタ（以下、システムリロケーション
ポインタ（ＳＲＰ）と称す）を備え、システムリロケーションポインタポインタ
（ＳＲＰ）は常にライトポインタ（ＷＰ）及びシステムライトポインタ（ＳＷＰ
）とは異なるセクタブロックに位置する請求項２８に記載のメモリシステム。
【請求項３１】コントローラによるＣＯＢの消去が必要なときにＣＯＢが
前記ライトポインタ（ＷＰ、ＲＰ、ＳＷＰ、ＳＲＰ）のうち１つを含んでいる場
合、旧データは既に別のブロックに作成されているので、コントローラは新しい
ＣＯＢの作成を実行する一方、旧ＣＯＢの消去を保留し（以下、保留オブソリー
トブロック（ＰＯＢ）と称す）、これはＰＯＢ内の全消去セクタが充填され、か
つ、コントローラの定義に従って前記ポインタが次に使用される消去ブロックに
移動するまで保留され、このときＰＯＢ内の任意の有効（非廃棄）データはコン
トローラによって再配置され、ＰＯＢが消去される請求項２８〜３０の何れかに
記載のメモリシステム。
【請求項３２】ＳＡＴが最後に更新されてから、ＲＰ（以下、リロケーシ
ョンセクタリストまたはＲＳＬと称す）と、ＳＷＰ（以下、ライトシステムセク
タリストまたはＷＳＳＬと称す）と、ＳＲＰ（以下、システムリロケーションセ
クタリストまたはＳＲＳＬと称す）とによってリロケーションデータが書き込み
されたメモリ内のセクタに対応する論理セクタアドレスのそれぞれのリストをメ
モリシステムの一時的記憶域に保存するように、また、ＲＰと、ＳＷＰと、ＳＲ
Ｐ（以下、リロケーションブロックリスト（ＲＢＬ）と称す）と、ライトシステ
ムブロックリスト（ＷＳＢＬ）と、システムリロケーションブロックリスト（Ｓ
ＲＢＬ）とによって使用されたブロック順序に対応するリストを前記一時的記憶
域に保存するようにコントローラが構成される請求項２９に記載のメモリシステ
ム。
【請求項３３】ホストプロセッサからのメモリへのデータ構造の書き込み
に加えて、コントローラは、制御情報として示されるメモリデータの生成および
書き込みを行い、また、ホストプロセッサから受け取ったデータ構造が書き込ま
れるメモリセクタブロックのうち、１個または２個以上の異なるブロック（制御
ブロックまたはＣＢｓ）にそうした制御情報を書き込むように構成された前記請
求項の何れかに記載のメモリシステム。
【請求項３４】コントローラは、全ＳＡＴブロックのブロックアドレスリ
ストを少なくとも１個の前記制御ブロックに記憶する請求項３３に記載のメモリ
システム。
【請求項３５】コントローラは前記１個または２個以上の制御ブロックの
ブロックアドレスをメモリの専用ブロック（ブートブロックまたはＢＢ）に記憶
し、この専用ブロックはいかなる不良セクタも含まないメモリセクタの第１ブロ
ックである請求項３３または３４に記載のメモリシステム。
【請求項３６】全ＳＡＴブロックアドレスの前記リストは複数のリスト部
（テーブルブロックリストまたはＴＢＬｓ）形式であり、かつ、各リスト部が論
理的に連続する一群のＳＡＴブロックのブロックアドレスを含む請求項７、８ま
たは９に従属する請求項３４に記載のメモリシステム。
【請求項３７】コントローラは、ＳＡＴが最後に更新されてからライトポ
インタ（ＷＰ）によって書き込みされたデータ構造用の論理セクタアドレスのリ
スト（ライトセクタリストまたはＷＳＬ）をメモリシステムの一時的記憶域に保
存する請求項７〜９の何れかに記載のメモリシステム。
【請求項３８】コントローラはＳＡＴが最後に更新されてからデータを書
き込むためにライトポインタ（ＷＰ）によって使用されたブロックの順番を前記
一時的記憶域に保存し、この順番は更新されたセクタのアドレスがＷＳＬに保持
されるブロックのブロックアドレスリスト（ライトブロックリストまたはＷＢＬ
）の形式で記憶される請求項３７に記載のメモリシステム。
【請求項３９】ＷＳＬは予め決められた大きさで、ひとたびＷＳＬが一杯
になると少なくとも１個のＳＡＴブロックまたはＡＳＢブロックが更新され、Ｗ
ＳＬおよびＷＢＬが空になる請求項３８に記載のメモリシステム。
【請求項４０】コントローラは、開始物理セクタアドレスと、ＳＡＴブロ
ックまたはＡＳＢブロックが最後に更新されてからデータが書き込みされたセク
タを有するブロック間のリンクとを半導体メモリの前記制御ブロックに記憶する
請求項３８に記載のメモリシステム。
【請求項４１】前記セクタは各々メモリの単一“ページ”、すなわち、メ
モリセクタの前記ブロックにあるメモリセルの一列から成る前記請求項の何れか
に記載のメモリシステム。
【請求項４２】コントローラは、均一にサイズ設定されたデータセグメン
ト内のメモリセクタに対してデータを書き込み、また、前記メモリセクタからデ
ータを読み込む前記請求項の何れかに記載のメモリシステム。
【請求項４３】全てのメモリセクタが同一サイズであり、前記データセグ
メントは各々、前記メモリセクタと均等なサイズである請求項４２に記載のメモ
リシステム。
【請求項４４】コントローラがＳＡＴから最も新しくアクセスしたＳＡＴ
を含む一群の連続ＳＡＴエントリーを記憶させる一時的キャッシュメモリをさら
に含む前記請求項の何れかに記載のメモリシステム。
【請求項４５】コントローラは、ＳＡＴセクタの書き込み操作が実行され
るたびに更新される全てのＡＳＢブロックとこれらのＡＳＢブロックが連想させ
るＳＡＴブロックの物理アドレスのリスト（ＡＳＢＬ）を前記一時的キャッシュ
メモリ内に作成する請求項８に従属する請求項４３に記載のメモリシステム。
【請求項４６】半導体メモリは単一のメモリチップとして形成された単一
のメモリアレイを備える前記請求項の何れかに記載のメモリシステム。
【請求項４７】半導体メモリは複数のメモリチップで形成されたメモリア
レイを備える請求項１〜４５の何れかに記載のメモリシステム。
【請求項４８】半導体メモリは複数のメモリチップで形成された複数のメ
モリアレイを含み、コントローラは複数のメモリチップにあるメモリセクタから
多重仮想ブロックを形成し、前記仮想ブロックはそれぞれ、前記メモリチップの
各々のメモリセクタのうち１個の消去可能ブロックを含み、コントローラが前記
仮想ブロックを消去用として処理するものと、非消去用として処理するものとに
分別する請求項１〜４５の何れかに記載のメモリシステム。
【請求項４９】コントローラは、消去処理される仮想ブロックのリストを
コンパイルし、これをメモリシステムの一時的記憶域に保存し、また、各々の連
続セクタ書き込み操作のために１つのチップから別のチップに移動するようにラ
イトポインタ（ＷＰ）を制御し、この移動は、仮想ブロックの１つの消去可能ブ
ロックにある１個のセクタから始まり、仮想ブロックの各消去可能ブロックにあ
るセクタの書き込みが完了するまで、仮想ブロック内にあるその他の各消去可能
ブロックのセクタを連続して移動し、次に最初のセクタが書き込みされたチップ
に戻って、仮想ブロックがデータで満杯になるまで同様の方法で仮想ブロック内
の各消去可能ブロックにある別のセクタへの書き込みを続け、その後、前記消去
処理される仮想ブロックリストに載っている次の仮想ブロックにライトポインタ
（ＷＰ）を移動し、この仮想ブロックを同様の手法で書き込みする請求項４８に
記載のメモリシステム。
【請求項５０】ｎ回の連続セクタ書き込み操作のたびにコントローラがホ
ストプロセッサから受け取った多重セクタ書き込みコマンドを実行し、ｎがメモ
リシステムの半導体メモリチップの数より少ないかまたは等しい場合、コントロ
ーラがチップの各ｎにおける１個のセクタに連続して同時に書き込みする請求項
４９に記載のメモリシステム。
【請求項５１】コントローラは、仮想ブロックにある全ての消去可能ブロ
ックを同時に消去することで任意の前記仮想ブロックの消去を実行する請求項４
９または５０に記載のメモリシステム。
【請求項５２】個別にアドレス可能で、かつ、セクタの消去可能ブロック
に配置された非揮発性メモリセクタを各々が有する複数の半導体メモリチップで
あって、前記セクタは各々、メモリ内における自身の物理的位置を定義する物理
アドレスを備える該半導体メモリチップと；メモリへのデータ構造の書き込みおよびデータ構造の読み出しのためのコン
トローラとを具備するホストプロセッサに接続するためのメモリシステムであっ
て、コントローラは消去可能ブロックで仮想ブロックを形成し、前記仮想ブロッ
クは、それぞれ、各メモリチップからの消去可能ブロックを含み、コントローラ
は、仮想ブロックを消去処理されるものと非消去処理されつものとに分別し、か
つ、１個の仮想ブロックにデータを充填してから、次にデータを充填させる仮想
ブロックへと移動し、仮想ブロックの個々の消去可能ブロックにある１個のメモ
リセクタに次から次に書き込みし、それにより異なるチップのセクタに連続して
書き込みを行う反復順序でメモリセクタに書き込みすることで各仮想ブロックが
充填されるメモリシステム。
【請求項５３】ｎ回の連続セクタ書き込み操作のたびにコントローラがホ
ストプロセッサから受け取った多重セクタ書き込みコマンドを実行し、ｎがメモ
リシステムの半導体メモリチップの数より少ないかまたは等しい場合、コントロ
ーラがチップのｎそれぞれにおける１個のセクタに連続して同時に書き込みする
請求項５２に記載のメモリシステム。
【請求項５４】個別にアドレス可能で、かつ、セクタの消去可能ブロック
に配置され、メモリ内で自身の物理的位置を定義する物理アドレスを持った複数
の非揮発性メモリセクタを備える半導体メモリに対して、データ構造の書き込み
および読み出しを行うコントローラであって、該コントローラが使用されるメモリシステムのホストプロセッサから受け取っ
た論理アドレスをメモリ内の前記メモリセクタの物理アドレスに翻訳する手段と
；セクタのブロックを消去用と非消去用とに分別する手段と；ホストプロセッサからのデータが書き込まれるセクタの物理アドレスを指示す
るライトポインタ（ＷＰ）とを備え、前記ライトポインタ（ＷＰ）は、消去用として処理される任意のブロックにお
けるメモリセクタの物理アドレスをくまなく所定の順番で移動するように、また
、ブロックが満杯の場合は、別の消去ブロックに移動するようにコントローラに
よって制御され、ホストプロセッサからセクタ書き込みコマンドを受けると、前記ライトポイン
タ（ＷＰ）がその時点で指示する物理アドレスを論理アドレスに割当てることに
よって、コントローラはホストプロセッサから受け取った論理アドレスをデータ
が書き込みされる物理アドレスに翻訳し、コントローラによって既に割当てられているそれぞれの物理アドレスで論理ア
ドレスのセクタ割当てテーブル（SAT）をコンパイルして、ホストプロセッサか
らのデータがメモリセクタに書き込みされる頻度より少ない頻度でＳＡＴを更新
するよう構成されたコントローラ。
【請求項５５】個別にアドレス可能で、かつ、セクタの消去可能ブロック
に配置され、しかもメモリ内で自身の物理的位置を規定する物理アドレスを持っ
た複数の非揮発性メモリセクタを有する半導体メモリに対してデータ構造の書き
込みおよび読み出しを制御する方法であって、セクタのブロックを消去用ブロックと非消去用ブロックとに分別する工程と；ホストプロセッサからのデータが書き込まれるセクタの物理アドレスを指示す
る少なくとも１個のライトポインタ（ＷＰ）を設け、前記ライトポインタ（ＷＰ
）が、消去用として処理される任意のブロックにおけるメモリセクタの物理アド
レスをくまなく所定の順番で移動するように、また、ブロックが満杯の場合は、
別の消去ブロックに移動するように前記少なくとも１個のライトポインタ（ＷＰ
）を制御し、ホストプロセッサからセクタ書き込みコマンドを受けると、前記ラ
イトポインタ（ＷＰ）がその時点で指示する物理アドレスを論理アドレスに割当
てることによって、ホストプロセッサから受け取った論理アドレスをデータが書
き込みされる物理アドレスに翻訳する工程と；コントローラによってそれぞれの物理アドレスが既に割当てられている論理ア
ドレスのセクタ割当てテーブル（SAT）を非揮発性半導体メモリに記憶する工程
と；ホストプロセッサからのデータがメモリセクタに書き込みされる頻度より少な
い頻度でＳＡＴを更新する工程からなる前記の制御方法。
【請求項５６】ホストプロセッサに接続するためのメモリシステムであっ
て、個別にアドレス可能で、かつ、セクタの消去可能ブロックに配置された非揮発
性メモリセクタを有する複数の半導体メモリであって、前記セクタは各々、メモ
リ内における自身の物理的位置を定義する物理アドレスを備える該半導体メモリ
と；データ構造のメモリへの書き込みおよび読み出しのためのコントローラとを具
備し、コントローラはホストプロセッサから受け取った論理アドレスをメモリ内の前
記メモリセクタの物理アドレスに翻訳する手段を含み、前記メモリセクタ（１）は、各々、物理的にデータ領域（３００）とスペア領
域（３０２）とに分割され、コントローラは、セクタのデータ領域（３００）の
始めからオフセットされるセクタ位置において、ヘッダデータおよびエラー修正
コードデータ（ＥＣＣ）を含むオーバーヘッドデータ（ＯＤ）を書き込みし、か
つ、ホストプロセッサから受け取ったユーザデータをオーバーヘッドデータ（Ｏ
Ｄ）の何れか一方の側のセクタにおける残りスペースに書き込みするよう構成さ
れているメモリシステム。
【請求項５７】前記オーバーヘッドデータ（ＯＤ）は、セクタに書き込み
されるユーザデータのうち少なくとも１ビットによって決定される総計によって
オフセットされる請求項５６に記載のメモリシステム。