JP2012099176A

JP2012099176A - 電圧発生回路

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Inventors: Tatsuro Midorikawa; 達朗緑川
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Abstract

【課題】回路面積を縮小することが可能な電源発生回路を提供する。
【解決手段】第１の昇圧回路11は、第１、第２動作モードにおいて、第１の電圧VPPを出力する。第１の出力回路15,16,17は、第１の昇圧回路に接続され、第１動作モード時に第１の電圧を第２の電圧VPGMHとして出力する。整流回路12は、第１の昇圧回路11に接続され、第１動作モード時に第１の電圧より低い第３の電圧VPGMINTを出力する。第２の出力回路18,19,20は、第１の昇圧回路11に接続され、第２動作モード時に整流回路12を短絡するとともに、第１の電圧VPPを第４の電圧VERAとして出力する。検知回路13は、第１、第２の出力回路から供給される第２、第４の電圧をそれぞれ検知する。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに適用される電圧発生回路に関する。

ＮＡＮＤ型フラッシュメモリは、書き込み及び消去時に外部電源電圧以上の高電圧を使用する。これら高電圧は、昇圧回路としてのチャージポンプ回路を使用して生成される。書き込み時に発生されるプログラム電圧ＶＰＧＭは、選択されたワード線に供給される。また、消去時に発生される消去電圧ＶＥＲＡは、メモリセルアレイが形成されたウェル領域に供給され、メモリセルのバックゲートに印加される。

チャージポンプ回路は、その出力電圧が検知回路により検知され、この検知回路の出力信号に基づき、チャージポンプ回路の動作が制御される。

特開２００７−０８７５１３号公報

回路面積を縮小することが可能な電源発生回路を提供しようとするものである。

実施形態の電圧発生回路によれば、第１の昇圧回路と、第１の出力回路と、整流回路と、第２の出力回路と、検知回路を含んでいる。第１の昇圧回路は、第１、第２動作モードにおいて、第１の電圧を出力する。第１の出力回路は、前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧を第２の電圧として出力する。整流回路は、前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧より低い第３の電圧を出力する。第２の出力回路は、前記第１の昇圧回路に接続され、前記第２動作モード時に前記整流回路を短絡するとともに、前記第１の電圧を第４の電圧として出力する。検知回路は、前記第１、第２の出力回路から供給される前記第２、第４の電圧をそれぞれ検知する。前記第１の出力回路は、前記第１の昇圧回路に接続され、前記第１動作モード時に前記第１の電圧より高い第５の電圧を発生する第２の昇圧回路と、前記第２の昇圧回路から供給される前記第５の電圧に基づき、前記第１の昇圧回路から供給される前記第１の電圧を前記第２の電圧として出力する第１のトランジスタと、前記第２の昇圧回路から供給される前記第５の電圧に基づき、前記整流回路から供給される前記第３の電圧を出力する第２のトランジスタとを有している。前記第２の出力回路は、前記第２動作モード時に前記第１の電圧より高い第６の電圧を発生する第３の昇圧回路と、前記整流回路の両端間に直列接続され、前記第３の昇圧回路から供給される前記第６の電圧に基づき前記第４の電圧を出力する第３、第４のトランジスタとを有している。

実施形態が適用される半導体記憶装置の一例を示す概略構成図。第１の実施形態に係る電圧発生回路を示す回路構成図。第１の実施形態の動作を示すタイミングチャート。第１の実施形態に係る比較例を示す回路図。第２の実施形態に係る電圧発生回路を示す回路構成図。第３の実施形態に係る電圧発生回路を示す回路構成図。チャージポンプ回路の比較例を示す回路図。図７に示すチャージポンプ回路の動作を示す波形図。第１乃至第３の実施形態に係るチャージポンプ回路を示す回路構成図。図９に示すチャージポンプ回路の動作を示す波形図。図９に示すチャージポンプ回路の動作を示す波形図。

以下、実施の形態について、図面を参照して説明する。

図１は、本実施形態が適用される半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、制御部９に接続される。この制御部９は例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、制御部９は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。制御部９からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは各種の制御信号及び電圧を発生する制御信号及び電圧発生回路（以下、昇圧回路とも言う）７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び電圧発生回路７に接続され、この制御信号及び電圧発生回路７によって制御される。制御信号及び電圧発生回路７は、制御信号入力端子８に接続され、制御部９から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。この制御信号及び電圧発生回路７は、昇圧回路としての例えばチャージポンプ回路を含んでいる。この制御信号及び電圧発生回路７は、データの書き込み時に、例えばワード線やビット線に供給されるプログラム電圧及びその他高電圧を発生し、消去時に、例えばウェルに供給される消去電圧などを発生する。

（第１の実施形態）
図２は、第１の実施形態に係る昇圧回路７の一例を示している。この昇圧回路７は、チャージポンプ回路１１を含んでいる。このチャージポンプ回路１１は、例えば図示せぬダイオード接続された複数のトランジスタの直列回路と、これらダイオードの接続ノードに一端が接続され、他端にクロック信号が供給される複数のキャパシタにより構成されている。チャージポンプ回路１１の構成は、これに限定されるものではない。チャージポンプ回路１１には、例えば電源電圧ＶＤＤと、ポンプ回路を動作可能とするポンプイネーブル信号ＰＭＰＥＮと、後述する検知回路から供給されるフラグ信号ＦＬＧと、クロック信号ＣＬＫが供給される。チャージポンプ回路１１は、電源電圧ＶＤＤを昇圧し、これより高い電圧ＶＰＰを発生する。この電圧ＶＰＰは、出力端から出力される。

チャージポンプ回路１１の出力端と接地ＶＳＳ端間には、ダイオード１２を介して検知回路１３が接続されている。検知回路１３は、分圧回路ＶＤと演算増幅器１４とにより構成されている。

分圧回路ＶＤは、抵抗Ｒ１と、複数の抵抗Ｒ２１、Ｒ２２…Ｒ２ｎ（ｎは自然数）と、複数のスイッチとしてのトランジスタＳ１、Ｓ２…Ｓｎにより構成されている。抵抗Ｒ１の一端は、ダイオード１２のカソードに接続されている。抵抗Ｒ２１、Ｒ２２…Ｒ２ｎの一端は、抵抗Ｒ１の他端に接続されている。抵抗Ｒ２１、Ｒ２２…Ｒ２ｎの他端と接地間には、例えばＮチャネルＭＯＳトランジスタ（以下、単にトランジスタとも言う）Ｑ１、Ｑ２…Ｑｎがそれぞれ接続されている。これらトランジスタＱ１、Ｑ２…Ｑｎのゲート電極には、選択信号Ｓ１、Ｓ２…Ｓｎがそれぞれ供給されている。選択信号Ｓ１、Ｓ２…Ｓｎによって、トランジスタＱ１、Ｑ２…Ｑｎをオン又はオフさせ、抵抗Ｒ２１、Ｒ２２…Ｒ２ｎが選択され、抵抗Ｒ１に接続される。

抵抗Ｒ１と抵抗Ｒ２１、Ｒ２２…Ｒ２ｎの組み合わせは、例えばチップのテスト工程において、予め設定され、例えばメモリセルアレイ１内のＲＯＭヒューズに記憶されている。このＲＯＭヒューズに記憶された組み合わせに基づき、選択信号Ｓ１、Ｓ２…Ｓｎが生成され、抵抗Ｒ２１、Ｒ２２…Ｒ２ｎが選択される。プログラム電圧と消去電圧は共に、例えば２０Ｖであるため、プログラム電圧の発生時と、消去電圧の発生時において、選択信号を変える必要はないが、プログラム電圧と消去電圧が異なる場合、プログラム電圧の発生時と、消去電圧の発生時において、選択信号を変えればよい。

抵抗Ｒ１と、抵抗Ｒ２１、Ｒ２２…Ｒ２ｎの接続ノードは、比較器としての演算増幅器１４の一方入力端に接続されている。この演算増幅器１４の他方入力端には、基準電圧ＶＲＥＦが供給されている。演算増幅器１４は、基準電圧ＶＲＥＦと分圧回路ＶＤから供給されるモニタ電圧ＶＭＯＮとを比較し、モニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦを超えた場合、出力端から例えばハイレベルのフラグ信号ＦＬＧを出力する。このフラグ信号ＦＬＧは、前記チャージポンプ回路１１に供給される。

一方、チャージポンプ回路１１の出力端には、例えばＮチャネルＭＯＳトランジスタ１５の電流通路の一端が接続されている。また、ダイオード１２と分圧回路ＶＤとの接続ノードには、例えばＮチャネルＭＯＳトランジスタ１６の電流通路の一端が接続されている。

プログラム時、このトランジスタ１６の電流通路の一端に供給される電圧ＶＰＧＭＩＮＴは、トランジスタ１６の電流通路の他端からプログラム電圧ＶＰＧＭとして出力される。この電圧ＶＰＧＭＩＮＴは、チャージポンプ回路１１の出力電圧ＶＰＰより、ダイオード１２の順方向電圧分低い電圧である。

また、プログラム時、トランジスタ１５の電流通路の他端から電圧ＶＰＧＭＨが出力される。この電圧ＶＰＧＭＨは、プログラム電圧ＶＰＧＭより、ダイオード１２の順方向電圧分高い電圧であり、チャージポンプ回路１１の出力電圧ＶＰＰと等しい電圧である。

トランジスタ１５、１６のゲート電極には、チャージポンプ回路１１より小型のチャージポンプ回路の出力端が接続されている。このチャージポンプ回路をローカルポンプ回路１７と呼ぶ。ローカルポンプ回路１７には、例えばポンプイネーブル信号ＰＭＰＥＮ２、クロック信号ＣＬＫ、及びチャージポンプ回路１１の出力電圧ＶＰＰが供給されている。

ローカルポンプ回路１７は、例えば第１の動作モードとしてのプログラム動作時、ポンプイネーブル信号ＰＭＰＥＮ２が例えばハイレベルとされることにより活性化され、クロック信号ＣＬＫに基づき、電圧ＶＰＰを昇圧し、電圧ＰＧＭＨＶ＿Ｖを発生する。この電圧ＰＧＭＨＶ＿Ｖは、電圧ＶＰＰよりＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｎ分高い電圧である。このため、電圧ＰＧＭＨＶ＿Ｖがゲート電極に供給されるトランジスタ１５は、電圧ＶＰＰを電圧ＶＰＧＭＨとして出力することができ、トランジスタ１６は、電圧ＶＰＧＭＩＮＴをプログラム電圧ＶＰＧＭとして出力することができる。

また、ダイオード１２のアノードとカソード間に並列にＮチャネルＭＯＳトランジスタ１８、１９が直列接続されている。これらトランジスタ１８、１９のゲート電極には、ローカルポンプ回路２０の出力端が接続されている。このローカルポンプ回路２０には、ポンプイネーブル信号ＰＭＰＥＮ３、クロック信号ＣＬＫ、及びチャージポンプ回路１１の出力電圧ＶＰＰが供給されている。

ローカルポンプ回路２０は、例えば第２の動作モードとしての消去動作時、ポンプイネーブル信号ＰＭＰＥＮ３が例えばハイレベルとされることにより活性化され、クロック信号ＣＬＫに基づき、電圧ＶＰＰを昇圧し、電圧ＥＲＡＨＶ＿Ｖを発生する。この電圧ＥＲＡＨＶ＿Ｖは、電圧ＶＰＰよりＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｎ分高い電圧（ＶＰＰ＋Ｖｔｈｎ）である。このため、ＮチャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳトランジスタ１９との共通接続ノードから、電圧ＶＲＥＡが出力される。すなわち、トランジスタ１８、１９がオンとされることにより、ダイオード１２の両端間が短絡され、ダイオード１２の順方向電圧は、ゼロとなる。

上記昇圧回路は、検知回路１３がチャージポンプ回路１１にのみ接続され、プログラム電圧を出力するためのローカルポンプ回路１７、消去電圧を出力するためのローカルポンプ回路２０は、検知回路を有していない。このため、上記昇圧回路は、次の条件を満たす必要がある。

（１）プログラム電圧ＶＰＧＭと電圧ＶＰＧＭＨは消去時に出力されてはならない。

（２）消去電圧ＶＥＲＡは書き込み時に出力されてはならない。

（３）消去電圧ＶＥＲＡとプログラム電圧ＶＰＧＭはショートしない。

（４）検知回路は、書き込み時にプログラム電圧ＶＰＧＭを検知し、消去時に消去電圧ＶＥＲＡを検知する。

本実施形態の昇圧回路では、（１）（２）（３）については、ポンプイネーブル信号ＰＭＰＥＮ２、ＰＭＰＥＮ３により、プログラム電圧ＶＰＧＭと電圧ＶＰＧＭＨと消去電圧ＶＥＲＡが同時に発生されないように制御されている。また、（４）について、検知回路１３は、プログラム時に、プログラム電圧ＶＰＧＭを検知し、消去時に、消去電圧ＶＥＲＡを検知するように構成されている。

なお、検知回路１３がチャージポンプ回路１１にのみ接続されており、１つの検知回路１３と、複数のローカルポンプを有する昇圧回路において、上記（１）から（４）を満たすような昇圧回路であれば、いかなるように変更してもよい。

図３を参照して、上記構成の動作について説明する。例えばプログラム時、ポンプイネーブル信号ＰＭＰＥＮ、ＰＭＰＥＮ２がハイレベルとされ、チャージポンプ回路１１、及びローカルポンプ回路１７が活性化される。チャージポンプ回路１１は、この時点において、演算増幅器１４から出力されるフラグ信号がローレベルとなっており、クロック信号ＣＬＫに基づき電源ＶＤＤを昇圧し、電圧ＶＰＰを発生する。チャージポンプ回路１１により発生された電圧ＶＰＰは、トランジスタ１５に供給されると共に、ダイオード１２を介してトランジスタ１６及び分圧回路ＶＤに供給される。

また、ローカルポンプ回路１７は、クロック信号ＣＬＫに基づき、電圧ＶＰＰを昇圧し、電圧ＰＧＭＨＶ＿Ｖを発生する。この電圧ＰＧＭＨＶ＿Ｖは、トランジスタ１５、１６のゲート電極に供給される。このため、トランジスタ１６からプログラム電圧ＶＰＧＭが出力され、トランジスタ１５から電圧ＶＰＧＭＨが出力される。この電圧ＶＰＧＭＨは、ワード線を駆動するための転送トランジスタ（図示略）のドレインに供給され、プログラム電圧ＶＰＧＭは、転送トランジスタの電流通路に供給される。したがって、転送トランジスタを介して、ワード線にプログラム電圧ＶＰＧＭが供給される。

また、演算増幅器１４は、分圧回路ＶＤから供給されるモニタ電圧ＶＭＯＮと基準電圧ＶＲＥＦを比較する。演算増幅器１４は、モニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦを超えると、出力端から出力されるフラグ信号ＦＬＧがハイレベルとなる。これに伴い、チャージポンプ回路１１の昇圧動作が停止される。この後、モニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦ以下となると、昇圧動作を再開する。このような動作が繰り返され、出力電圧ＶＰＰが保持される。

チャージポンプ回路１１、及びローカルポンプ回路１７は、プログラム動作が終了し、ポンプイネーブル信号ＰＭＰＥＮ、ＰＭＰＥＮ２がローレベルとなると、昇圧動作を停止する。このため、ローカルポンプ回路１７の出力電圧が供給されるトランジスタ１５、１６がオフとされる。

次に、消去動作時、ポンプイネーブル信号ＰＭＰＥＮ、ＰＭＰＥＮ３がハイレベルとされると、チャージポンプ回路１１、及びローカルポンプ回路２０が活性化される。チャージポンプ回路１１は、この時点において、演算増幅器１４から出力されるフラグ信号がローレベルとなっており、クロック信号ＣＬＫに基づき電源ＶＤＤを昇圧し、電圧ＶＰＰを発生する。チャージポンプ回路１１により供給された電圧ＶＰＰは、トランジスタ１５に供給されると共に、ダイオード１２を介してトランジスタ１６及び分圧回路ＶＤに供給される。このため、検知回路１３は、消去動作時、消去電圧ＶＥＲＡを検知している。

また、ローカルポンプ回路２０は、クロック信号ＣＬＫに基づき、電圧ＶＰＰを昇圧し、電圧ＥＲＡＨＶ＿Ｖを発生する。この電圧ＥＡＲＨＶ＿Ｖは、トランジスタ１８、１９のゲート電極に供給される。このため、トランジスタ１８、１９がオンし、ダイオード１２のアノード、カソード間が短絡された状態とされる。したがって、トランジスタ１８，１９の接続ノードから電圧ＶＰＰと同レベルの消去電圧ＶＰＧＭが出力される。この消去電圧ＶＥＲＡは、メモリセルアレイが形成された図示せぬウェルに供給され、メモリセルのバックゲート電極に供給される。

チャージポンプ回路１１、及びローカルポンプ回路２０は、消去動作が終了し、ポンプイネーブル信号ＰＭＰＥＮ、ＰＭＰＥＮ３がローレベルとなると、昇圧動作を停止する。このため、ローカルポンプ回路２０の出力電圧が供給されるトランジスタ１８、１９がオフとされる。

上記第１の実施形態によれば、チャージポンプ回路１１の出力端にダイオード１２を介してトランジスタ１５を接続し、さらに、チャージポンプ回路１１の出力端にトランジスタ１６を接続し、これらトランジスタ１５，１６を、プログラム時にポンプイネーブル信号ＰＭＰＥＮ２により活性化されるローカルポンプ回路１７の出力電圧により駆動している。このため、プログラム時、トランジスタ１５を介してプログラム電圧ＶＰＧＭを出力することができるとともに、トランジスタ１６を介して電圧ＶＰＧＭＨを出力することができる。

また、ダイオード１２に並列にトランジスタ１８，１９の直列回路を接続し、これらトランジスタ１８、１９を消去時にポンプイネーブル信号ＰＭＰＥＮ３により活性化されるローカルポンプ回路２０の出力電圧により駆動している。このため、消去時に、トランジスタ１８、１９の接続ノードから消去電圧ＶＥＲＡを出力することができる。

さらに、プログラム時において、検知回路１３は、プログラム電圧ＶＰＧＭを検知し、消去時において、検知回路１３は、消去電圧ＶＥＲＡを検知している。このため、プログラム動作時及び消去動作時に、１つの検知回路１３を使用することため、検知回路１３を複数も受ける必要がない。したがって、昇圧回路のレイアウト面積を縮小できる。

図４は、第１の実施形態の比較例を示すものである。この比較例に示す昇圧回路は、プログラム電圧ＶＰＧＭを検知するための検知回路１３ａと、消去電圧ＶＥＲＡを検知するための検知回路１３ｂを有している。これら検知回路１３ａ、１３ｂは、それぞれ分圧回路ＶＤａ、ＶＤｂを有している。これら分圧回路ＶＤａ、ＶＤｂは、それぞれ複数の抵抗Ｒ１，Ｒ２１、Ｒ２２…Ｒ２ｎ、トランジスタＱ１，Ｑ２…Ｑｎを有している。このうち抵抗Ｒ１，Ｒ２１、Ｒ２２…Ｒ２ｎは、大きなレイアウト面積を必要とする。このため、検知回路の数が増加すると、昇圧回路のレイアウト面積が増大する。

しかし、第１の実施形態のように、検知回路をプログラム電圧の検知と、消去電圧の検知に兼用することにより、比較例に比べて格段にレイアウト面積を縮小することができる。

（第２の実施形態）
図５は、第２の実施形態を示している。図５において、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。

第１の実施形態において、消去電圧ＶＥＲＡは、ダイオード１２に並列接続されたトランジスタ１８、１９を１つのローカルポンプ回路２０の出力電圧により制御し、トランジスタ１８、１９の接続ノードから出力した。

これに対して、第２の実施形態において、消去電圧ＶＥＲＡは、トランジスタ２１、２３、及び２つのローカルポンプ回路２２，２４を用いて発生される。トランジスタ２１の電流通路の一端はチャージポンプ回路１１の出力端に接続され、他端は、分圧回路ＶＤを構成する抵抗Ｒ１の一端に接続される。すなわち、トランジスタ２１は、ダイオード１２に並列接続されている。このトランジスタ２１のゲート電極には、ローカルポンプ回路２２から出力される電圧ＥＲＡＨＶ＿Ｖが供給される。電圧ＥＲＡＨＶ＿Ｖは、前述したように、ＶＰＰ＋Ｖｔｈｎである。このため、トランジスタ２１は、チャージポンプ回路１１の出力電圧ＶＰＰをそのまま転送する。

また、トランジスタ２３の電流通路の一端は、トランジスタ２１と抵抗Ｒ１の接続ノードに接続されている。このトランジスタ２３のゲート電極には、ローカルポンプ回路２４から出力される電圧ＥＲＡＨＶ＿Ｖが供給される。このトランジスタ２３は、電圧ＥＲＡＨＶ＿Ｖに基づき、トランジスタ２１から転送された電圧ＶＰＰをそのまま転送し、他端から消去電圧ＶＥＲＡ（＝ＶＰＰ）を出力する。

ローカルポンプ回路２２、２４は、ポンプイネーブル信号ＰＭＰＥＮ３により活性化される。このため、ポンプイネーブル信号ＰＭＰＥＮ２により活性化されるローカルポンプ回路１７が動作しているとき、ローカルポンプ回路２２、２４は昇圧動作を行わず、ローカルポンプ回路１７が非活性であるとき、ローカルポンプ回路２２、２４は昇圧動作を実行する。

また、検知回路１３は、昇圧回路がプログラム電圧ＶＰＧＭを発生している場合、プログラム電圧ＶＰＧＭを検知し、消去電圧ＶＥＲＡを発生している場合、消去電圧ＶＥＲＡを検知している。

上記第２の実施形態によっても、上述した昇圧回路の条件を満足することができ、第１の実施形態と同様の効果を得ることができる。

第２の実施形態は、第１の実施形態に比べてローカルポンプ回路の数が１つ増加する。しかし、ローカルポンプ回路は、検知回路に含まれる複数の抵抗に比べて小規模な回路で構成されている。このため、回路規模の増大は僅かである。

（第３の実施形態）
図６は、第３の実施形態を示すものであり、図５と同一部分には、同一符号を付し、異なる部分についてのみ説明する。

第２の実施形態において、プログラム電圧ＶＰＧＭ、ＶＰＧＭＨを発生する回路は、第１の実施形態と同様であった。これに対して、第３の実施形態は、プログラム電圧ＶＰＧＭ、ＶＰＧＭＨを発生するために、２つのローカルポンプ回路を使用している。

すなわち、トランジスタ１４の電流通路の一端は、チャージポンプ回路１１の出力端に接続されている。このトランジスタ１４の電流通路の他端は、ダイオード１２を介してトランジスタ１５の電流通路の一端に接続されている。このトランジスタ１５の電流通路の他端は、トランジスタ２１と分圧回路ＶＤの接続ノードに接続されている。トランジスタ１４のゲート電極には、ローカルポンプ回路２５から出力される電圧ＰＧＭＨＶ＿Ｖ（＝ＶＰＰ＋Ｖｔｈｎ）が供給され、トランジスタ１５のゲート電極には、ローカルポンプ回路２６から出力される電圧ＰＧＭＨＶ＿Ｖ（＝ＶＰＰ＋Ｖｔｈｎ）が供給される。

ローカルポンプ回路２５、２６は、ポンプイネーブル信号ＰＭＰＥＮ２により活性化されチャージポンプ回路１１から出力された電圧ＶＰＰを昇圧し、電圧ＰＧＭＨＶ＿Ｖを発生する。

上記構成において、プログラム動作時、ポンプイネーブル信号ＰＭＰＥＮ３は、ローレベルとされ、ローカルポンプ回路２２、２４は非活性とされる。このため、トランジスタ２１、２３は、オフ状態とされる。

このとき、ポンプイネーブル信号ＰＭＰＥＮ、及びＰＭＰＥＮ２がハイレベルとされ、チャージポンプ回路１１、及びローカルポンプ回路２５、２６が活性化される。このため、トランジスタ１４は、ローカルポンプ回路２５の出力電圧ＰＧＭＨＶ＿Ｖによりオンとされ、チャージポンプ回路１１の出力電圧ＶＰＰをそのまま転送する。したがって、ダイオード１２のアノードの接続ノードから電圧ＶＰＧＭＨ（＝ＶＰＰ）が出力される。

また、ダイオード１２のカソードからプログラム電圧ＶＰＧＭ（ＶＰＧＭＨ−Ｖｔｈｎ）が出力される。

さらに、トランジスタ１５は、ローカルポンプ回路２６の出力電圧ＰＧＭＨＶ＿Ｖによりオンとされ、ダイオード１２のカソードから出力されるプログラム電圧ＶＰＧＭを分圧回路ＶＤに転送する。このため、検知回路１３は、プログラム時、プログラム電圧ＶＰＧＭのレベルを検知し、この検知出力信号としてのフラグ信号ＦＬＧに基づき、チャージポンプ回路１１の動作を制御する。

一方、消去時、ポンプイネーブル信号ＰＭＰＥＮ２はローレベルとされ、ローカルポンプ回路２５、２６は非活性とされる。このため、トランジスタ１４、１５はオフ状態とさされる。

このとき、ポンプイネーブル信号ＰＭＰＥＮ３はハイレベルとされ、ローカルポンプ回路２２、２４が動作される。このため、トランジスタ２１、２３がオンとされ、上述した動作により、消去電圧ＶＥＲＡが発生される。

上記第３の実施形態によっても、上述した昇圧回路の条件を満足することができ、第１の実施形態と同様の効果を得ることができる。

第３の実施形態は、第２の実施形態に比べてローカルポンプ回路の数が１つ増加する。しかし、上述したように、ローカルポンプ回路は、検知回路に含まれる複数の抵抗に比べて小規模な回路で構成されている。このため、回路規模の増大は僅かである。

さらに、必要に応じてローカルポンプ回路の数を増加することが可能である。

（第４の実施形態）
一般に、チャージポンプ回路の出力電圧には、昇圧開始時にリップル成分が生じる。このリップル成分を抑制するため、図４、図７に示すように、チャージポンプ回路１１の出力端に抵抗とキャパシタにより構成されたフィルタＦＬＴを設けることを検討する。このフィルタＦＬＴを設けることにより、図８に示すように、チャージポンプ回路１１のリップル成分を含む出力電圧ＶＰＰ＿ＲＰから、リップル成分を抑制した出力電圧ＶＰＰを生成することができる。

しかし、フィルタＦＬＴを構成するキャパシタの容量は、チャージポンプ回路１１に設けられたキャパシタに対して寄生容量である。このため、チャージポンプ回路１１の性能、例えば昇圧速度の劣化や消費電流を増加させる要因となる可能性がある。

そこで、図９や第１乃至第３の実施形態に示すように、フィルタに代えてチャージポンプ回路１１の出力端にローカルポンプ回路３１を接続し、このローカルポンプ回路３１の出力電圧は、チャージポンプ回路１１の出力端に接続されたトランジスタ３２のゲート電極を制御する。そして、ローカルポンプ回路３１の出力電圧は、ローカルポンプ回路３１の出力電圧ＶＬＰと、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰとの位相差を制御している。

具体的には、図１０を用いて説明する。図１０は、ローカルポンプ回路３１の出力電圧ＶＬＰ（ＰＧＭＨＶ＿Ｖ）と、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの位相差を例えば拡大した図を示している。このため、ローカルポンプ回路３１の出力電圧ＶＬＰでトランジスタ３２のゲート電極を制御することにより、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰがクランプされる。したがって、トランジスタ３２からリップル成分が除去された電圧ＶＰＰを出力することができる。

ローカルポンプ回路３１の出力電圧ＶＬＰと、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの位相差を大きくする場合、ローカルポンプ回路３１の昇圧能力を低下できる。具体的な方法として、例えばローカルポンプ回路３１に供給されるクロック信号ＣＬＫ２の周波数をチャージポンプ回路１１のクロック信号ＣＬＫより低くする。または、クロック信号ＣＬＫ２の振幅をチャージポンプ回路１１のクロック信号ＣＬＫより小さくする。或いは、ローカルポンプ回路３１を構成するブースト用のキャパシタのサイズを、チャージポンプ回路１１を構成するブースト用のキャパシタより小さくする。さらに、これらを組み合わせることによっても実現可能である。

このように、ローカルポンプ回路３１の昇圧能力を低下させることにより、トランジスタのゲート電極に供給されるローカルポンプ回路３１の出力電圧ＶＬＰとチャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの位相差を大きくすることができる。このため、ローカルポンプ回路３１の出力電圧ＶＬＰとチャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの電位差(オーバードライブ電圧)を小さくすることができる。したがって、ローカルポンプ回路３１の出力電圧ＶＬＰとチャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの電位差が大きい場合、これら出力電圧の位相差を拡大することにより、トランジスタ３２の出力電圧ＶＰＰに含まれるリップル成分を低減できる。

一方、ローカルポンプ回路３１の出力電圧ＶＬＰと、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの位相差を小さくする場合、ローカルポンプ回路３１の昇圧能力を向上できる。具体的な方法として、例えばローカルポンプ回路３１に供給されるクロック信号ＣＬＫ２の周波数をチャージポンプ回路１１のクロック信号ＣＬＫより高くする。または、クロック信号ＣＬＫ２の振幅をチャージポンプ回路１１のクロック信号ＣＬＫの振幅より大きくする。或いは、ローカルポンプ回路３１を構成するブースト用のキャパシタのサイズを、チャージポンプ回路１１を構成するブースト用のキャパシタより大きくする。さらに、これらを組み合わせることによっても実現可能である。

図１１に示すように、ローカルポンプ回路３１の昇圧能力を向上させることにより、トランジスタ３２のゲート電極に供給される電圧ＶＬＰとチャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの位相差を小さくすることができる。このため、ローカルポンプ回路３１の出力電圧ＶＬＰとチャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰの電位差(オーバードライブ電圧)を大きくすることができる。したがって、チャージポンプ回路１１の出力電圧が小さく、リップル成分が小さいとき、この制御を行うことにより、トランジスタ３２のオン抵抗を低減でき、トランジスタ３２の出力電圧ＶＰＰの上昇を速くすることができる。

上記第４の実施形態によれば、チャージポンプ回路１１の出力端にローカルポンプ回路３１を接続し、ローカルポンプ３１の出力電圧ＶＬＰにより、チャージポンプ回路１１の出力端に接続されたトランジスタ３２のゲート電極を制御するとともに、ローカルポンプ３１の出力電圧ＶＬＰとチャージポンプ回路１１の出力電圧の位相差を制御している。このため、チャージポンプ回路１１の出力端にフィルタを設けた場合と同様に、チャージポンプ回路１１の出力電圧ＶＰＰ＿ＲＰに含まれるリップル成分を除去することができる。

また、チャージポンプ回路１１の出力端からフィルタを省略したことにより、チャージポンプ回路１１の昇圧速度の低下を防止できるとともに、消費電流の増加を抑制することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…チャージポンプ回路、１２…ダイオード、１３…検知回路、１５、１６、１８、１９、２１、２３、３２…トランジスタ、１７、２０、２２、２４、２５、２６、３１…ローカルポンプ回路。

Claims

第１、第２動作モードにおいて、第１の電圧を出力する第１の昇圧回路と、
前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧を第２の電圧として出力する第１の出力回路と、
前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧より低い第３の電圧を出力する整流回路と、
前記第１の昇圧回路に接続され、前記第２動作モード時に前記整流回路を短絡するとともに、前記第１の電圧を第４の電圧として出力する第２の出力回路と、
前記第１、第２の出力回路から供給される前記第２、第４の電圧をそれぞれ検知する検知回路と
を備え、
前記第１の出力回路は、
前記第１の昇圧回路に接続され、前記第１動作モード時に前記第１の電圧より高い第５の電圧を発生する第２の昇圧回路と、
前記第２の昇圧回路から供給される前記第５の電圧に基づき、前記第１の昇圧回路から供給される前記第１の電圧を前記第２の電圧として出力する第１のトランジスタと、
前記第２の昇圧回路から供給される前記第５の電圧に基づき、前記整流回路から供給される前記第３の電圧を出力する第２のトランジスタと
を有し、
前記第２の出力回路は、
前記第２動作モード時に前記第１の電圧より高い第６の電圧を発生する第３の昇圧回路と、
前記整流回路の両端間に直列接続され、前記第３の昇圧回路から供給される前記第６の電圧に基づき前記第４の電圧を出力する第３、第４のトランジスタと
を具備することを特徴とする電圧発生回路。
第１、第２動作モードにおいて、第１の電圧を出力する第１の昇圧回路と、
前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧を第２の電圧として出力する第１の出力回路と、
前記第１の昇圧回路に接続され、第１動作モード時に前記第１の電圧より低い第３の電圧を出力する整流回路と、
前記第１の昇圧回路に接続され、前記第２動作モード時に前記整流回路を短絡するとともに、前記第１の電圧を第４の電圧として出力する第２の出力回路と、
前記第１、第２の出力回路から供給される前記第２、第４の電圧をそれぞれ検知する検知回路と
を具備することを特徴とする電圧発生回路。
前記第２の出力回路は、
前記第２動作モード時に前記第１の電圧より高い第５の電圧を発生する第２の昇圧回路と、
前記電流通路の一端が前記第１の昇圧回路に接続され、前記第２の昇圧回路から供給される前記第５の電圧に基づき整流回路を短絡する第１のトランジスタと、
前記第２動作モード時に前記第１の電圧より高い第６の電圧を発生する第３の昇圧回路と、
電流通路の一端が前記第１のトランジスタの電流通路の他端に接続され、前記第３の昇圧回路から供給される前記第６の電圧に基づき前記第４の電圧を出力する第２のトランジスタと
を具備することを特徴とする請求項２記載の電圧発生回路。
前記第１の出力回路は、
前記第１動作モード時に、前記第１の昇圧回路から出力される前記第１の電圧より高い第７の電圧を出力する第４の昇圧回路と、
電流通路が前記第１の昇圧回路と前記整流回路の一端との間に接続され、第４の昇圧回路から供給される前記第７の電圧に基づき前記第１の昇圧回路から供給される前記第１の電圧を前記第２の電圧として出力する前記第３のトランジスタと、
前記第１動作モード時に、前記第１の昇圧回路から出力される前記第１の電圧より高い第８の電圧を出力する第５の昇圧回路と、
電流通路が前記整流回路の他端と前記第１のトランジスタの電流通路の他端間に接続され、前記第５の昇圧回路から供給される前記第８の電圧により駆動される第４のトランジスタと
を具備することを特徴とする請求項３記載の電圧発生回路。
前記第２の昇圧回路から出力される前記第５の電圧の位相、又は、前記第３の昇圧回路から出力される前記第６の電圧の位相は、前記第１の昇圧回路から出力される前記第１の電圧の位相とずれていることを特徴とする請求項１、３、４のいずれかに記載の電圧発生回路。