KR20040093862A - 반도체 메모리 장치의 위들러형 기준전압 발생 장치 - Google Patents

Abstract

본 발명은 전원전압의 변화에 따른 기준전압의 변동을 감소시킬 수 있는 기준전압 발생 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 제1기준전압을 생성하는 위들러형 제1기준전압 생성부; 전원전압단에 대해 일정 전압레벨을 갖는 상기 제1기준전압과 제2기준전압을 비교하여 그 결과에 따라 출력전압을 생성하는 차동증폭부; 상기 출력전압에 응답하여 상기 제2기준전압을 생성하는 드라이버부; 및 상기 제2기준전압이 파워 노이즈에 따라 변하지 않도록 일정 전압레벨로 유지하기 위해 상기 드라이버부의 출력단과 전지전압단 사이에 접속된 디커플링부를 포함하는 기준전압 발생 장치를 제공한다.

Description

반도체 메모리 장치의 위들러형 기준전압 발생 장치{WIDLAR TYPE REFERENCE VOLTAGE GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 기준전압 발생장치에 관한 것이다.

반도체 메모리에서 기준 전원으로 사용하는 기준전압(Reference voltage) 발생장치는, 높은 외부 전압(External voltage)을 공급받아 낮은 내부 전압(Internal voltage)을 만드는 회로이다.

일반적으로, 반도체 메모리의 최근 추세가 저전압 및 저소비 전력화이다. 그래서, 16메가 디램 제품에서부터 내부전압 발생 장치를 채용하고 있다.

내부전압 발생장치는 높은 외부전압을 가했을 때, 내부적으로 알맞는 전압을 만들어 칩을 동작시킴으로써 소비전력을 줄이고 성능을 향상시키는 것이다.

예를 들어, 64메가 이디오(Extended Data Output; 이하 EDO라 함) 디램(Dynamic Random Access Memory; 이하 DRAM이라 함)의 경우에는 외부전압이 3.3V로 가해지면 내부전압은 2.8V로 낮추어 사용했으며, 최근에는 이보다 훨씬 낮은 전압을 사용하고 있다.

전술한 바와 같이, 고밀도(High density) 메모리 분야에서는 외부전원(VDD)을 사용하여 내부 전압 다운 컨버터(Voltage down converter)를 만들어 사용하고 있으며, 내부전압 다운 컨버터는 내부회로의 전압원으로 사용되고, 전압 다운 컨버터를 사용함으로 인하여 전력소모를 줄이는 장점이 있으며, 고전압 스트레스(Stress)로 인한 장치의 수명이 짧아지는 문제를 전압 다운 컨버터를 사용함으로 인하여 해결할 수 있다.

따라서, 구동 부하(Active load)로 달려 있는 PMOS 트랜지스터의 전류-전압 특성이 공정의 변화와 같은 외부 요인에 의해서 약간이라도 바뀌면, 동일한 전위가 인가되어도 PMOS 트랜지스터의 게이트단으로 출력되는 전압은 달라지게 되며, 이 것은 동일한 회로를 사용해도 실제 제작된 칩마다 생성되는 내부 전압이 달라질 수 있다는 갖고 있음을 의미한다.

그러므로, 전술한 종래의 회로는 다음과 같은 몇가지 문제점을 가진다.

첫째로, 출력단에 전류를 공급할 때 PMOS 트랜지스터를 구동하는 차동증폭기가 매우 비효율적으로 동작되고 있다는 것이다.

그 원인은 주로 구동전압과 기준전압의 차이가 너무 작아 이 회로를 구성하는 트랜지스터들이 대부분 선형영역(Linear region)에서 동작하기 때문으로, 이 경우 발생하는 문제점은 공정의 변화에 의해 출력이 변화하는 전위가 바뀐다는 것과 차동증폭기의 이득이 작고 출력의 범위가 제한되어, 결과적으로 출력단의 PMOS 트랜지스터의 게이트 전위를 충분히 낮춰주지 못한다는 것이다.

그 결과로 내부적으로 발생되는 내부전압의 값이 다이(Die) 마다 다르고, 필요 이상으로 큰 출력 구동 즉, PMOS 트랜지스터를 사용하게 되어 전체 회로의 반응속도를 저하시키면서도 더 큰 설계 면적을 요구하게 되는 것이다.

둘째 문제는, 회로의 반응속도를 증가시킬수록 발진이 발생할 가능성이 증가한다는 것이다.

이 문제를 해결하기 위해 흔히 사용되는 방법은, 피드백되는 신호의 전달 속도를 저하시키기 위해 회로의 특정 부분에 캐패시터를 넣는 것인데, 결과적으로는 전체 회로의 동작을 다시 느려지게 하므로, 동작 속도를 높이려는 목적에 반대되는 결과를 낳는다.

도 1 은 일반적인 내부 전압 발생장치를 도시한 블럭도이다.

도 1을 참조하면, 내부전압 발생장치는 외부 전원전압을 공급받아 0.8V 내외의 제1기준전압(Vr1)을 발생시키는 제1기준전압 발생부(10)와, 제1기준전압 발생부(10)로부터 발생되는 제1기준전압(Vr1)의 레벨을 조정하기 위한 제1기준전압 퓨우즈(11)와, 제1기준전압 퓨우즈(11)의 제어를 받아 제1기준전압 발생부(10)로부터 발생되는 제1기준전압(Vr1)을 증폭시켜 2.8V 내외의 제2기준전압(Vr2)을 발생시키는 제2기준전압 발생부(12)와, 제2기준전압 발생부(12)로부터 발생된 제2기준전압(Vr2)을 외부 전원전압에 따라 선형적으로 변화하는 스트레스 전압과 조합하여 기준전압(Vr)을 발생시키는 기준전압 발생부(13)와, 기준전압 발생부(13)로부터 발생된 기준전압(Vr) 및 제1기준전압(Vr1)을 입력받아 대기 상태의 내부전압(Vint)을 구동시키는 대기상태 내부전압 구동부(14)와, 동작신호(act1)를 발생시키는 동작신호 발생부(15)와, 동작신호 발생부(15)로부터 동작 신호(act1) 입력시 기준전압(Vr) 및 제1기준전압(Vr1)에 의해 동작 상태의 내부전압(Vint)을 구동시키는 동작상태 내부전압 구동부(16)를 구비하여 구성된다.

상기와 같이 구성된 내부 전압 발생기의 동작은 다음과 같다.

내부 전압(Vint) 발생장치는 모두 외부전압(Vext)을 전원(Power)로 사용한다. 먼저, 제1기준전압 발생부(10)에서 외부전압(Vext)을 공급받아 제1기준전압(Vr1)을 0.8V 내외로 만든다. 제1기준전압(Vr1)은 외부전압(Vext) 및 온도에 무관한 특성을 갖는 전압으로서 기준전압이다.

한편, 제2기준전압 발생부(12)는 제1기준전압 발생부(10)에서 발생된 제1기준전압(Vr1)으로부터 원하는 전압을 얻기 위하여, 차동증폭기(Differential Amplifier)와 저항을 이용하여 제1기준전압(Vr1)을 증폭시킴으로써, 제2기준전압(Vr2)을 2.8V로 만들었다.

제2기준전압(Vr2)은 외부전압(Vext)이 2.6V보다 작은 경우에는 외부 전압(Vext)과 같고, 외부 전압(Vext)이 2.6V 이상인 경우에는 일정한 전압을 가진다. 이 때, 제1기준전압 퓨우즈(11)는 S0-S7의 8개 레벨로 제1기준전압(Vr1) 레벨을 조정(Trimming)한다.

상기와 같이 제2기준전압 발생부(12)로부터 발생된 제2기준전압(Vr2)은 기준전압 발생부(13)로 입력된 후, 스트레스 전압과 조합하여 기준전압(Vr)을 발생시킨다. 여기서, 스트레스 전압(Vstress)은 외부 전압(Vext)에 따라 선형적(Linear)으로 변화하는 전압으로서, 스트레스 모드(번-인 모드)를 위해 필요하다.

기준전압(Vr)은 외부전압(Vext)이 4.6V보다 작은 경우에는 제2기준전압(Vr2)과 같고, 외부 전압(Vext)이 4.6V 이상인 경우에는 스트레스 전압(Vstress)과 같다.

기준전압 발생부(13)로부터 발생된 기준전압(Vr)은 대기상태 내부전압 구동부(14) 및 동작상태 내부전압 구동부(16)로 입력되어 내부전압(Vint)을 구동시킨다.

내부전압(Vint)은 기준전압(Vr)을 입력으로 하는 전압 팔로워(Voltage Follower)의 출력이며, 큰 전류 구동력(Current Drivabillity)을 가진다.

대기상태 내부전압 구동부(14)에서 내부전압(Vint)을 통해 전류를 소비하는 회로들은 라스바 버퍼(/RAS Buffer), 카스바 버퍼(/CAS Buffer), 비트라인 플레이트 전압 발생기(VBLP Generator), 셀 플레이트 전압 발생기(VCP Generator), 기준 전압 발생기(Vref Generator), 백바이어스 전압 레벨 검출기(VBB Level Detector) 등이다.

이 전류는 크지 않으므로, 보통 1개의 대기상태 내부전압 구동부(14)로 충분하다.

반면에, 동작상태 내부전압 구동부(16)에서 내부 전압(Vint)을 통해 전류를 소비하는 회로들은 큰 전류 구동력(Current Drivabillity)이 필요하므로, 보통 수십개의 동작상태 내부전압 구동부(16)로 구동시킨다.

도 2는 제1종래기술에 따른 모스 구조(Mos type)의 위들러(Widlar)형 기준전압 발생기를 이용한 1단의 기준전압 발생부를 도시한 회로도이다.

도 2를 참조하면, 제1종래기술에 따른 기준전압 발생부는, 소스가 전원전압단(VDD; 이하 VDD라 함)에 접속되고 게이트가 드레인에 접속되어 다이오드 동작을 하는 PMOS 트랜지스터(P1; 이하 P1이라 함)와, PMOS 트랜지스터(P1)와 게이트가 공통으로 접속되고 소스가 VDD에 접속되어 P1과 전류미러를 이루는 PMOS 트랜지스터(P2; 이하 P2라 함)와, P2의 드레인에 자신의 게이트와 드레인이 공통 접속되고 소스가 접지전압단(VSS; 이하 VSS라 함)에 접속된 NMOS 트랜지스터(N2; 이하 N2라 함)와, N2와 게이트가 공통 접속되고 P1과 공통 드레인 접속된 NMOS 트랜지스터(N1a, 이하 N1이라 함)와, N1과 VSS 사이에 접속된 저항(R0; 이하 R0이라 함)을 구비하여 구성된다.

여기서, N1b와 N1c는 전술한 N1c와 게이트가 공통으로 접속되고, P1과 R0사이에 병렬로 접속되어 있다.

전술한 구성을 갖는 제1기준전압 발생부의 동작을 살펴본다.

기준전압 발생기를 만드는 목적은 내부전원의 전위가 전원전압의 노이즈(Noise)에 둔감하도록 어느 일정한 레벨이 나오도록 함과 동시에, 온도 보상을 해서 온도가 변해도 일정한 레벨이 나오도록 하는 것이다.

VDD의 파워가 들어오면, P1은 다이오드로 동작하기 때문에 노드 A는 P1의 문턱전압(Vt) 만큼 저감된 레벨로 VDD를 따라가게 된다. 이 노드가 P2의 게이트에 접속되어 있기 때문에 P1과 P2는 똑같은 전류를 흐르게 한다. P2의 드레인에 접속된 Vref 노드는 또 N2가 다이오드 접속되어 있으므로 N2의 문턱전압 이상에서 클램핑(Clamping)되게 된다.

이 Vref 노드는 다시 N2의 게이트에 연결되어 큰 저항을 형성하게 되고, N1은 R0과 연결되어 온도 보상을 하게 된다.

즉, 도체의 경우 전류는 온도에 반비례하고, 반도체의 경우 전류는 온도에 비례하므로 온도에 무관한 점을 찾을 수 있는 바, 이 점을 삼중점(Zero temperature coefficient)이라 한다. N1이 턴-온되지 않았을 경우에는 반(부)도체이고, N1이 턴-온되면 도체이기 때문에 실제 도체인 액티브 저항 R0과 결합하여 온도 보상 효과를 낼 수 있다.

한편, 기준전압을 입력으로 하는 회로들이 늘어나면서 전술한 1단의 기준전압 발생기로서는 기준전압 역할을 할 수 없게 되었는 바, 이를 개선하기 위해 기존의 1단 구조 뒤에 2단에 해당하는 증폭부를 더 부가하여 전압레벨을 맞추기 위한 드라이빙 능력을 키워주는 구조로 발전하였다.

도 3은 제2종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생부를 도시한 회로도로서, 도 2에서 설명한 부분과 동일한 구성 요소에 대해서는 참조부호를 동일하게 부여하면서 설명한다.

도 3을 참조하면, 2단의 기준전압 발생부는 제1기준전압 Vr0를 생성하는 위들러형 제1기준전압 발생부(30)와, 제1기준전압 Vr0와 기준전압 Vref의 차를 증폭하여 출력하는 차동증폭기(31, 여기서 차동증폭기는 일종의 전압 팔로워(Voltage follower)의 역할을 함)와, 드라이버(32)와, 보상부(33)로 이루어진다.

차동증폭기(32)는 전원전압단(VDD)에 대하여 일정한 전압레벨을 갖는 제1기준전압 Vr0과 기준전압 Vref를 비교하여 그 결과에 따라 출력전압 OUT을 발생하고, 드라이버(32)는 차동증폭기(31)의 출력전압 OUT에 응답하여 기준전압 Vref를 발생한다.

기준전압 발생회로의 동작상 기준전압 Vref는 제1기준전압 Vr0와 같은 전압레벨을 갖도록 설정된다. 그래서, Vref가 Vr0보다 낮을 경우, 차동증폭기(31)의 출력전압 OUT이 낮아져서 드라이버(32)를 구성하는 P3를 턴-온시키게 된다. 그리하여 Vref로 VDD가 공급되어 전압레벨이 상승하게 되는데 Vref가 Vr0와 같아지면 차동증폭기(31)는 동작을 멈춘다.

여기서, 차동증폭기(31) 내의 트랜지스터들(N3, N4)은 포화영역(Saturation region)에서 동작함으로써 차동증폭기(31)는 정상적인 동작을 수행한다. 즉, Vref에 연결된 부하(Load)에 의하여 그 전압레벨이 떨어지거나 언더슈트(Undershoot) 또는 오버슈트(Overshoot)가 발생하는 경우에 차동증폭기(31)는 Vref의 전압레벨을 원래의 Vr0와 같은 전압레벨로 복구(Restore)하게 된다.

보상부(33)는 Vref와 OUT 사이에 접속되어 있는 바, 이는 입력 노이즈를 보상하기 위해서 피드백 루프(Feedback loop)내에 보상 캐패시터가 들어가 있는 구조이다. 이러한 보상 캐패시터가 없을 때에는 위상 마진(Phase margin)이 20°이하가 되어 입력 노이즈에 대해서는 매우 불안한 출력 특성을 가지게 되는데, 이러한 보상 캐패시터를 추가하게 됨으로써 최소 50°이상의 위상 마진이 확보된다.

그러나, 전술한 2단의 기준전압 발생부의 경우, 보상 캐패시터가 기준전압 Vref 노드와 전원전압단(VDD) 노드에 PMOS 트랜지스터인 P5의 1단을 거쳐 직접 연결되어 있기 때문에 이 회로에서 파워 노이즈가 발생하면, 전술한 보상 캐패시터가 Vref를 변동하게 하는 요인으로 작용하게 된다.

보통 DRAM 등에서 모든 뱅크가 액티브인 'all bank active'의 상황에서 300mV ∼ 400mV 정도의 전원전압의 강하가 발생하므로 기준전압 Vref도 이에 따라 흔들려 다른 내부전압을 불안정하게 만드는 원인이 된다.

도 4는 종래기술에 따른 전원전압의 변동에 따른 기준전압의 변화를 시뮬레이션한 결과를 도식화한 그래프이다.

ICC5와 같은 'all bank active' 상황에서 VDD의 레벨은 떨어지는데, 이러한 파워의 레벨 변화는 도 3의 OUT 노드에 변화를 주게 된다. 만약, VDD의 레벨이 떨어지게 되면 OUT 노드도 거의 같은 정도로 레벨이 낮아지게 되고, 이러한 갑작스런 전압의 변화는 보상 캐패시터의 다른 쪽 노드의 전압 레벨에 해당하는 Vref에 변화를 주게 되어 Vref 노드의 전압레벨이 갑자기 떨어지게 된다. 반대로 ICC5 동작이 끝난 다음에는 VDD가 정상 레벨로 돌아가기 때문에 다시 OUT 노드의 전압이 갑적스럽게 변하게 된다. 이 전압 변화는 보상 캐패시터를 통해서 다시 Vref의 전압레벨을 변화시켜 Vref가 불안정하게 되는 원인이 된다.

이러한 Vref의 불안정은 내부전압의 불안정을 야기하게 되고, 이는 다시 VPP, VCORE, VCP, VBLP 및 VBB의 레벨을 만드는 기준전압이 흔들리게 되는 원인이 되어 목표로한 전압보다 높거나 낮은 전압을 만들게 되어 DRAM 동작을 불안정하게 한다.

도 4에서 시뮬레이션한 결과를 통해 ICC5 상황에서 VDD가 500mV 정도의 변화폭을 가질 때, Vref 전압레벨의 변화를 보면, 전술한 바와 같이 Vref의 전압레벨이 VDD의 변화 경향을 따라감을 알 수 있다. 실제 측정을 통해 이러한 시뮬레이션 결과를 확인할 수 있으며, Vref의 전압레벨의 변화는 VPP 전압레벨에 확연한 영향을 줌을 알 수 있다.

본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 전원전압의 변화에 따른 기준전압의 변동을 감소시킬 수 있는 기준전압 발생 장치를 제공하는데 그 목적이 있다.

도 1 은 일반적인 내부 전압 발생장치를 도시한 블럭도.

도 2는 제1종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 1단의 기준전압 발생부를 도시한 회로도.

도 3은 제2종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생부를 도시한 회로도.

도 4는 종래기술에 따른 전원전압의 변동에 따른 기준전압의 변화를 시뮬레이션한 결과를 도식화한 그래프.

도 5는 본 발명의 제1실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도.

도 6은 본 발명의 제2실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도.

도 7은 본 발명의 제3실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도

도 8은 본 발명의 제4실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도.

도 9는 본 발명에 따른 전원전압단의 변화에 따른 기준전압의 변화를 시뮬레이션한 결과를 도식화한 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 위들러형 제1기준전압 생성부 31 : 차동증폭부

32 : 드라이버부 33 : 보상부

34 : 디커플링부 300 : 전류원

301 : 위들러형 전류소스 301a : 전류소스

301b : 온도보상부

상기 목적을 달성하기 위하여 본 발명은, 제1기준전압을 생성하는 위들러형 제1기준전압 생성부; 전원전압단에 대해 일정 전압레벨을 갖는 상기 제1기준전압과 제2기준전압을 비교하여 그 결과에 따라 출력전압을 생성하는 차동증폭부; 상기 출력전압에 응답하여 상기 제2기준전압을 생성하는 드라이버부; 및 상기 제2기준전압이 파워 노이즈에 따라 변하지 않도록 일정 전압레벨로 유지하기 위해 상기 드라이버부의 출력단과 전지전압단 사이에 접속된 디커플링부를 포함하는 기준전압 발생 장치를 제공한다.

본 발명은 DRAM 등의 반도체 메모리 장치에 사용되는 기준전압 발생장치에서 전술한 바와 같이 종래기술에서 문제가 되었던 파워 노이즈에 의해 기준전압이 불안정해지는 것을 방지하고, 내부전원이 안정적으로 목표로한 레벨에 도달하도록 해결 방법을 제시한다. 2단의 차동증폭단의 피드백 루프 내의 보상 캐패시터를 넣지 않음으로 인해 직접적으로 커플링되는 노이즈 경로를 차단하였다.

또한, 보상 캐패시터를 제거했을 때 입력 노이즈에 대한 취약점이 우려되었으나, 실제로 검증해 본 결과 입력 노이즈 성분은 매우 작으며 이에 비해 파워 노으즈가 더 큰 부분을 차지하는 것을 확인하였다.

구체적으로는, 위상 마진을 확보하기 위해 기존의 보상 캐패시터를 배치하고 디커플링 캐패시터를 추가하거나, 기존의 보상 캐패시터만을 제거할 수 있으며, 또한 2단의 구조를 종래의 1단 구조로 되돌리는 구조와 보상 캐패시터를 제거하고 디커플링 캐패시터만을 추가하는 구조를 써서 파워 노이즈에 대해 기준전압을 안정화시킨다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 5는 본 발명의 제1실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도로서, 도 3에서 설명한 부분과 동일한 구성 요소에 대해서는 참조부호를 동일하게 부여하면서 설명한다.

도 5를 참조하면, 본 발명의 제1실시예에 따른 기준전압 발생 장치는, 제1기준전압 Vr0을 생성하는 위들러형 제1기준전압 생성부(30)와, 전원전압단(VDD)에 대해 일정 전압레벨을 갖는 제1기준전압 Vr0과 제2기준전압 Vref를 비교하여 그 결과에 따라 출력전압 OUT을 생성하는 차동증폭부(31)와, 출력전압 OUT에 응답하여 제2기준전압 Vref을 생성하는 드라이버부(32)와, 제2기준전압 Vref가 파워 노이즈에 따라 변하지 않도록 일정 전압레벨로 유지하기 위해 드라이버부(32)의 출력단과 전지전압단 VSS 사이에 접속된 디커플링부(34)와, 제2기준전압 Vref의 위상 마진을 확보하기 위해 드라이버부(32)의 출력단과 차동증폭부(31)의 출력단 사이에 접속된 보상부(33)를 구비하여 구성된다.

위들러형 제1기준전압 생성부(30)는, 기준전류(Iref)를 생성하는 전류원(300)과, 전류원(300)으로부터 제공되는 기준전류(Iref)를 통해 제1기준전압 Vr0을 생성하는 위들러형 전류소스(301)로 이루어진다.

저항 R0은 여기서 위들러형 전류소스(301)의 구성 요소인 온도보상부(301b)로 사용되고 있으며, N2와 N1a, N1b 및 N1c는 전류소스(301a)로 사용되고 있다.

구체적으로 위들러형 제1기준전압 생성부(30)는, 전원전압단 VDD와 출력단(Vr0의 출력 노드) 사이에 다이오드 접속된 PMOS 트랜지스터(P2)와, PMOS 트랜지스터(P2)와 전류미러를 이루며, 소스가 VDD에 접속된 PMOS 트랜지스터(P1)와, 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 NMOS 트랜지스터(N2)와, NMOS 트랜지스터(N2)와 게이트가 접속되어 전류미러를 이루고, PMOS 트랜지스터(P1)의 소스에 각각의 드레인이 공통 접속된 복수의 NMOS 트랜지스터(N1a ∼ N1c)와, 복수의 NMOS 트랜지스터(N1a ∼ N1c)의 소스와 접지전압단 사이에 접속된 저항 소자(R0)를 구비하여 구성된다.

이하, 전술한 위들러형 제1기준전압 생성부의 동작을 상세하게 살펴 본다.

VDD의 파워가 들어오면, P2는 다이오드로 동작하기 때문에 노드 Vr0는 P2의 문턱전압(Vt) 만큼 저감된 레벨로 VDD를 따라가게 된다. 이 노드가 P1의 게이트에 접속되어 있기 때문에 P1과 P2는 똑같은 전류를 흐르게 한다. 한편, P1의 드레인에 접속된 Vr0 노드는 또 N2가 다이오드 접속되어 있으므로 N2의 문턱전압 이상에서 클램핑(Clamping)되게 된다.

이 Vr0 노드는 다시 N1a ∼ N1c의 게이트에 연결되어 큰 저항을 형성하게 되고, NN1a ∼ N1c는 R0과 연결되어 온도 보상을 하게 된다.

즉, 도체의 경우 전류는 온도에 반비례하고, 반도체의 경우 전류는 온도에 비례하므로 온도에 무관한 점을 찾을 수 있는 바, 이 점을 삼중점(Zero temperature coefficient)이라 한다. N1a ∼ N1c가 턴-온되지 않았을 경우에는 반(부)도체이고, N1a ∼ N1c가 턴-온되면 도체이기 때문에 실제 도체인 액티브 저항 R0과 결합하여 온도 보상 효과를 낼 수 있다.

한편, 전술한 바와 같이 차동증폭부(31)는 Vr0와 Vref의 차를 증폭하여 출력하는 일종의 전압 팔로워로서, VDD에 대하여 일정한 전압레벨을 갖는 Vr0과 Vref를 비교하여 그 결과에 따라 OUT을 발생하며, 드라이버부(32)는 OUT에 응답하여 Vref를 발생한다.

구체적으로, 차동증폭부(31)는 VDD에 소스가 접속되고 게이트와 드레인이 공통 접속된 PMOS 트랜지스터 P4와, P4와 게이트가 공통으로 접속되고 소스가 VDD에 접속되며 드레인이 차동증폭부(31)의 출력 OUT 노드에 접속된 PMOS 트랜지스터 P3와, OUT 노드에 드레인이 접속되고 Vr0를 게이트 입력으로 하는 NMOS 트랜지스터 N3와, P4와 드레인이 공통 접속되고 Vref를 게이트 입력으로 하며 N3와 소스가 공통 접속된 NMOS 트랜지스터 N4와, N3 및 N4의 소스에 드레인이 접속되고 Vr0를 게이트 입력으로 하며 소스가 VSS에 접속된 NMOS 트랜지스터 N5를 구비하여 구성된다.

드라이버부(32)는, 소스가 VDD에 접속되고 드레인이 디커플링부(34) 및 보상부(33)의 각 일측에 접속되며 게이트가 출력단에 접속된 PMOS 트랜지스터 P5로 이루어지며, 보상부(33)와 디커플링부(34)는 각각 캐패시터로 이루어진 것을 그 일예로 하였다.

기준전압 발생회로의 동작상 Vref는 Vr0와 같은 전압레벨을 갖도록 설정된다. 그래서, Vref가 Vr0보다 낮을 경우, 차동증폭기(31)의 출력전압 OUT이 낮아져서 드라이버(32)를 구성하는 P3를 턴-온시키게 된다. 그리하여 Vref로 VDD가 공급되어 전압레벨이 상승하게 되는데 Vref가 Vr0와 같아지면 차동증폭기(31)는 동작을 멈춘다.

여기서, 차동증폭기(31) 내의 트랜지스터들(N3, N4)은 포화영역에서 동작함으로써 차동증폭기(31)는 정상적인 동작을 수행한다. 즉, Vref에 연결된 부하에 의하여 그 전압레벨이 떨어지거나 언더슈트 또는 오버슈트가 발생하는 경우에 차동증폭기(31)는 Vref의 전압레벨을 원래의 Vr0와 같은 전압레벨로 복구하게 된다.

보상부(33)는 Vref와 OUT 사이에 접속되어 있는 바, 이는 입력 노이즈를 보상하기 위해서 피드백 루프 내에 보상 캐패시터가 들어가 있는 구조이다. 이러한 보상 캐패시터가 없을 때에는 위상 마진(Phase margin)이 20°이하가 되어 입력 노이즈에 대해서는 매우 불안한 출력 특성을 가지게 되는데, 이러한 보상 캐패시터를 추가하게 됨으로써 최소 50°이상의 위상 마진이 확보된다.

한편, 전술한 보상부(33)의 추가로 인해 Vref와 VDD 간의 직접적인 커플링이 이루어져 VDD가 변화함에 따라 Vref가 변하게 되는 문제점이 발생한다고 하였는 바, 본 발명에서는 Vref와 VSS 사이에 디커플링 캐패시터를 추가하여 파워 노이즈에 의해 VDD가 흔들릴 때 디커플링 캐패시터에 의해 Vref의 전압레벨을 일정하게 유지할 수 있도록 하였다.

도 6은 본 발명의 제2실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도로서, 도 5에서 설명한 부분과 동일한 구성 요소에 대해서는 참조부호를 동일하게 부여하면서 설명한다.

즉, 도 6의 경우에서는 도 5의 보상부(32) 즉, 보상 캐패시터를 제거하고 디커플링 캐패시터만 남겨 놓은 것이다.

도 7은 본 발명의 제3실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도로서, 도 5에서 설명한 부분과 동일한 구성 요소에 대해서는 참조부호를 동일하게 부여하면서 설명한다.

즉, 도 7의 경우에서는 도 5에 도시된 디커플링 캐패시터와 보상 캐패시터를 모두 제거한 것으로, 전술한 바와 같이 입력 노이즈에 비해 파워 노이즈에 의해 Vref의 변동이 심하게 나타나므로 이와 같이 보상 캐패시터를 제거하여도 무방하다 할 수 있다.

도 8은 본 발명의 제4실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 2단의 기준전압 발생 장치를 도시한 회로도로서, 도 5에서 설명한 부분과 동일한 구성 요소에 대해서는 참조부호를 동일하게 부여하면서 설명한다.

즉, 도 8의 경우에는 차동증폭부를 생략하고 종래의 1단의 위들러형 기준전압 생성부만을 사용하여 기준전압 발생부를 형성하였다.

종래의 문제점으로 제시한 파워 노이즈에 의한 Vref의 변동을 억제하기 위해서는 VDD와 Vref를 직접 연결해주는 보상 캐패시터를 제거하여야 한다. 이 보상 캐패시터를 제거함으로 인해 VDD에 의해(구체적으로는 VDD의 노이트 성분에 의한) Vref에 영향을 주는 경로를 없애는 결과를 가져 온다.

도 9는 본 발명에 따른 전원전압단의 변화에 따른 기준전압의 변화를 시뮬레이션한 결과를 도식화한 그래프로서, 보상 캐패시터를 제거 또는 디커플링 캐패시터를 추가한 제1 내지 제4실시예에 해당하는 Vref의 변화를 나타낸다.

도 9를 참조하면, 전술한 도 4에서 ICC5 엔트리(Entry)할 때와 이그짓(Exit)할 때의 Vref의 전압 변화가 각각 416mV, 237mV에서 모두 22mV 수준으로 크게 개선되었고, 실제 웨이퍼에서 측정한 결과에서도 노이즈 영향에 의한 레벨 변화가 절반 이하의 수준으로 나타났다. 이러한 Vref의 안정화는 VPP 레벨 변화도 크게 줄임을 측정 결과에서 확인할 수 있다.

기존의 기준전압 발생 장치의 드라이빙 능력을 향상시키기 위해 현재는 2단의 기준전압 발생 장치에 추가하는 회로가 늘고 있다. 이렇게 추가된 증폭부는 필연적으로 피드백 루프를 가지고 있게 되고, 이 피드백을 보상하기 위해 보상부(보상 캐패시터)가 사용된다. 이러한 보상부에 의해 기준전압은 파워 노이즈에 대해서 취약함으로 보이게 되고, 이러한 취약함은 곧 회로내의 내부전압들의 레벨을 불안정하게 만드는 원인이 된다. 실제 측정 결과, 기준전압이 불안정함에 따라 내부전압인 VPP의 레벨이 많이 바뀌는 것을 확인할 수 있다. 기준전압 발생 장치는 다른 내부전원 발생기의 모스 트랜지스터의 게이트에만 쓰이므로 드라이빙 능력을 키우기 위해 증폭단을 추가해 파워 노이즈 경로를 만들기 보다는 증폭단을 쓰더라도 기준전압의 인력 자체가 안정하므로 2단에서의 보상 캐패시터를 분리하고 쓰거나, 아예 생략된 형태로 써서 파워 노이즈 자체를 원천적으로 기준전압 발생 장치의 출력전압과 분리해서 사용하는 형태가 바람직하다.

드라이빙을 하면서 기준전압을 만들려고 할 때는 도 5에 도시된 제1실시예와 같이 기준전압이 출력되는 노드에 디커플링 캐패시터를 추가함으로써 파워 노이즈에 저항력을 키울 수 있다. 디커플링 캐패시터가 큰 전하용량으로 기준전압을 잡아주고 있기 때문에 파워 노이즈의 영향력이 적어진다. 또한, 전술한 바와 같이 입력노이즈는 파워 노이즈에 의한 영향에 비하면 무시할 수 있을 정도이므로 도 7과 도 9 및 도 6에 도시된 실시예의 경우에도 각각 파워 노이즈를 최소화할 수 있다.

따라서, 본 발명에서는 파워 노이즈에 의한 기준전압의 변동을 최소화할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 위들러형 기준전압 발생 장치의 파워 노이즈에 의한 기준전압의 변동을 최소화할 수 있어, 궁극적으로 반도체 메모리 장치의 신뢰성을 향상시킬 수 탁월한 효과를 기대할 수 있다.

Claims (7)

1. 제1기준전압을 생성하는 위들러형 제1기준전압 생성수단;

   전원전압단에 대해 일정 전압레벨을 갖는 상기 제1기준전압과 제2기준전압을 비교하여 그 결과에 따라 출력전압을 생성하는 차동증폭수단;

   상기 출력전압에 응답하여 상기 제2기준전압을 생성하는 드라이버수단; 및

   상기 제2기준전압이 파워 노이즈에 따라 변하지 않도록 일정 전압레벨로 유지하기 위해 상기 드라이버수단의 출력단과 전지전압단 사이에 접속된 디커플링수단

   을 포함하는 기준전압 발생 장치.
2. 제 1 항에 있어서,

   상기 디커플링수단은, 캐패시터로 이루어진 것을 특징으로 하는 기준전압 발생 장치.
3. 제 1 항에 있어서,

   상기 제2기준전압의 위상 마진을 확보하기 위해 상기 드라이버수단의 출력단과 상기 차동증폭수단의 출력단 사이에 접속된 보상수단을 더 포함하는 것을 특징으로 하는 기준전압 발생 장치.
4. 제 3 항에 있어서,

   상기 보상수단은, 캐패시터로 이루어진 것을 특징으로 하는 기준전압 발생 장치.
5. 제 1 항에 있어서,

   상기 드라이버는, 소스가 전원전압단에 접속되고 드레인이 상기 디커플링수단에 접속되며 게이트가 상기 차동증폭수단의 출력단에 접속된 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 기준전압 발생 장치.
6. 제 3 항에 있어서,

   상기 드라이버는, 소스가 전원전압단에 접속되고, 드레인이 상기 디커플링수단 및 상기 보상수단의 일측과 접속되며, 게이트가 상기 차동증폭수단의 출력단 및 상기 보상수단의 타측에 접속된 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 기준전압 발생 장치.
7. 제 1 항에 있어서,

   상기 위들러형 제1기준전압 생성수단은,

   기준전류를 생성하는 전류원과, 상기 기준전류를 통해 기준전압을 생성하는 위들러형 전류소스를 포함하는 것을 특징으로 하는 기준전압 발생장치.