KR20050104027A - 전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준전압 발생 회로 - Google Patents

전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준전압 발생 회로 Download PDF

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Abstract

전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준 전압 발생 회로가 개시된다. 본 발명의 밴드갭 기준 전압 발생 회로는 그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프와 OP 출력에 게이팅되어 동일한 전류가 흐르는 제1 내지 제3 피모스 트랜지스터들을 포함하고 기준 전압을 발생한다. 제1 전압은 제1 피모스 트랜지스터를 통해 흐르는 전류가 병렬 연결된 제1 저항과 제1 다이오드에 걸리는 전압이고, 제2 전압은 제2 피모스 트랜지스터가 병렬 연결된 제2 저항과 직렬 연결된 제3 저항 및 제2 다이오드군에 걸리는 전압이다. 제3 피모스 트랜지스터를 통해 흐르는 전류가 제4 저항에 걸리는 전압이 기준 전압으로 발생된다. 본 발명의 밴드갭 기준 전압 발생 회로에 의하면, 전원 전압의 변동에 영향을 받지 않고 저항의 절대값이 아닌 저항 비율에 따라 안정적으로 기준 전압을 발생시킨다.

Description

전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준 전압 발생 회로{Self-biased bandgap reference voltage generation circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준 전압 발생 회로에 관한 것이다.
밴드갭 기준 전압 발생 회로(Band-Gap Reference Voltage Generation Circuit: 이하 "BGR 회로"라고 칭한다)는 반도체 집적 회로에 채용되어 안정된 바이어스를 공급한다. BGR 회로는 주로 아날로그-디지털 변환부(Analog-Digital Converter: ADC) 또는 디지털 아날로그 변환부(Digital-Analog Converter: DAC)의 기준 전압을 제공하고 온도나 공정 변화에 안정적인 특징을 갖는다. 최근 들어, 배터리로 동작되는 휴대용 장치들이 널리 보급됨에 따라 저전력 및 저전원 동작에 대한 요구들이 증가되고 있다. 이에 따라, 전원 전압(VCC) 레벨이 1.5V 내지 2.0V 정도로 낮아짐에 따라 BGR 회로에서 발생되는 기준 전압의 레벨 또한 1.25V 내지는 1.0V 정도 이하로 낮추어질 것을 기대한다.
도 1은 종래의 BGR 회로를 설명하는 도면이다. 이를 참조하면, BGR 회로(120)는 바이어스 회로(110)에서 제공되는 바이어스 전압(Vbias)에 의해 구동되는 OP AMP(122)와 다이오드들(D1, D2)과 저항들(R1, R2, R3, R4) 그리고 트랜지스터들(P1, P2, P3, N1)을 포함한다. OP AMP(122)는 Vi와 Vib 전압이 같아지도록 제어된다. OP AMP(122)의 출력(Vo)에 의해 구동되는 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3)을 각각 통해 동일한 전류(Io, Iob, Iref)가 흐른다.
바이어스 회로(110)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 다이오드 연결된 제4 피모스 트랜지스터(P4)와 저항(R5)이 직렬 연결된다. 제4 피모스 트랜지스터(P4)와 저항(R5) 사이의 연결 노드는 OP AMP(122)의 바이어스 전압()으로 제공된다. 바이어스 전압()은 전원 전압(VDD)에서 제4 피모스 트랜지스터(P4)의 문턱 전압(Vth) 만큼 강하된 전압 레벨, 즉 VDD-Vth로 나타난다. 그러므로, 바이어스 전압()은 전원 전압(VDD)의 레벨에 따라 그 전압 레벨이 변할 수 있다.
전원 전압(VDD) 레벨에 따라 바이어스 전압()이 바뀌게 되면, OP AMP(122)의 동작 전류들((Io, Iob, Iref)도 변하게 된다. 특히, 출력 기준 전류(Iref)의 변화는 기준 전압(Vref)의 변동을 초래하는 문제점이 발생한다.
그러므로, 전원 전압(VDD)의 레벨 변화에 둔감한 BGR 회로의 존재가 요구된다.
본 발명의 목적은 전원 전압 레벨 변화에 둔감한 BGR 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기준 전압을 발생하는 셀프 바이어스된 BGR 회로에 있어서, 그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프; OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터; 전원 전압과 제1 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터; 전원 전압과 제2 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터; 전원 전압과 기준 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터; 제1 전압과 접지 전압 사이에 연결되는 제1 저항; 제1 전압과 접지 전압 사이에 연결되는 제1 다이오드; 제2 전압과 접지 전압 사이에 연결되는 제2 저항; 제2 전압과 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군; 및 기준 전압과 접지 전압 사이에 연결되는 제4 저항을 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 셀프 바이어스된 BGR 회로는 그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프; OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터; 전원 전압과 제1 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터; 전원 전압과 제2 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터; 전원 전압과 기준 전압 사이에 연결되고 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터; 제1 전압과 접지 전압 사이에 연결되는 제1 저항; 제1 전압과 접지 전압 사이에 직렬 연결되는 제5 저항과 제1 다이오드; 제2 전압과 접지 전압 사이에 연결되는 제2 저항; 제2 전압과 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군; 및 기준 전압과 접지 전압 사이에 연결되는 제4 저항을 포함한다.
본 발명의 바람직한 실시예에 따른 OP 앰프는 전원 전압이 그 소스에 연결되고 OP 앰프 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터; 제4 피모스 트랜지스터의 드레인에 그 소스들이 연결되고 제1 전압 및 제2 전압이 각각의 게이트에 연결되는 제5 및 제6 피모스 트랜지스터들; 제5 및 제6 피모스 트랜지스터들의 드레인들과 접지 전압 사이에 각각 연결되고 그 드레인과 그 게이트가 연결된 제2 및 제3 엔모스 트랜지스터; 제2 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되어 제2 엔모스 트랜지스터와 전류미러를 구성하는 제4 엔모스 트랜지스터; OP 앰프 출력이 그 드레인에 연결되고 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되어 제3 엔모스 트랜지스터와 전류 미러를 구성하는 제5 엔모스 트랜지스터; 및 전원 전압이 그 소스에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되는 제7 피모스 트랜지스터; 및 전원 전압이 그 소스에 연결되고 OP 앰프 출력이 그 드레인에 연결되고 제7 피모스 트랜지스터의 게이트가 그 게이트에 연결되어 제7 피모스 트랜지스터와 전류 미러를 구성하는 제8 피모스 트랜지스터를 포함한다.
본 발명의 더욱 바람직한 실시예에 따른 제2 다이오드군은 제3 저항과 접지 전압 사이에 병렬 연결되는 다수개의 다이오드들로 구성된다.
따라서, 본 발명의 BGR 회로에 의하면, 전원 전압(VDD)의 변동에 영향을 받지 않고 저항의 절대값이 아닌 저항 비율에 따라 안정적으로 기준 전압을 발생시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 BGR 회로를 설명하는 도면이다. 이를 참조하면, BGR 회로(200)는 OP AMP(210)의 바이어스 전압(Vbias)이 OP AMP(210)의 출력 전압(Vo)에 연결되어 있다. 이것은 종래의 OP AMP(122, 도 1)의 바이어스 전압(Vbias)이 바이어스 회로(110)로부터 제공되던 것과 차이가 있다. OP AMP(210)의 구체적인 회로도를 포함하는 BGR 회로(200)가 도 3에 도시되어 있다.
도 3을 참조하면, OP AMP(210)는 차동 증폭기로 구성된다. OP AMP(210)는 제1 전압(Vi)과 제2 전압(Vib)을 각각의 게이트로 입력하는 302 피모스 트랜지스터와 303 피모스 트랜지스터, 전원 전압(VDD)과 302 및 303 트랜지스터들의 소스 사이에 연결되는 301 피모스 트랜지스터, 그리고 전류 미러들로 구성되는 304 및 308, 305 및 309, 그리고 306 및 307 트랜지스터들을 포함한다. 304 및 308 트랜지스터로 구성되는 제1 전류 미러는 302 피모스 트랜지스터의 드레인에 연결되고, 305 및 309 트랜지스터로 구성되는 제2 전류 미러는 303 피모스 트랜지스터의 드레인에 연결되고, 306 및 307 트랜지스터로 구성되는 제3 전류 미러는 308 트랜지스터와 309 트랜지스터에 연결된다.
OP AMP(210)는 OP AMP(210)의 출력 전압(Vo)에 게이팅되는 301 피모스 트랜지스터를 통해 흐르는 동작 전류(Iop)에 의해 동작된다. OP AMP(210)의 동작 전류(Iop)는 리셋 신호(RESET)에 응답하여 턴온되는 제1 엔모스 트랜지스터(N1)에 의해 OP AMP(210)의 출력 전압(Vo)이 로직 로우레벨이 되어 흐르게 된다.
BGR 회로(200)는 크기(dimension)가 같은 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3), 동일한 저항값을 갖는 제1 및 제2 저항(R1, R2), 제1 다이오드(D1), 다수개(M>0, M=정수)의 제2 다이오드들(D2), 제3 저항(R3), 그리고 제4 저항(R4)을 더 포함한다.
제1 피모스 트랜지스터(P1)는 전원 전압(VDD)과 제1 전압(Vi) 사이에 연결되고 OP AMP(210) 출력(Vo)에 그 게이트가 연결된다. 제2 피모스 트랜지스터(P2)는 전원 전압(VDD)과 제2 전압(Vib) 사이에 연결되고 OP AMP(210) 출력(Vo)에 그 게이트가 연결된다. 제3 피모스 트랜지스터(P3)는 전원 전압(VDD)과 기준 전압(Vref) 사이에 연결되고 OP AMP(210) 출력(Vo)에 그 게이트가 연결된다. 기준 전압(Vref)과 접지 전압(VSS) 사이에는 제4 저항(R4)이 연결된다.
제1 저항(R1)은 제1 전압(Vi)과 접지 전압(VSS) 사이에 연결되고, 제1 다이오드(D1)는 제1 전압(Vi)과 접지 전압(VSS) 사이에 연결된다. 제2 저항(R2)은 제2 전압(Vib)과 접지 전압(VSS) 사이에 연결된다. 그리고 제2 전압(Vib)과 접지 전압(VSS) 사이에는 제3 저항(R3)과 병렬 연결된 제2 다이오드들(D2)이 직렬 연결된다.
이러한 BGR 회로(200)의 동작은 다음과 같다.
제1 내지 제3 피모스 트랜지스터들(P1, P2, P3)의 크기(dimension)가 같고 제1 저항(R1)과 제2 저항(R2)의 저항 값이 같기 때문에, 제1 저항(R1) 양단에 걸리는 제1 전압(Vi)과 제2 저항(R2) 양단에 걸리는 제2 전압(Vib)은 동일하다.
Vi=Vib
따라서, 제1 내지 제3 피모스 트랜지스터들(P1, P2, P3)의 게이트들이 OP AMP(210)의 출력 전압(Vo)에 공통으로 연결되어, 제1 내지 제3 전류(Io, Iob, Iref)의 전류도 거의 같다.
Io=Iob=Iref
여기에서, Io=I1a+I1이고 Iob=I2a+I2인 관계로부터 I1a=I2a이므로
I1=I2
가 성립한다.
여기에서, 는 온도 전압(thermal voltage)으로 0.086mV/℃의 온도 계수를 갖는다.
I2는 에 비례하므로,
I2a는 에 비례하므로
여기에서, Iob는 I2와 I2a의 합이고, Iob 전류는 Iref 전류에 미러링(mirroring)되므로,
Iref= Iob= I2+I2a
가 된다.
따라서, BGR 회로(200)의 출력인 기준 전압(Vref)은
가 된다. 즉, 기준 전압(Vref)은 R2, R3, 그리고 R4 저항의 비율로 결정되고 저항 값에 의한 영향은 적게 받는다.
따라서, 본 실시예의 BGR 회로(200)는 리셋 신호(RESET)에 의해 로직 로우레벨이 되는 OP AMP(210)의 출력(Vo)이 그 자신의 바이어스 전압으로 인가되어 OP AMP(210)를 동작시킨다. 이에 따라 BGR 회로(200)는 전원 전압(VDD)의 변동은 전혀 OP AMP(210)의 동작에 영향을 미치지 않고 제1 내지 제3 저항들(R1, R2, R3)의 비율에 따라 안정적으로 기준 전압(Vref)을 발생시킨다.
도 4는 본 발명의 제2 실시예에 따른 BGR 회로를 설명하는 도면이다. 이를 참조하면, BGR 회로(400)는 제1 전압(Vi)과 접지 전압(VSS) 사이에 제5 저항(R5)과 제1 다이오드(D1)가 직렬 연결되어 있다는 점에서 도 3의 BGR 회로(200)와 차이가 있다. 제5 저항(R5)의 추가는 제1 전류(I1)와 제2 전류(I2)의 전류량을 감소시키는 것으로, 앞서 설명된 BGR 회로(200)의 동작에 따른 수학식 1 내지 8이 동일하게 BGR 회로(400)에도 적용된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 BGR 회로에 의하면, 전원 전압(VDD)의 변동에 영향을 받지 않고 저항의 절대값이 아닌 저항 비율에 따라 안정적으로 기준 전압을 발생시킨다.
도 1은 종래의 밴드갭 기준 전압 발생 회로를 설명하는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 밴드갭 기준 전압 발생 회로를 설명하는 도면이다.
도 3은 도 2의 밴드갭 기준 전압 발생 회로의 구체적인 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 밴드갭 기준 전압 발생 회로를 설명하는 도면이다.

Claims (6)

  1. 기준 전압을 발생하는 셀프 바이어스된 밴드갭 기준 전압 발생 회로에 있어서,
    그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프;
    상기 OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터;
    전원 전압과 상기 제1 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압과 상기 제2 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터;
    상기 전원 전압과 상기 기준 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터;
    상기 제1 전압과 접지 전압 사이에 연결되는 제1 저항;
    상기 제1 전압과 접지 전압 사이에 연결되는 제1 다이오드;
    상기 제2 전압과 상기 접지 전압 사이에 연결되는 제2 저항;
    상기 제2 전압과 상기 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군; 및
    상기 기준 전압과 상기 접지 전압 사이에 연결되는 제4 저항을 구비하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  2. 제1항에 있어서, 상기 OP 앰프는
    상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터;
    상기 제4 피모스 트랜지스터의 드레인에 그 소스들이 연결되고 상기 제1 전압 및 상기 제2 전압이 각각의 게이트에 연결되는 제5 및 제6 피모스 트랜지스터들;
    상기 제5 및 제6 피모스 트랜지스터들의 드레인들과 상기 접지 전압 사이에 각각 연결되고 그 드레인과 그 게이트가 연결된 제2 및 제3 엔모스 트랜지스터;
    상기 제2 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제2 엔모스 트랜지스터와 전류미러를 구성하는 제4 엔모스 트랜지스터;
    상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제3 엔모스 트랜지스터와 전류 미러를 구성하는 제5 엔모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되는 제7 피모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제7 피모스 트랜지스터의 게이트가 그 게이트에 연결되어 상기 제7 피모스 트랜지스터와 전류 미러를 구성하는 제8 피모스 트랜지스터를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  3. 제1항에 있어서, 상기 제2 다이오드군은
    상기 제3 저항과 상기 접지 전압 사이에 병렬 연결되는 다수개의 다이오드들로 구성되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  4. 기준 전압을 발생하는 셀프 바이어스된 밴드갭 기준 전압 발생 회로에 있어서,
    그 자신의 출력이 바이어스 전압으로 제공되고 제1 전압과 제2 전압을 비교하는 OP 앰프;
    상기 OP 앰프 출력과 접지 전압 사이에 연결되고 리셋 신호에 그 게이트가 연결되는 제1 엔모스 트랜지스터;
    전원 전압과 상기 제1 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압과 상기 제2 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제2 피모스 트랜지스터;
    상기 전원 전압과 상기 기준 전압 사이에 연결되고 상기 OP 앰프 출력에 그 게이트가 연결되는 제3 피모스 트랜지스터;
    상기 제1 전압과 접지 전압 사이에 연결되는 제1 저항;
    상기 제1 전압과 상기 접지 전압 사이에 직렬 연결되는 제5 저항과 제1 다이오드;
    상기 제2 전압과 상기 접지 전압 사이에 연결되는 제2 저항;
    상기 제2 전압과 상기 접지 전압 사이에 직렬 연결되는 제3 저항과 제2 다이오드군; 및
    상기 기준 전압과 상기 접지 전압 사이에 연결되는 제4 저항을 구비하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  5. 제4항에 있어서, 상기 OP 앰프는
    상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터;
    상기 제4 피모스 트랜지스터의 드레인에 그 소스들이 연결되고 상기 제1 전압 및 상기 제2 전압이 각각의 게이트에 연결되는 제5 및 제6 피모스 트랜지스터들;
    상기 제5 및 제6 피모스 트랜지스터들의 드레인들과 상기 접지 전압 사이에 각각 연결되고 그 드레인과 그 게이트가 연결된 제2 및 제3 엔모스 트랜지스터;
    상기 제2 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제2 엔모스 트랜지스터와 전류미러를 구성하는 제4 엔모스 트랜지스터;
    상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되어 상기 제3 엔모스 트랜지스터와 전류 미러를 구성하는 제5 엔모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되는 제7 피모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고 상기 OP 앰프 출력이 그 드레인에 연결되고 상기 제7 피모스 트랜지스터의 게이트가 그 게이트에 연결되어 상기 제7 피모스 트랜지스터와 전류 미러를 구성하는 제8 피모스 트랜지스터를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  6. 제4항에 있어서, 상기 제2 다이오드군은
    상기 제3 저항과 상기 접지 전압 사이에 병렬 연결되는 다수개의 다이오드들로 구성되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
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