JP6363851B2 - 記録装置及び記録ヘッド - Google Patents

Description

本発明は、記録装置及び記録ヘッドに関する。

特許文献１は、複数の記録素子基板を備えた記録ヘッドを例示している。該複数の記録素子基板は２列に千鳥配列されており、これにより、記録媒体の幅方向（記録媒体の搬送方向と交差する方向）の全域にわたる記録を一度に行うことが可能な、いわゆるフルライン型の記録ヘッドを形成している。記録ヘッドには、複数の記録素子基板の其々に電源電圧を供給するための電源配線が設けられ、一般には、該電源配線としてフレキシブルケーブルが用いられる。

特開２００７−２９６６３８号公報

各記録素子基板において駆動される記録素子の数量が増大すると、上述の電源配線では電圧降下が生じうる。一方で、複数の記録素子基板の其々に個別に電源電圧を供給できるように、複数の記録素子基板に対応する複数の電源配線を設けると、各記録素子基板に対して、電源電圧を受けるための正端子および負端子の少なくとも２つの電源端子を設ける必要がある。すなわち、例えば、記録素子基板の数量をＮとすると、２×Ｎ本の電源配線を設けることになってしまう。

本発明の目的は、複数の記録素子基板を備える記録ヘッドにおいて、電源配線における電圧降下を抑制しつつ、電源配線の数量を低減するのに有利な技術を提供することにある。

本発明の一つの側面は記録装置にかかり、前記記録装置は、それぞれが記録素子を含む２個の記録素子基板と、前記２個の記録素子基板のそれぞれに対応し、対応する記録素子基板に電源電圧を供給する２個の電圧源と、を備える記録装置であって、前記２個の記録素子基板の各々は、記録素子に供給する電源電圧を受けるための高電位側の端子である第１端子と、前記電源電圧を受けるための低電位側の端子である第２端子と、を有し、第１の記録素子基板の前記第２端子と、第２の記録素子基板の前記第１端子とは第１配線により互いに接続され、前記第１配線には、電源電圧が供給される第２配線の一端が接続され、前記２個の電圧源は、第３配線により直列に接続されており、前記第３配線は、前記第２配線の他端が接続されると共に接地され、前記記録装置は、前記第１の記録素子基板の前記第２端子と前記第２の記録素子基板の前記第１端子とを接続する第１ノードと、前記第１の記録素子基板に対応する第１の電圧源と前記第２の記録素子基板に対応する第２の電圧源とを接続する第２ノードと、の間に、前記第１ノードの電位の変動を抑制する調整回路をさらに備えており、前記調整回路は、前記第１の記録素子基板において駆動される記録素子の数量と、前記第２の記録素子基板において駆動される記録素子の数量との差に応じた電圧を、前記第１ノードに出力することを特徴とする。

本発明によれば、複数の記録素子基板を備える記録ヘッドにおいて、電源配線における電圧降下を抑制しつつ、電源配線の数量を低減することができる。

記録装置の構成例の概略を説明する図。 記録素子基板の構成例を説明する図。 動作タイミングチャートを説明する図。 記録ヘッドに電源電圧を供給するための構成例を説明する図。 動作タイミングチャートを説明する図。 記録素子基板の断面構造の例を説明する図。 記録ヘッドに電源電圧を供給するための他の構成例を示す図。 ユニット７０９の構成例を説明する図。 記録ヘッドに電源電圧を供給するための他の構成例を説明する図。 動作タイミングチャートを説明する図。 記録ヘッドに電源電圧を供給するための他の構成例を示す図。 記録ヘッドに電源電圧を供給するための他の構成例を説明する図。

（第１実施形態）
図１〜５を参照しながら第１実施形態を説明する。図１は、記録装置ＰＡの構成例を説明するブロック図である。記録装置ＰＡは、大きく、本体部分１０１と記録ヘッド１０２とに分けられる。記録ヘッド１０２は複数の記録素子基板２０１を備えており、各記録素子基板２０１には複数の記録素子が配列されている。本体部分１０１は、例えば、電圧供給部１０６と制御部１０７とを備えている。電圧供給部１０６は、電源供給ライン１０３を介して、複数の記録素子基板２０１の其々に電源電圧をそれぞれ供給する。制御部１０７は、駆動信号ライン１０５を介して、複数の記録素子基板２０１の其々に制御信号をそれぞれ供給する。

図２は、記録素子基板２０１の構成例を示している。本実施形態では、記録素子基板２０１は、記録素子駆動部２０４（以下、「駆動部２０４」と称する）と、記録素子選択部２０５（以下、「選択部２０５」と称する）とを備える。

駆動部２０４は、複数の記録素子と、複数の駆動素子とを備える。各駆動素子は、１つの記録素子に対応するように配されており、導通状態になることによって、対応する記録素子を駆動する。なお、記録素子には、通電されることによって発熱するヒーターとして抵抗素子が用いられ、例えばＴａＳｉＮ等の金属薄膜で形成される。また、駆動素子には、例えばＭＯＳトランジスタ等のトランジスタが用いられる。また、これらの記録素子および駆動素子は、複数のグループＧ（Ｇ１〜Ｇｎ）に分けられており、各記録素子はいわゆる時分割駆動方式で駆動される。具体的には、駆動部２０４は、各グループにおけるいずれの記録素子を選択するかを決定するブロック信号２０６と、該選択された記録素子を駆動するためのデータ信号２０７とを受けて、複数の記録素子を駆動する。

選択部２０５は、複数のシフトレジスタと、複数のラッチと、デコーダーと、ＡＮＤ回路とを備えうる。各シフトレジスタは、該シフトレジスタが保持するデータを、クロック信号（ＣＬＫ）を受けて次段のシフトレジスタに転送する。各ラッチは、ラッチ信号（ＬＴ）を受けて、対応するシフトレジスタが保持するデータをラッチする。デコーダーは、ラッチからの出力を受けて、ブロック信号２０６を出力する。

各ＡＮＤ回路は、ヒートイネーブル信号（ＨＥ）と、ブロック信号２０６と、対応するラッチからのデータ信号２０７とを受けて、対応する駆動素子の制御端子（ＭＯＳトランジスタのゲート）に信号を出力する。ブロック信号２０６により選択され、かつ、データ信号２０７により駆動されるべき記録素子は、ＨＥのパルス幅の期間にわたって駆動され、該期間に応じた量の熱エネルギーを発生させる。記録ヘッド１０２には、該記録素子に対応するノズル（吐出口）が設けられている。記録剤供給部から供給された記録剤（インク）は、この熱エネルギーを受けて発泡し、該ノズルから吐出される。

なお、駆動部２０４にはヒーター電圧（例えば３２Ｖ）が供給され、図２では、電源端子として、ヒーター電圧を受けるための端子Ｈｐと、ヒーター電圧に対応する接地端子として端子Ｌｐとを例示している。複数の記録素子と、対応する複数の駆動素子とは、直列に接続されており、各記録素子および各駆動素子は、端子Ｈｐに電気的に接続された電源ノードと、端子Ｌｐに電気的に接続された接地ノードとの間に、並列に接続されている。

上述の複数の電圧を受ける回路部の各々は、互いに電気的に分離ないし絶縁されており、該回路部の各々が適切に動作するように電圧が印加される。また、記録素子基板２０１_１及び２０１_２は、互いに電気的に分離ないし絶縁されている必要があり、例えば、ＭＯＳトランジスタ等の各素子は、トリプルウェル構造を用いて形成されてもよいし、ＳＯＩ基板を用いて形成されてもよい。

図３は、記録装置ＰＡの動作タイミングチャート図を、記録素子基板２０１に駆動信号ライン１０５を介して入力される信号（ＨＥ、ＬＴ、ＣＬＫ、ＤＡＴＡ）ごとに示している。図３（ａ）は、ラッチ信号（ＬＴ信号）の各パルス間の期間を１周期として、４周期分のタイミングチャート図を示している。図３（ａ）では、１周期に一回、所定のタイミングでヒーター信号が入力される。このヒーター信号（ＨＥ信号）により、駆動素子である各トランジスタがＯＮ／ＯＦＦして、ヒーターがＯＮ／ＯＦＦする。図３（ｂ）は、１周期分について、ＬＴ、ＣＬＫおよびＤＡＴＡのタイミングチャートを示した拡大図である。

ＤＡＴＡ信号は、記録素子駆動部２０４が備える複数のヒーターグループ（Ｇ１〜Ｇｎ）それぞれに対応するデータ信号である。図３（ｂ）では、ヒーターグループがｎ個ある場合を例示しており、１周期の間に記録素子駆動部２０４が備える各ヒーターグループのＤＡＴＡ信号が入力される。クロック信号（ＣＬＫ信号）とＤＡＴＡ信号は同期しており、ＤＡＴＡ信号が入力される（本実施形態では、Ｈｉｇｈ−ＬｏｗのうちＨｉｇｈとなる）ことで、Ｈｉｇｈとなるヒーターグループが選択される。具体的には、クロック信号の入力毎そのヒーターグループに対応する記録素子選択部２０５のシフトレジスタにＤＡＴＡ信号の情報が転送されて書き込まれる。そして、ＬＴ信号が入力されると、各ラッチにそのＤＡＴＡ信号の情報が書き込まれる。さらに、図２に示すブロック信号によりヒーターグループ内でＯＮとなるヒーターが選択される。そして、シフトレジスタに書き込まれた情報に基づいて、ＨＥ信号が入力される。これにより、記録素子駆動部２０４が有する複数のヒーターのうち所定のヒーターが駆動する。すなわち、ある周期で特定された情報に基づいて、次の周期のＨＥ信号により記録素子駆動部２０４の各トランジスタがＯＮ／ＯＦＦされる。

図４は、本実施形態にかかる記録装置ＰＡの構成例のうち、電圧供給部１０６および記録ヘッド１０２の部分を主に示している。記録ヘッド１０２は、ここでは、２つの記録素子基板２０１（第１の記録素子基板２０１_１及び第２の記録素子基板２０１_２）を備えている。電圧供給部１０６は、記録素子基板２０１_１に電源電圧を供給するための第１の電圧源４０９_１と、記録素子基板２０１_２に電源電圧を供給するための第２の電圧源４０９_２とを含んでいる。

ここで、記録素子基板２０１_１の端子Ｌｐと、記録素子基板２０１_２の端子Ｈｐとは第１配線により互いに電気的に接続される。そして、１本の電源配線（第２配線）が、記録素子基板２０１_１の端子Ｌｐと、記録素子基板２０１_２の端子Ｈｐとに接続される。また、電圧源４０９_１の低電位側の端子と、電圧源４０９_１の高電位側の端子とは第３配線により互いに電気的に接続される。記録素子基板２０１_１と記録素子基板２０１_２とは直列に接続される。

電圧源４０９_１は、記録素子基板２０１_１の端子Ｈｐと端子Ｌｐとの間に接続される。具体的には、電圧源４０９_１の高電位側の端子が記録素子基板２０１_１の端子Ｈｐに接続され、電圧源４０９_１の低電位側の端子が記録素子基板２０１_１の端子Ｌｐに接続される。同様に、電圧源４０９_２は、記録素子基板２０１_２の端子Ｈｐと端子Ｌｐとの間に接続される。また、記録素子基板２０１_１の端子Ｌｐおよび記録素子基板２０１_２の端子Ｈｐ（これらの間のノードＡ）は、電圧源４０９_１と４０９_２との間のノードＢに電気的に接続される。

記録素子基板２０１_１の端子Ｈｐと、電圧源４０９_１との間の経路には、抵抗Ｒａが存在しており、抵抗Ｒａは、該経路における電源配線の抵抗成分である。記録素子基板２０１_１の端子Ｌｐと記録素子基板２０１_２の端子Ｈｐとの間のノードＡと、電圧源４０９_１と４０９_２との間のノードＢとの間の経路には、抵抗Ｒｂが存在しており、抵抗Ｒｂは、該経路における電源配線の抵抗成分である。また、記録素子基板２０１_２の端子Ｌｐと、電圧源４０９_２との間の経路には、抵抗Ｒｃが存在しており、抵抗Ｒｃは、該経路における電源配線の抵抗成分である。なお、ここでは、ノードＢは接地されている。

電流Ｉｈ１は、記録素子基板２０１_１の記録素子列により記録を行う際に、記録素子基板２０１_１に流れる電流を示し、電流Ｉｈ２は、記録素子基板２０１_２の記録素子列により記録を行う際に、記録素子基板２０１_２に流れる電流を示す。この場合、抵抗Ｒａでの電圧降下は、Ｒａ×Ｉｈ１と表すことができ、抵抗Ｒｃでの電圧降下は、Ｒｃ×Ｉｈ２と表すことができる。一方、抵抗Ｒｂでの電圧降下は、Ｒｂ×（Ｉｈ１−Ｉｈ２）と表すことができる。即ち、図４に例示されるように、ノードＢが接地された構成においては、Ｉｈ１＞Ｉｈ２の場合は、ノードＡの電位は０［Ｖ］よりも大きくなり、Ｉｈ１＜Ｉｈ２の場合は、ノードＡの電位は０［Ｖ］よりも小さくなる。また、Ｉｈ１＝Ｉｈ２の場合は、ノードＡの電位は０［Ｖ］となる。なお、本構成ではノードＢが接地されているが、この構成に限られるものではなく、例えば、ノードＢが他の基準電位に固定されている場合は、上記Ｉｈ１とＩｈ２との大小関係によって、ノードＡの電位が該基準電位より大きく又は小さくなる。

図５は、図４の構成例におけるタイミングチャート図（特に、電流Ｉｈ１及びＩｈ２並びにノードＡの電位Ｖ_Ａの値）を期間Ｔ１〜Ｔ４について示している。なお、図５の記録素子基板２０１に駆動信号ライン１０５を介して入力される各信号（ＨＥ、ＬＴ、ＣＬＫ、ＤＡＴＡ）は、図３と同様であるので説明を省略する。ここで、電流Ｉｈ１及びＩｈ２は、それぞれ記録素子基板２０１_１で駆動する記録素子の数量及び記録素子基板２０１_２で駆動する記録素子の数量に応じて、変動する。例えば、期間Ｔ１においては、Ｉｈ１＞Ｉｈ２であるため、電位Ｖ_Ａは０［Ｖ］よりも大きくなる。期間Ｔ２においても同様であるが、Ｉｈ１とＩｈ２との差が、期間Ｔ１のときよりも小さいため、電位Ｖ_Ａは期間Ｔ１のときよりも小さくなる。一方、期間Ｔ３においては、Ｉｈ１＜Ｉｈ２であるため、電位Ｖ_Ａは０［Ｖ］よりも小さくなる。期間Ｔ４においては、Ｉｈ１＝Ｉｈ２であるため、電位Ｖ_Ａは０［Ｖ］となる。

本実施形態では、記録素子基板２０１_１の端子Ｌｐと、記録素子基板２０１_２の端子Ｈｐとは第１配線により互いに電気的に接続される。そして、電圧源４０９_１の低電位側の端子と、電圧源４０９_２の高電位側の端子とは互いに第３配線により電気的に接続される。そして、第２配線の一端は、第１配線に接続され、もう一端は第３配線に接続される。なお、第２配線は、電源電圧が供給される電源配線である。このように、本実施形態では、記録素子基板２０１_１と記録素子基板２０１_２との間の電源配線が共通化されている。この構成によると、記録素子基板２０１_１及び２０１_２の各々に電源ノードと接地ノードとをそれぞれ設けて電源電圧を供給する構成に比べて、記録素子基板２０１_１の端子Ｌｐと記録素子基板２０１_２の端子Ｈｐとの間のノードＡの電位変動が小さくなる。これは、抵抗Ｒｂに流れる電流量の絶対値が小さくなるからである。

具体的には、抵抗Ｒｂに対応する電源配線には、記録素子基板２０１_１から放出された電流と、記録素子基板２０１_２に供給される電流とが流れるが、これらの電流の向きは互いに逆であるため、該電源配線に流れる正味の電流量は小さくなる。よって、該電源配線における電圧降下は低減され、その結果、記録素子基板２０１_１及び２０１_２の各々における端子Ｈｐ−Ｌｐ間の電圧変動が抑制される。

本実施形態では、上述した構成とすることにより、電源配線における電圧降下を抑制しつつ、電源配線の数量を低減することができる。記録素子基板２０１_１の端子Ｈｐと、記録素子基板２０１_２の端子Ｈｐとを互いに電気的に接続する、いわゆる並列接続をして、電源配線の数量を低減した場合、電圧降下を抑制することはできない。これに対し、本実施形態では、記録素子基板２０１_１の端子Ｌｐと、記録素子基板２０１_２の端子Ｈｐとを互いに電気的に接続する、いわゆる直列接続をすることにより、電圧降下を抑制しつつ、電源配線の数量を低減することができる。

また、本実施形態によると、記録素子基板２０１_１及び２０１_２の各々に電源ノードと接地ノードとをそれぞれ設けて電源電圧を供給する構成に比べて、電源配線の数量を低減することもできる。例えば、記録素子基板２０１_１及び２０１_２の各々に電源ノードと接地ノードとをそれぞれ設けて電源電圧を供給する構成では、計４つの電源配線を用意する必要があるが、本実施形態では、３つの電源配線を用意すればよい。

また、本実施形態によると、電圧降下が抑制されるため、印刷の高速化を図ることができる。また、電圧降下が抑制されるため、ＨＥのパルス幅を小さくすることも可能である。

（第２実施形態）
図６〜１０を参照しながら第２実施形態を説明する。図６（ａ）及び（ｂ）は、第１実施形態で述べた記録素子基板２０１_１及び２０１_２の断面構造の例を説明する模式図である。図６（ａ）は、例えば、Ｐ型基板の上にＰウェル及びＮウェルを形成して、これらの各ウェルにＭＯＳトランジスタを形成した場合の構造６０１を示している。図６（ａ）では、左側から右側に向かって、順に、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタと、Ｎチャネル型のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタとを示している。ここで、ＰＭＯＳトランジスタのＮウェルと、ＬＤＭＯＳトランジスタのＰウェルと、ＬＤＭＯＳトランジスタのＮ型ソース領域と、を含む領域を破線で示している。この領域は、ＮＰＮ接合を形成している。即ち、構造６０１には、ＮＰＮの寄生バイポーラトランジスタが存在する。

同様にして、図６（ｂ）は、Ｎ型基板の上にＮウェル及びＰウェルを形成して、これらの各ウェルにＭＯＳトランジスタを形成した場合の構造６０２を示している。構造６０２については、構造６０１とは極性が逆であることを除いて同様であるため、説明を省略する。構造６０２には、図中の破線で示されるように、ＰＮＰの寄生バイポーラトランジスタが存在する。

これらの寄生バイポーラトランジスタは、ベースの電位が変動することにより、ラッチアップを生じさせうる。例えば、構造６０１では、ＰＭＯＳトランジスタのＮウェルと、ＬＤＭＯＳトランジスタのＰウェルと、ＬＤＭＯＳトランジスタのＮ型ソース領域とは、ＮＰＮの寄生バイポーラトランジスタのコレクタとベースとエミッタとに、それぞれ対応付けられうる。ここで、図５を用いて述べたようにノードＡの電位が変動したとき、ベース（即ち、ＬＤＭＯＳトランジスタのＰウェル）の電位が変動し、上述の寄生バイポーラトランジスタが動作状態になってしまうおそれがある。構造６０２についても同様の理由により、寄生バイポーラトランジスタが動作状態になってしまうおそれがある。

なお、ここでは、Ｐ（Ｎ）ＭＯＳトランジスタと、Ｎ（Ｐ）チャネル型のＬＤＭＯＳトランジスタとの間のＮＰＮ（ＰＮＰ）の寄生バイポーラトランジスタを例示したが、寄生バイポーラトランジスタはこれに限られない。

本実施形態では、図７に例示されるように、電圧供給部１０６は、図４で例示した構成に、ノードＡとＢとの間に配されたユニット７０９をさらに含む。ユニット７０９は、電圧調整を行う調整回路であり、ノードＡの電位変動を抑制するように構成される。図８は、ユニット７０９の回路構成例を示している。

図８（ａ）は、ユニット７０９の第１の構成例を示しており、以下、「ユニット７０９ａ」と称する。ユニット７０９ａは、電圧生成部８０２ａおよび出力部８０３を有する。電圧生成部８０２ａは、電流源８０４及び８０５と、スイッチ手段ＳＷ１と、抵抗素子８０６とを有する。電流源８０４では、記録素子基板２０１_２で駆動される記録素子の数量に応じた量の電流が流れる。電流源８０５では、記録素子基板２０１_１で駆動される記録素子の数量に応じた量の電流が流れる。スイッチ手段ＳＷ１は、前述のＨＥに応答して導通状態となり、これにより、抵抗素子８０６には、電流源８０４の電流量と電流源８０５の電流量との差に相当する量の電流が流れる。その結果、抵抗素子８０６では電位差が生じることがある。出力部８０３は、抵抗素子８０６の一方の端の電位をノードＡに出力する。

よって、ユニット７０９ａの出力は、例えば、電流源８０４の電流量が電流源８０５の電流量よりも大きい場合には、０［Ｖ］よりも大きくなり、一方、電流源８０４の電流量が電流源８０５の電流量よりも小さい場合には、０［Ｖ］よりも小さくなる。なお、電流源８０４の電流量と電流源８０５の電流量とが互いに等しい場合は、ノードＡの電位は０［Ｖ］となる。

図８（ｂ）は、ユニット７０９の第２の構成例を示しており、以下、「ユニット７０９ｂ」と称する。ユニット７０９ｂは、電圧生成部８０２ｂおよび出力部８０３を有する。電圧生成部８０２ｂは、互いに並列に配された複数の抵抗素子８０７及び８０８と、これらを通電するためのスイッチ手段ＳＷ２と、抵抗素子８０９と、ＡＮＤ回路とを有する。

ＡＮＤ回路は、ＨＥに応答して、記録素子基板２０１_２で駆動される記録素子の数量に応じた量の抵抗素子８０７が通電するように、スイッチ手段ＳＷ２を導通状態にする。また、ＡＮＤ回路は、ＨＥに応答して、記録素子基板２０１_１で駆動される記録素子の数量に応じた量の抵抗素子８０８が通電するように、スイッチ手段ＳＷ２を導通状態にする。これにより、抵抗素子８０９には、記録素子基板２０１_１で駆動される記録素子の数量と記録素子基板２０１_２で駆動される記録素子の数量との差に相当する量の電流が流れる。その結果、抵抗素子８０９では電位差が生じることがある。出力部８０３は、抵抗素子８０９の一方の端の電位をノードＡに出力する。よって、ユニット７０９ｂは、ユニット７０９ａと同様の動作を行う。

即ち、ユニット７０９ａ及び７０９ｂは、いずれも、記録素子基板２０１_１で駆動される記録素子の数量と記録素子基板２０１_２で駆動される記録素子の数量との大小関係に基づいて、ノードＡの電位を制御する。

図９は、図７に例示された記録装置ＰＡにおける電源電圧の電圧降下を説明するための図であり、図４（第１実施形態）とは、電圧供給部１０６がノードＡとＢとの間にユニット７０９を含む点で構成が異なる。この構成によると、ユニット７０９によって、ノードＡの電位変動が抑制される。具体的には、ユニット７０９がノードＢの電位に応じた電圧を出力することにより、電位変動が抑制される。

図１０は、図９の構成例におけるタイミングチャート図（特に、電流Ｉｈ１及びＩｈ２並びにノードＡ及びＢの電位Ｖ_Ａ及びＶ_Ｂの値）を期間Ｔ１〜Ｔ４について、図５（第１実施形態）と同様に示している。また、図１０には、第１実施形態での電位Ｖ_Ａについても比較のために示している。本実施形態によると、図８を用いて述べたように、ユニット７０９が、ノードＢの電位Ｖ_Ｂに応じた電圧をノードＡに出力する。そのため、電位Ｖ_Ａの電位変動が第１実施形態よりもさらに抑制され、本実施形態では期間Ｔ１〜Ｔ４にわたって電位Ｖ_Ａ＝０［Ｖ］となっている。

よって、本実施形態では、電位Ｖ_Ａの電位変動を第１実施形態よりもさらに抑制することができると共に、上述のラッチアップを防止することが可能である。

（第３実施形態）
図１１〜１２を参照しながら第３実施形態を説明する。第１実施形態では、２つの記録素子基板２０１_１及び２０１_２と２つの電圧源４０９_１及び４０９_２を例示したが、これらの数量は２に限られるものではなく、３以上でもよい。図１１は、本実施形態にかかる記録装置ＰＡの構成例のうち、電圧供給部１０６および記録ヘッド１０２の部分を主に示している。本実施形態では、Ｎ個の記録素子基板２０１_１〜２０１_ＮとＮ個の電圧源４０９_１〜４０９_Ｎが用いられる。

Ｎは、２以上の整数である。ここで、ｋを、１以上かつＮ−１以下の整数としたときに、第ｋの記録素子基板２０１_ｋの端子Ｌｐは、第ｋ＋１の記録素子基板２０１_ｋ＋１の端子Ｈｐに接続され、Ｎ個の記録素子基板は直列に接続されている。そして、１本の電源配線が、第ｋの記録素子基板２０１_ｋの端子Ｌｐと、第ｋ＋１の記録素子基板２０１_ｋ＋１の端子Ｈｐとに接続される。

なお、本実施形態では、第Ｎの記録素子基板２０１_Ｎの端子Ｌｐ（第Ｎの電圧源４０９_Ｎのマイナス端子）が接地されている。この構成では、第１〜第Ｎ−１の記録素子基板２０１_１〜２０１_Ｎ−１の端子Ｈｐ及びＬｐのそれぞれと、第Ｎの記録素子基板２０１_Ｎの端子Ｈｐには、０［Ｖ］より大きい電圧が供給される。これらの記録素子基板２０１_１〜２０１_Ｎは、互いに電気的に絶縁されている必要があり、例えば、ＭＯＳトランジスタ等の各素子は、トリプルウェル構造を用いて形成されてもよいし、ＳＯＩ基板を用いて形成されてもよい。

例えばＮ＝３の場合は、図１２に例示されるように、記録素子基板２０１_３に流れる電流を電流Ｉｈ３とすると、抵抗Ｒｃでの電圧降下は、第１実施形態ではＲｃ×Ｉｈ２であるのに対し、Ｒｃ×（Ｉｈ２−Ｉｈ３）となる。よって、図１２の構成では、抵抗Ｒｃにおける電位変動が小さくなる。なお、抵抗Ｒｄでの電圧降下は、Ｒｄ×Ｉｈ３と表すことができる。

以上、本実施形態によると、３以上の記録素子基板２０１を用いた構成でも、第１実施形態と同様の効果を得ることができる。特に、電源配線の数量を低減するのにも有利である。例えば、記録素子基板２０１_１〜２０１_Ｎの各々に電源ノードと接地ノードとをそれぞれ設けて電源電圧を供給する構成では、Ｎ×２個の電源配線を用意する必要があるが、本実施形態では、Ｎ＋１個の電源配線を用意すればよい。

（その他）
以上では３つの実施形態を述べたが、本発明はこれらの態様に限られるものではなく、仕様等に応じて変更してもよいし、各実施形態の構成を組み合わせてもよい。

記録装置ＰＡは、記録媒体を搬送させつつ該記録媒体に対して記録ヘッド１０２を走査させて、該記録媒体への記録を行う。上述の複数の記録素子基板２０１は、記録ヘッド１０２の記録を行う側に配される。記録ヘッド１０２には、各記録素子基板２０１の複数の記録素子に対応するように複数のノズル（吐出口）が設けられており、ある記録素子が駆動されたことに応答して、対応するノズルから記録剤（インク）が記録媒体に対して吐出される。

記録媒体の幅方向（記録媒体の搬送方向と交差する方向）の全域にわたる記録を一度に行うことが可能なフルライン型の記録ヘッドの場合には、例えば、複数の記録素子基板２０１は、記録素子の配列方向に沿って千鳥状に配列されうる。

なお、「記録」とは、文字、図形等有意の情報を形成する記録を含む他、有意無意を問わず、広義に記録を含みうる。例えば、「記録」は、人間が視覚で知覚し得るように顕在化したものでなくてもよく、記録媒体上に画像、模様、パターン、構造物等を形成する記録や、媒体の加工を行う記録をも含みうる。

また、「記録剤」とは、上述の各実施形態で用いた「インク」の他、記録を行うのに用いられる消耗品を含みうる。「記録剤」は、例えば、記録媒体上に付与されることによって、画像、模様、パターン等の形成に用いられるものの他、記録媒体の加工やインクの処理（例えば、記録媒体に付与されるインク中の色剤の凝固または不溶化）に供される液体をも含みうる。また、記録媒体に直接インクを付与する構成でなくてもよく、例えば、中間転写体にインクを付与した後、そのインクを記録媒体に転写することによって記録を行う構成を採ってもよい。また、複数の種類のインクを用いたカラー記録を行う構成でなくてもよく、１種類のインク（例えば黒色）を用いたモノクロ記録を行う構成でもよい。

また、「記録媒体」は、一般的な記録装置で用いられる紙のみならず、布、プラスチック・フィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、記録剤を受容可能なものも含みうる。

Claims (7)

1. それぞれが記録素子を含む２個の記録素子基板と、
   前記２個の記録素子基板のそれぞれに対応し、対応する記録素子基板に電源電圧を供給する２個の電圧源と、を備える記録装置であって、
   前記２個の記録素子基板の各々は、記録素子に供給する電源電圧を受けるための高電位側の端子である第１端子と、前記電源電圧を受けるための低電位側の端子である第２端子と、を有し、
   第１の記録素子基板の前記第２端子と、第２の記録素子基板の前記第１端子とは第１配線により互いに接続され、前記第１配線には、電源電圧が供給される第２配線の一端が接続され、
   前記２個の電圧源は、第３配線により直列に接続されており、前記第３配線は、前記第２配線の他端が接続されると共に接地され、
   前記記録装置は、前記第１の記録素子基板の前記第２端子と前記第２の記録素子基板の前記第１端子とを接続する第１ノードと、前記第１の記録素子基板に対応する第１の電圧源と前記第２の記録素子基板に対応する第２の電圧源とを接続する第２ノードと、の間に、前記第１ノードの電位の変動を抑制する調整回路をさらに備えており、
   前記調整回路は、前記第１の記録素子基板において駆動される記録素子の数量と、前記第２の記録素子基板において駆動される記録素子の数量との差に応じた電圧を、前記第１ノードに出力する
   ことを特徴とする記録装置。
2. 前記調整回路は、互いに直列に配された第１の電流源および第２の電流源を有しており、
   前記第１の電流源は、前記第１の記録素子基板において駆動される記録素子の数量に応じた量の電流を供給し、
   前記第２の電流源は、前記第２の記録素子基板において駆動される記録素子の数量に応じた量の電流を供給し、
   前記調整回路は、前記第１の電流源の電流量と前記第２の電流源の電流量との差に応じた電圧を出力する
   ことを特徴とする請求項１に記載の記録装置。
3. 前記調整回路は、互いに直列に配された第１の経路および第２の経路を有しており、
   前記第１の経路および前記第２の経路の其々は、互いに並列に配された複数の抵抗素子と、スイッチ手段とを含み、
   前記第１の経路では、前記スイッチ手段は、前記第１の記録素子基板において駆動される記録素子の数量に応じた数量の抵抗素子を駆動し、
   前記第２の経路では、前記スイッチ手段は、前記第２の記録素子基板において駆動される記録素子の数量に応じた数量の抵抗素子を駆動し、
   前記調整回路は、前記第１の経路において駆動された抵抗素子の数量と前記第２の経路において駆動された抵抗素子の数量との差に応じた電圧を出力する
   ことを特徴とする請求項１に記載の記録装置。
4. 前記記録素子基板を含む記録ヘッドはフルライン型である、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の記録装置。
5. 前記２個の記録素子基板を含む複数の記録素子基板を備え、前記複数の記録素子基板は千鳥状に配列されている、
   ことを特徴とする請求項４に記載の記録装置。
6. 前記２個の記録素子基板の各々に記録剤を供給するための記録剤供給部をさらに備える、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の記録装置。
7. それぞれが記録素子を含む２個の記録素子基板と、
   前記２個の記録素子基板のそれぞれに対応し、対応する記録素子基板に電源電圧を供給する２個の電圧源と、を備える記録ヘッドであって、
   前記２個の記録素子基板の各々は、記録素子に供給する電源電圧を受けるための高電位側の端子である第１端子と、前記電源電圧を受けるための低電位側の端子である第２端子と、を有し、
   第１の記録素子基板の前記第２端子と、第２の記録素子基板の前記第１端子とは第１配線により互いに接続され、前記第１配線には、電源電圧が供給される第２配線の一端が接続され、
   前記２個の電圧源は、第３配線により直列に接続されており、前記第３配線は、前記第２配線の他端が接続されると共に接地され、
   前記記録ヘッドは、前記第１の記録素子基板の前記第２端子と前記第２の記録素子基板の前記第１端子とを接続する第１ノードと、前記第１の記録素子基板に対応する第１の電圧源と前記第２の記録素子基板に対応する第２の電圧源とを接続する第２ノードと、の間に、前記第１ノードの電位の変動を抑制する調整回路をさらに備えており、
   前記調整回路は、前記第１の記録素子基板において駆動される記録素子の数量と、前記第２の記録素子基板において駆動される記録素子の数量との差に応じた電圧を、前記第１ノードに出力する
   ことを特徴とする記録ヘッド。
   

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