JP2006095887A - ヘッド基板、記録ヘッド、ヘッドカートリッジ、記録装置、及びその記録ヘッドの調整方法 - Google Patents

Abstract

【課題】 電源配線系の電圧変動やバラツキに関わらずより正確に定電圧駆動することが可能なヘッド基板、記録ヘッド、ヘッドカートリッジ、記録装置、及びその記録ヘッドの調整方法を提供することである。
【解決手段】 複数の記録素子に定電圧を印加するための設定電圧を設定する制御信号を記録ヘッドに出力する一方、その記録ヘッドから設定信号の監視出力信号を受信し、その設定電圧と監視出力信号とを比較し、その比較結果に従って、その設定電圧を再設定するための制御信号を出力するよう制御する。
【選択図】 図７

Description

本発明はヘッド基板、記録ヘッド、ヘッドカートリッジ、記録装置、及びその記録ヘッドの調整方法に関し、特に、例えば、インクジェット方式に従って記録を行う複数の記録素子を備えたヘッド基板、そのヘッド基板を用いた記録ヘッド、その記録ヘッドとインクタンクとを内蔵したヘッドカートリッジ、その記録ヘッド或いはヘッドカートリッジを用いて記録を行う記録装置、及びその記録ヘッドの調整方法に関する。

特に、熱エネルギーを利用したインクジェット方式のプリンタは低価格で、普通紙を用いることができ、カラー記録が容易で、高画質であるなどの理由で広く用いられている。

図１４は従来の一般的なサーマルインクジェット方式の記録ヘッド（以下、記録ヘッドという）の駆動回路の構成を示す図である。

図１４に示されるように、基板上に形成されたヒータ１０１とこれを駆動するパワートランジスタ１０２が電源のＶＨ配線１０６とＧＮＤＨ配線１０７との間に接続される構成となっている。一方、制御回路１０８は記録データと制御信号とを入力して発生したオン／オフ信号１０９をパワートランジスタ１０２に与えてヒータ１０１を駆動する。

多数のヒータを備えた記録ヘッドの場合、その駆動には時分割駆動を採用することに加え、ヒータからの発熱量を一定にしながら、且つ多数のヒータを均一に駆動するよう、以下に例示するような様々な面を考慮した提案がなされている。

（１）時分割駆動と分散駆動の面から
発熱素子全てを同時に駆動すると大電流が流れることで電流経路の電圧降下が大きくなるとともに大きな電源容量が必要となり、インクを吐出するノズル間の相互的な大きな圧力干渉も生じて均一な吐出が妨げられる。

そこで、特許文献１では、多数のヒータを備えた記録ヘッドの場合、ヒータ群を複数のブロックに分けて各ブロックを時分割駆動する方法を提案している。また、特許文献２では、ブロック内における隣接する発熱素子が連続して選択されないように、同時駆動する発熱素子を分散させて駆動する方法を提案している。このように、電力面とインク吐出面の両方に配慮して時分割駆動と分散駆動を組み合わせた方法が採用されている。なお、時分割駆動の多くは回路規模を小さくするためにマトリクス回路構成が採用されている。

（２）均一な駆動の面から
記録ヘッドの基板上において、薄膜または厚膜抵抗からなるヒータをトランジスタ等で構成するスイッチング回路で駆動するが、高品位な画像に記録するためには吐出されるインク液滴量を一定にさせることが必要とされ、駆動面においては電源電圧や周囲温度、そして個別部品や形成部材の特性バラツキに関わらず、ヒータの発熱量を一定、且つ複数のヒータ間で均一に駆動することが求められる。

（３）ブロック個別配線の面から
分散駆動を組み合わせた時分割駆動は、一つのブロックをＮビット（即ち、Ｎ個のヒータ）で構成し、ある瞬間瞬間で見ると、ブロック内で１ビット（１個のヒータ）のみを選択駆動するものある。従って、これがＭブロックあるとき、全体での同時駆動ビット数はＮとなる。

以下、この時分割の構成をＭブロック×Ｎビット時分割と言う。

図１５は時分割駆動する記録ヘッドの基板への給電構成を示す図である。

図１５に示す構成では、基板左右の短辺側２０４、２０６から給電する。また、この図に示す構成では、基板２０１の中央長辺方向にインク供給口２０２が位置し、これを挟むように両側に２つのノズル列が配置されている。ここで言及している記録ヘッドでは総計（Ｍ×Ｎ）個のヒータ、即ち、これに対応した（Ｍ×Ｎ）個のノズルがある。そして、このノズルに１から（Ｍ×Ｎ）番目までノズル番号を付したとき、この記録ヘッドでは（Ｍ×Ｎ）個のノズルが千鳥状に配置され、あたかも２つのノズル列が存在するようになる。ここで、奇数のノズル番号が付されたノズル列をＯＤＤ側ノズル列と呼び、偶数のノズル番号が付されたノズル列をＥＶＥＮ側ノズル列と呼ぶ。

また、図１５に示すように、ＯＤＤ側ノズル列２０３ａとＥＶＥＮ側ノズル列２０３ｂのインク供給口２０２から離れた側には、ノズルに対応するヒータとこれを駆動するドライバＩＣ２０５が配置されている。このような構成の記録ヘッドを駆動する場合、２列のノズル列を一点鎖線で示されているように、ＯＤＤ＿Ｌ、ＯＤＤ＿Ｒ、ＥＶＥＮ＿Ｌ、ＥＶＥＮ＿Ｒの４つの領域に分割して同時動作させる。

従って、この場合、４つの領域個別に電源と制御線を給電することになるが、基板を複数並べて記録幅を長くする記録ヘッドの構成に対応するために給電点は基板２０１の短辺側２０４、２０６側に配置される。

図１６は図１５に示したＯＤＤ＿Ｌの領域の電源供給の配線の例を示す回路図である。

ブロック内で１ビット（即ち、１ヒータ）のみを選択駆動する時分割駆動では、全てのヒータに均一な電圧を印加させるために、図１６に示されるように、Ｍブロック×Ｎビット時分割の駆動回路に配線される電源のＶＨ配線１０６とＧＮＤＨ配線１０７は、給電点１０３から分岐して各ブロックへ個別に配線して各ブロック間の配線抵抗を等しくするように設計される。

ここでの配線に関するレイヤ構成は、Ａｌ配線２層構造のプロセスで、その内、１層を電源配線用として、もう１層をヒータや入出力信号とドライバＩＣとを接続する入出力信号配線用に充てている。なお、配線の長いところについては部分的にＡｌ配線にＣｕメッキを施して一定の配線抵抗になるように制御している。なお、Ａｌ＋Ｃｕで対応できる配線抵抗仕様の場合は、前述のように、部分的にＣｕメッキを施して各ブロックへの均等幅で配線し、対応できない配線抵抗仕様の場合はさらに配線長に応じて幅を変えて一定抵抗にする。このようにすることで、給電点からブロックまでの距離に係わらず、電源配線での電圧降下がブロック間で同じになり、全てのヒータに同じ電圧が印加されるようにしている。

（４）パルス幅補正の面から
ヒータの発熱量は抵抗値と印加電圧と印加時間によって制御される。この内、抵抗値は製造プロセス上、発明者が確認する限り、基板内、基板間、ウェハ間、ロット間など全体で約２０％のバラツキが発生し、このバラツキを補正する駆動手段として、特許文献３では、基板上に作り込んだ吐出用のヒータと同一プロセスで形成したダミーヒータの抵抗値を参照し、この参照値に応じて印加時間となるパルス幅を調整して最適化駆動する方法を提案している。

また、特許文献４では、駆動回路を基板内に内蔵する構成とし、ヒータを駆動するスイッチング素子であるＭＯＳトランジスタのＯＮ抵抗バラツキに対して特許文献３と同様に、基板上に作り込んだＭＯＳトランジスタと同プロセスで形成したダミーＭＯＳトランジスタのＯＮ抵抗値を参照し、この参照値に応じてパルス幅を調整して最適化駆動する方法を提案している。そして、このようなヒータの抵抗バラツキ、ＭＯＳトランジスタのＯＮ抵抗バラツキをまとめてパルス幅補正して均一駆動する。

また、図１６に示す配線例では、ＶＨ電源１１０から記録ヘッドの基板までは配線抵抗Ｒcが介在する。時分割駆動で同時ＯＮ電流が大幅軽減されるにしても、記録データに応じて同時駆動されるビット数が変動することには変わらないわけで、配線抵抗の電圧降下による電圧変動は依然として残る。この負荷変動による電圧変動を補正する駆動手段として、特許文献５では、同時駆動するビット数に応じて、予め定めた同時ＯＮビット数と配線抵抗の電圧降下との関係に基づいてパルス幅を変えて最適化駆動する方法を提案している。

このように、時分割駆動において、上記のようなパルス幅補正とブロック個別配線を導入して、ヒータの発熱量を一定にするとともに、且つ複数のヒータを均一に駆動するようにしている。
特開平９−３２７９１４号公報 特開平７−１１２５２８号公報 特開平７−７６０７７号公報 特開平１０−９５１１６号公報 特開平１０−１８１０１７号公報

しかしながら上記従来例では、ヒータの発熱量変動への対策として、ブロック個別配線、パルス幅補正を導入して対応が図られているが、ブロック個別配線は記録ヘッドの長尺化に伴い基板寸法面への影響が大きくなること、パルス幅補正駆動は合わせ込み設計と複雑な制御で開発工数が多くかかること、ヒータの発熱量に影響を与える要因には他にもあることなどが指摘され一定の効果はあっても十分な対応手段とはいえない。

以下、夫々の要因について具体的に述べる。

（１）記録ヘッドの長尺化に伴う基板寸法への影響
時分割駆動を前提としたブロック個別配線は、上述のように、不可欠な設計要件であるが、ブロック数が増えるほど、即ち、長尺の記録ヘッドでは、電源配線の本数が増えることで電源配線の領域が基板幅方向に大幅に増加する。

例えば、図１６に示す配線の例において、領域ＯＤＤ＿Ｌの記録幅を約６インチとし、８８ブロック×４０ビットの記録素子を時分割駆動する場合、駆動設計上、ＶＨ配線の個別配線抵抗Ｒ_ＶＨ＝５０Ω、ＧＮＤＨ配線の個別配線抵抗Ｒ_ＧＮＤＨ＝５０Ω、配線長Ｌ＝１．７ｍｍ〜１５２．４ｍｍ、Ａｌ配線膜厚０．６μｍ、Ｃｕ膜厚５μｍとする必要がある時、ＶＨ配線１０６とＧＮＤＨ配線１０７の設計は、次のように見積もれる。

即ち、Ａｌ配線に部分Ｃｕメッキする構成でＶＨ配線１０６とＧＮＤＨ配線１０７のライン（ＷＬ）／スペース（ＷＳ）＝１０μｍ／１０μｍのとき、
ＶＨ配線領域の幅（Ｗ_ＶＨ） ＝１．７６ｍｍ、
ＧＮＤＨ配線領域の幅（Ｗ_ＧＮＤＨ）＝１．７６ｍｍ、
電源配線領域（ＷＰ）＝Ｗ_ＶＨ＋Ｗ_ＧＮＤＨ ＝３．５２ｍｍ
となる。

なお、ドライバＩＣ２０５の短辺側寸法は従来例においては２．５ｍｍである。

図１７は上記見積もりに基づく基板外観図である。

以上の検討から、電源配線領域が合計で３．５２ｍｍも必要で、ドライバＩＣ２０５の短辺側寸法２．５ｍｍを大幅に超えることは、電源配線のためだけに基板面積が大きくなり、マザーボード当たりの基板が取れる数が減ることを意味する。さらに、基板面積の増加は、歩留り低下とヒータ抵抗のバラツキ増加にもつながり、結果的にコスト増加になってしまう。

ノズルからのインク吐出周波数を落としてブロック数を減らすことで、ある程度までは基板幅を大きくせずに設計することは可能だが、高速記録を特徴とする長尺の記録ヘッドにとっては高速性が半減されてしまうので意味がない。このように、記録ヘッド基板はなるべく面積を小さくしながら、その生産コストを抑えることが求められるわけである。このような理由から、コストを抑えるための基板幅のスリム化の観点でみると、ブロック個別配線は、少なくとも「電源配線領域幅＜ドライバＩＣ幅」という条件を満たすような効率的な配線がなされることが求められる。

（２）合わせ込み設計と複雑制御
従来例で述べたように、パルス幅補正のためにダミー素子をモニタして最適パルス幅を設定することは比較的簡単な構成で実現できて有効な手段である。一方、パルス幅補正のために同時駆動ビット数に応じて最適パルス幅を設定することは、コネクタの接触抵抗やケーブルの配線抵抗などの寄生抵抗をヒータ抵抗に対して十分に小さくするように設計することに加えて、これら寄生抵抗のバラツキを管理する必要がある。また、記録装置本体側で記録データをモニタしてパルス幅を設定する複雑な制御も必要になる。このようなパルス幅補正では寄生抵抗の微妙な合わせ込み設計と複雑制御が強いられるという問題がある。

（３）他の要因
他の要因としては、（ａ）ヒータに電力を供給する電源電圧のバラツキや電圧変動は、直接ヒータに印加される電圧の変動になること、（ｂ）ＭＯＳトランジスタのオン抵抗は温度変化やゲート電圧によっても変動することなどがあるが、電源電圧の変動に対しては、製品出荷時に電圧バラツキを少なくするために出荷時調整仕様を厳しくすることで対処し、ＭＯＳトランジスタのオン抵抗変動については、影響が他の要因よりも少ないことから無視割り切って扱われてきた。しかしながら、いずれの対応も決定的な対策となっていないのが現状である。

本発明は上記従来例に鑑みてなされたもので、電源配線系の電圧変動やバラツキに関わらずより正確に定電圧駆動することが可能なヘッド基板、記録ヘッド、ヘッドカートリッジ、記録装置、及びその記録ヘッドの調整方法を提供することを目的としている。

上記目的を達成するため本発明のヘッド基板は以下の構成からなる。

即ち、共通の電源供給線に並列に接続された複数の記録素子を時分割駆動するヘッド基板であって、外部から入力された制御信号に基づいて、所定の数の記録素子を含む複数のブロックに定電圧を印加するための設定電圧を設定する設定回路と、前記複数のブロック毎に前記設定回路によって設定された設定電圧を監視出力する監視回路とを有し、前記設定電圧と前記監視出力電圧とに従って、前記設定電圧が再設定されることを特徴とするヘッド基板を備える。

なお、前記設定回路は、前記時分割駆動するために定義される複数のブロック各々に別々の定電圧を設定するために複数個備えられることが望ましい。

さらに、前記複数の記録素子各々に対応した前記複数の記録素子を駆動する複数の駆動回路と、前記複数の記録素子の共通接地線側の電圧を検知する検知回路とを有し、前記複数の駆動回路には前記検知回路によって検知される検知電圧と前記設定回路により設定された設定電圧とを加算した加算電圧を前記複数の駆動回路に印加すると良い。

なお、前記複数の駆動回路は夫々、バイポーラトランジスタであり、前記加算電圧は前記バイポーラトランジスタのベースに印加されると良い。

また、前記検知回路は前記複数のブロック毎に設けられることが望ましい。

前記複数の記録素子は、熱エネルギーを発生する電気熱変換体である。

また他の発明によれば、上記構成のヘッド基板を用いた記録ヘッドを備える。

好ましくは、その記録ヘッドはインクを記録媒体に吐出して記録を行なうインクジェット記録ヘッドであると良い。

さらに他の発明によれば、上記インクジェット記録ヘッドとそのインクジェット記録ヘッドに供給するためのインクを貯留するインクタンクとを有することを特徴とするヘッドカートリッジを備える。

またさらに他の発明によれば、上記構成の記録ヘッド或いは上記構成のヘッドカートリッジを用いて記録を行なう記録装置であって、前記複数の記録素子に定電圧を印加するための設定電圧を設定する制御信号を前記記録ヘッドに出力する出力手段と、前記記録ヘッドから前記設定信号の監視出力信号を受信する受信手段と、前記設定電圧と前記監視出力信号とを比較する比較手段と、前記比較手段による比較結果に従って、前記設定電圧を再設定するための制御信号を前記出力手段を介して出力するよう制御する制御手段とを有することを特徴とする記録装置を備える。

またさらに他の発明によれば、上記構成の記録ヘッド或いは上記構成のヘッドカートリッジの記録ヘッドに設定する設定電圧を調整する記録ヘッドの調整方法であって、前記複数の記録素子に定電圧を印加するための設定電圧を設定する制御信号を前記記録ヘッドに出力する出力工程と、前記記録ヘッドから前記設定信号の監視出力信号を受信する受信工程と、前記設定電圧と前記監視出力信号とを比較する比較工程と、前記比較工程における比較結果に従って、前記設定電圧を再設定するための制御信号を出力するよう制御する制御工程とを有することを特徴とする記録ヘッドの調整方法を備える。

従って本発明によれば、記録素子に定電圧を印加するための設定電圧を記録ヘッド外部から設定、確認、変更できるという効果がある。

これにより、正確な定電圧駆動制御が可能になるとともに、さらに、設定電圧の設定回路を時分割駆動に用いる複数ブロックに対応して複数個備えることで、さらに木目の細かい定電圧設定制御を行なうことが可能になる。これは、記録素子が例えば電気熱変換体のようなヒータである場合、そのヒータ抵抗のバラツキなどにも一定の対応が可能な定電圧駆動制御を提供できることを意味する。

このように、正確な定電圧駆動により、印加電圧のマージン量を減らすことが可能になり、その結果、記録素子へのストレスが軽減され耐久性の向上するという利点もある。

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

＜インクジェット記録装置の説明（図１）＞
図１は本発明の代表的な実施形態であるインクジェット記録装置１の構成の概要を示す外観斜視図である。

図１に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３を搭載したキャリッジ２にキャリッジモータＭ１によって発生する駆動力を伝達機構４より伝え、キャリッジ２を矢印Ａ方向に往復移動させるとともに、例えば、記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

また、記録ヘッド３の状態を良好に維持するためにキャリッジ２を回復装置１０の位置まで移動させ、間欠的に記録ヘッド３の吐出回復処理を行う。

記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。

図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

さて、キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この実施形態の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用しており、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。

さらに、図１において、１４は記録媒体Ｐを搬送するために搬送モータＭ２によって駆動される搬送ローラである。

なお、上述した例では、記録ヘッドとインクを貯留するインクカートリッジとは分離可能な構成であるが、以下に説明するように、これら記録ヘッドとインクカートリッジとが一体となったヘッドカートリッジをキャリッジ２に搭載しても良い。

図２はヘッドカートリッジの構成の一例を示す外観斜視図である。

図２に示されているように、インクジェットカートリッジＩＪＣはブラックインクを吐出するカートリッジＩＪＣＫとシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを吐出するカートリッジＩＪＣＣから構成されており、これら２つのカートリッジは互いに対して分離可能であり、夫々独立にキャリッジ２と脱着可能である。

カートリッジＩＪＣＫはブラックインクを貯留するインクタンクＩＴＫとブラックインクを吐出して記録する記録ヘッドＩＪＨＫとから成り立っているが、これらは一体型の構成となっている。同様に、カートリッジＩＪＣＣはシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを貯留するインクタンクＩＴＣとこれらカラーインクを吐出して記録する記録ヘッドＩＪＨＣとから成り立っているが、これらは一体型の構成となっている。なお、この実施例ではインクタンク内にインクが充填されているカートリッジとなっている。

さらに、図２から明らかなように、ブラックインクを吐出するノズル列、シアンインクを吐出するノズル列、マゼンタインクを吐出するノズル列、イエロインクを吐出するノズル列はキャリッジ移動方向に並んで配置され、ノズルの配列方向はキャリッジ移動方向とは交差する方向となっている。

＜インクジェット記録装置の制御構成（図３）＞
図３は図１に示した記録装置の制御構成を示すブロック図である。

図３に示すように、コントローラ６００は、ＭＰＵ６０１、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ６０２、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）６０３、画像データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ６０４、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行うシステムバス６０５、以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ６０１に供給するＡ／Ｄ変換器６０６などで構成される。

また、図２において、６１０は画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して画像データ、コマンド、ステータス信号等を送受信する。

さらに、６２０はスイッチ群であり、電源スイッチ６２１、プリント開始を指令するためのプリントスイッチ６２２、及び記録ヘッド３のインク吐出性能を良好な状態に維持するための処理（回復処理）の起動を指示するための回復スイッチ６２３など、操作者による指令入力を受けるためのスイッチから構成される。６３０はホームポジションｈを検出するためのフォトカプラなどの位置センサ６３１、環境温度を検出するために記録装置の適宜の箇所に設けられた温度センサ６３２等から構成される装置状態を検出するためのセンサ群である。

さらに、６４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ６０３は、記録ヘッド３による記録走査の際に、ＲＡＭ６０２の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（ヒータ）の駆動データ（ＤＡＴＡ）を転送する。

次に、上記構成の記録装置の記録ヘッドに用いられるヘッド基板についてのいくつかの実施例について説明する。

図４はこの実施例に従うヘッド基板の構成を示す図である。なお、図４において、既に従来で説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。

最初にこのヘッド基板の基本構成とその動作を説明する。

＜基本構成＞
従来例の図１４で説明した構成要素に加えて、この実施例のヘッド基板には、ＧＮＤＨ配線１０７からの回り込み電流をカットするダイオード１１３、ヒータ１０１の印加電圧を設定する電圧源１１４、ヒータのＧＮＤＨ側端子電圧を検知するセンス線１１５が備えられ、従来例と同様に各ブロックがＮビット（即ち、Ｎ個のヒータとＮ個のパワートランジスタ）からなるＭ個のブロック（第１ブロックから第Ｍブロック）から構成される。なお、この実施例では、従来例のＭＯＳトランジスタではなく、バイポーラトランジスタが用いられている。

そして、この実施例ではＭブロック×Ｎビット時分割駆動に対応するように、Ｎビット単位で構成したパワートランジスタ１０２の出力端子にヒータ１０１が接続される。そして、ヒータ１０１のもう一方の端子は、印加電流のリターン先となるＧＮＤＨ配線１０７と電圧源１１４へ戻るセンス線１１５とに接続される。ＶＨ配線１０６はブロック単位でパワートランジスタ１０２に接続される。また、ＶＨ配線１０６とＧＮＤＨ配線１０７とは、給電点１０３からＭ個のブロック夫々への共通配線としている。

＜動作原理＞
このように電源系の配線が形成されることから、このヘッド基板の電源配線については共通インピーダンスをもつ特性となり、ブロックの場所よってＶＨ配線１０６側およびＧＮＤＨ配線１０７側の電圧降下が異なる。また、ヒータの同時駆動ビット数によっても電圧降下は異なってくる。一方、パワートランジスタ１０２は、センス線１１５でＧＮＤＨ配線１０７側のヒータ端子電圧を検知して、検知したセンス電圧（Ｖ_SNS）を基準に設定電圧（Ｖ_SET）を加算した電圧を出力する。その結果、ヒータの端子間電圧（Ｖ_HRT）には、加算した電圧からセンス電圧（Ｖ_SNS）を減じた電圧、即ち、設定電圧（Ｖ_SET）が印加されることになる。

即ち、
ヒータの端子間電圧（Ｖ_HRT）＝（Ｖ_SET＋Ｖ_SNS）−Ｖ_SNS＝Ｖ_SET
である。

なお、パワートランジスタ１０２はコレクタ接地方式とし、電圧増幅＝１つの電圧フォローワ回路とすることでＶＨ配線１０６側の電圧変動が吸収される。このように、この実施例ではＶＨ電圧とＧＮＤＨ電圧の変動を吸収して、ヒータの端子間には一定電圧がかかるように定電圧駆動する。

次に、定電圧駆動の実施例を説明する。ここでのヘッド基板の主な駆動仕様は次の通りである。

記録幅Ｌインチ、４領域並列駆動、領域あたりＭブロック×Ｎビット時分割、ノズル数Ｍブロック×Ｎビット×４領域×２列＝８×Ｍ×Ｎ、ヒータ抵抗値ＲＨ、ヒータ印加電流ＩＨである。

なお、記録ヘッドの構成は従来例で言及した図１５に示した構成と同じで、基板２０１の中央長辺方向にインク供給口２０２が位置し、これを挟むように両側にＯＤＤ側ノズル列２０３ａとＥＶＥＮ側ノズル列２０３ｂが配置され、ノズルに対応するヒータとこれを駆動するドライバＩＣ２０５が各ノズル列のインク供給口より遠い側に配置される。そして、この記録ヘッドを駆動する際は、２列のノズル列をＯＤＤ＿Ｌ、ＯＤＤ＿Ｒ、ＥＶＥＮ＿Ｌ、ＥＶＥＮ＿Ｒの４つの領域に分割して同時動作させる。従って、４つの領域に電源と制御線を個別給電することになるが、ヘッド基板を複数並べる構成に対応するために給電点は基板短辺側２０４、２０６に配置される。

図５は上述した給電構成で駆動される１つの領域（Ｎ個のヒータ×Ｍ個のブロック）の回路構成を示す図である。なお、この図も従来例で言及したのと同じ構成要素には同じ参照番号を付しており、その説明は省略する。

図５に示すように、各ブロックには、Ｎビット単位で内部が構成されたドライバＩＣ２０５が備えられる。

そして、Ｍブロック×Ｎビット時分割駆動に対応するように、Ｎビット単位で内部が構成されたドライバＩＣ２０５の出力端子にヒータ１０１が接続される。ヒータ１０１のもう一方の端子は、印加電流のリターン先となるＧＮＤＨ配線１０７に接続する配線とドライバＩＣ２０５に戻るセンス線１１５とに接続される。他方、ＶＨ配線１０６はドライバＩＣ２０５の各ブロックに接続される。ＶＨ配線１０６とＧＮＤＨ配線１０７は、Ａｌ配線にＣｕメッキを施した構成で、給電点１０３から第１〜Ｍブロックまで共通配線を形成している。

このようにＶＨ配線は共通配線されることから、ブロックの場所よってＶＨ配線１０６側とＧＮＤＨ配線１０７側の電圧降下が異なる。また同時駆動ビット数によっても電圧降下が異なる。

ここで前述した駆動仕様に基づき、ＶＨ配線１０６とＧＮＤＨ配線１０７の抵抗、配線幅を求めてみる。従来例と比較できるように、個別配線の抵抗５０Ω相当の共通配線抵抗を設定する。

個別配線をブロック数Ｍ本束ねた抵抗値と考えて、ＶＨ配線抵抗Ｒ_VH//＝Ｒ_VH／Ｍ、ＧＮＤＨ配線抵抗Ｒ_GNDH//＝Ｒ_GNDH／Ｍとする。配線条件も同じＡｌ膜厚、Ｃｕ膜厚とすれば、配線幅はスペースＷ_Sを除いた分となるので、ＶＨ配線幅Ｗ_VH//＝Ｗ_LM、ＧＮＤＨ配線幅Ｗ_GNDH//＝Ｗ_LM、故に、電源配線領域の幅Ｗ_P//＝Ｍ（Ｗ_VH//＋Ｗ_GNDH//）となる。

この結果は、従来例のスペースＷ_Sが寄与しないことを示す。この時の配線抵抗Ｒ_VH//、Ｒ_GNDH//による電圧降下は、給電点１０３から最も遠い第Ｍブロックのところが最大になる。

これを見積もると、ＶＨ配線側の電圧降下ΔＶ_VH＝（Ｒ_VH//／Ｍ）×Ｉ_H×Ｍ＝Ｒ_VH//・Ｉ_H、ＧＮＤＨ配線側の電圧降下ΔＶ_GNDH＝（Ｒ_GNDH//／Ｍ）×Ｉ_H×Ｍ＝Ｒ_GNDH//・Ｉ_Hとなる。

従って、ＧＮＤＨ配線１０７側、つまりセンス線１１５の電圧値は最大でＲ_GNDH//・Ｉ_H変動することになる。一方、ＶＨ配線１０６側は、電圧変動Ｒ_VH//・Ｉ_Hを吸収するように、コレクタ接地回路のパワートランジスタ１０２にＶＨ電圧を供給することが必要となる。

なお、給電点１０３における必要なＶＨ電圧Ｖ_VH@CHIPは、
Ｖ_VH@CHIP＝ΔＶ_VH＋ΔＶ_GNDH＋Ｉ_HＲ_H＋定電圧駆動回路の損失
＝Ｉ_H（Ｒ_VH//＋Ｒ_GNDH//＋Ｒ_H）＋定電圧駆動回路の損失
となる。

さらには、外部から供給するＶＨ電源１１０と基板との間をつなぐケーブル１１１の電圧降下が存在する。ＶＨ側ケーブル１１１とＧＮＤＨ側ケーブル１１２の抵抗を夫々、Ｒ_cとした時、ＶＨ電源１１０に必要なＶＨ電源電圧（Ｖ_VH）は、
Ｖ_VH＝Ｖ_VH@CHIP＋２Ｒ_C・Ｉ_H・Ｍ
となる。

次に、このように設計されたＶＨ配線１０６とＧＮＤＨ配線１０７を踏まえて、定電圧駆動するドライバＩＣ２０５について説明する。

図６は定電圧駆動の、Ｙブロック×Ｎビットで構成されたドライバＩＣの機能構成を示すブロック図である。

このドライバＩＣは、図６に示されるように、Ｎビットのドライバ３１２がＹ個ブロック備えられる構成となっており、これらＹ個のブロックの外側には、ＤＡＴＡＩＮ信号により記録データと選択ビットアドレスを受信して並び替えるシフトレジスタ３０１、記録データを格納するラッチ３０２、選択ビットアドレスを格納するラッチ３０３、印加パルス信号（＿ＨＥ）との論理積をとるＡＮＤゲート３０４、選択ビットアドレスに基づいてブロック内の１ビットを選択するＮラインデコーダ３０５、記録データと選択ビットとの論理積をとるＡＮＤゲート３０６、ヒータ印加電圧を設定する設定電圧データをＳＤＩ信号として受信し、これに対応する制御電流を出力するＤ／Ａコンバータ３０７、設定電圧データを入力格納するシフトレジスタ３０９とラッチ３０８が備えられる。

シフトレジスタ３０１にはクロック信号（ＣＬＫ１）に従って記録データ、選択ビットアドレスの順でデータが格納される。従って、１セットの記録データと選択ビットアドレスとが入力されたとき、レジスタ３１０には記録データがレジスタ３１０には選択ビットアドレスが格納されることになる。

ここで、このような構成のドライバＩＣの動作について説明する。

まず、記録データを格納しているシフトレジスタ３０１のレジスタ３１０の出力をラッチ信号（＿ＬＴ）の入力タイミングでラッチ３０２に取り込み、ＡＮＤゲート３０４でヒータへの印加パルス幅信号（＿ＨＥ）と論理積をとって、その演算結果を出力する。以下、この演算結果をセグメント信号という。

一方、選択ビットアドレスを格納しているレジスタ３１１の出力をラッチ信号（＿ＬＴ）の入力タイミングでラッチ３０３に取り込み、Ｎラインデコーダ３０５で選択ビット信号を出力する。以下、この信号をコモン信号という。

次に、このセグメント信号とコモン信号とをＡＮＤゲート３０６に入力する。このようにして、ＡＮＤゲート３０６ではマトリクス回路が構成される。このようにして、記録データの配列であるセグメント信号と選択ビット信号の配列であるコモン信号とでマトリクスを構成し、両者の論理積をとって時分割駆動信号を発生する。この時分割駆動信号をＹ個のＮビットドライバ３１２が記録のオン／オフ信号として受信し、ヒータを時分割駆動する。

他方、Ｎビットドライバ３１２はＤ／Ａコンバータ３０７からの制御電流を受けて設定電圧を発生する。外部の制御回路から転送されるシリアルデータ信号（ＳＤＩ）はまず、シフトレジスタ３０９に格納され、これをラッチ信号（＿ＬＴ２）の入力タイミングでラッチ３０８に取り込む。そして、Ｄ／Ａコンバータ３０７では、取り込んだＳＤＩ信号に応じた制御電流を発生して各ブロックに出力する。なお、各ブロックには制御電流に基づいて設定電圧を発生する電圧源を備えている。

次に、ヘッド基板の外部で設定電圧をモニタしながらデータを与えて設定電圧を制御する方法を説明する。

図７は定電圧制御に関わるコントローラと記録ヘッドの接続関係を示す図である。

図７に示されるように、コントローラ６００と記録ヘッド３とは、転送クロック信号（ＣＬＫ２）、シリアルデータ信号（ＳＤＩ）、ラッチ信号（＿ＬＴ２）、モニタ信号（ＶＢＩＡ１〜ＶＢＩＡ＿Ｕ）の信号線で接続されている。モニタ信号（ＶＢＩＡ１〜ＶＢＩＡ＿Ｕ）は、ブロック数Ｕ毎に充てられている設定電圧のモニタ信号である。この実施例ではブロック数Ｙ毎に、つまりドライバＩＣ毎にモニタ信号線を設けられることになる。

図８は転送クロック信号（ＣＬＫ２）、シリアルデータ信号（ＳＤＩ）、ラッチ信号（＿ＬＴ２）のタイムチャートの一例を示す図である。

図８によれば、ドライバＩＣ当たりのＤ／Ａコンバータ分解能ビット数の設定データをＵ個のドライバＩＣまで連続して並べたシリアルデータ信号（ＳＤＩ）が転送クロック信号（ＣＬＫ２）に同期して転送される。そして、最終ビット転送直後に転送クロック信号（ＣＬＫ２）の供給を停止し、同時にラッチ信号（＿ＬＴ２）を有効にしてドライバＩＣ内のラッチ３０８に取り込む。これにより、Ｄ／Ａコンバータ３０７には更新したデータが与えられることになる。

図９は設定電圧の制御手順を示すフローチャートである。

まず、ステップＳ１０では、Ｕ個のドライバＩＣ、即ち、ドライバＩＣ１〜ＩＣＵまでの設定データを転送する。次に、設定したデータで設定電圧が期待値になっているかどうかを検証する。

つまり、ステップＳ２０では、コントローラ６００がモニタ信号（ＶＢＩＡｉ：ｉ＝１，Ｕ）を測定し、さらにステップＳ３０では、その測定値に一定の幅をもたせた期待値と一致するかどうか比較する。ステップＳ４０ではその比較結果、両者が一致した場合はステップＳ５０に進み、Ｕ番目のモニタ信号までチェックが終わったかどうかを調べ、まだチェック未終了である場合には、処理はステップＳ２０に戻り、次のモニタ信号について同じ処理をする。なお、チェック終了と判断されれば、その処理を終了する。

これに対して、ステップＳ４０での比較結果、両者が一致しない場合は設定したデータが適当でなかったと判断し、処理はステップＳ６０に進み、今度は一定量のオフセットをかけたデータで書込んで再設定する。その後、処理はステップＳ１０に戻り、モニタ信号のチェックを行う。

以上のような手順で、モニタ信号全て（ＶＢＩＡ１〜ＶＢＩＡ＿Ｕ）をチェックして設定電圧を全ドライバＩＣに設定する。

次に、ＡＮＤゲート３０６に入力されるコモン信号とセグメント信号とによって形成されるマトリクスからのヒータ駆動信号とＤ／Ａコンバータ３０７からの制御電流とセンス信号線からのＧＮＤＨ電圧変動とに基づいて定電圧駆動するＮビットドライバ３１２の内部構成とその動作について説明する。

図１０は定電圧駆動するＮビットドライバ３１２の内部構成を示す回路図である。

Ｎビットドライバ３１２は、ヒータを駆動するｎ個のパワートランジスタＱ１〜Ｑｎ、設定電圧でパワートランジスタを駆動する前段トランジスタＱ（ｎ＋１）〜Ｑ２ｎ、オフ時にパワートランジスタ入力をＧＮＤＨ電位に固定するプルダウン抵抗Ｒ１〜Ｒｎ、ＧＮＤＨ配線１０７からの回り込み電流をカットするダイオードＤ１〜Ｄａ、設定電圧を発生する設定抵抗Ｒ_SET、設定電圧を前段トランジスタへ出力するトランジスタＱ（２ｎ＋１）と抵抗Ｒ（ｎ＋１）からなる電圧源出力回路、設定抵抗Ｒ_SETに定電流を供給するトランジスタＱ（２ｎ＋２）〜Ｑ（２ｎ＋５）からなる定電流回路から構成され、この定電流値はＤ／Ａコンバータ３０７により設定制御される。

また、ｎ個のヒータ１０１にはパワートランジスタＱ１〜Ｑｎの出力端子Ｏ１〜Ｏｎが接続され、ヒータのもう一方の端子は、ＧＮＤＨ配線１０７とセンス端子SENSE1〜SENSEａに接続される。一方、ＶＨ配線１０６側はＶＨ１端子に接続されて、パワートランジスタＱ１〜ＱｎへＶＨ電圧を供給する。センス線１１５は、回り込み電流をカットするダイオードＤ１〜Ｄａを介して設定抵抗Ｒ_SETに接続されるとともにプルダウン抵抗Ｒ１〜Ｒｎにも接続される。なお、センス線１１５の本数は、ブロック内における検知電圧分布の精度仕様に応じて決めればよいので、必ずしもｎ本とする必要はない。この実施例ではａヵ所（ａ≦ｎ）としている。

設定抵抗Ｒ_SETのもう一方の端子は、定電流回路のトランジスタＱ（２ｎ＋２）に接続されて定電流を受けるとともに、設定抵抗Ｒ_SETで発生した電圧を電圧源出力回路のトランジスタＱ（２ｎ＋１）に与えて前段トランジスタＱ（ｎ＋１）〜Ｑ２ｎに設定電圧を供給するのと、設定電圧の外部モニタ用としてＶＢＩＡ端子に接続される。

また、定電流回路のトランジスタＱ（２ｎ＋２）とＱ（２ｎ＋３）で第１のカレントミラー回路を構成し、更にこれをコントロールする第２のカレントミラー回路がトランジスタＱ（２ｎ＋４）とＱ（２ｎ＋５）で構成される。

第２のカレントミラー回路にはＤ／Ａコンバータ３０７が接続されて、制御電流Ｉ_D/Aを供給する。第２のカレントミラー回路は他のブロックに対しても設けられており、即ち、ブロックを隔ててカレントミラー回路を構成して一つのＤ／Ａコンバータ３０７で共通に制御される。Ｄ／Ａコンバータ３０７には基準電圧ＶＲＥＦと設定データが外部から入力される。

なお、ＶＨ２端子とＶＨ１端子の電圧は同じであるが、ＶＨ２は定電流回路の電源とするために電圧変動の大きいＶＨ１とは別の端子を介して与えてられている。同様に、ＧＮＤＨ端子はＧＮＤＨ配線１０７と同じ電圧であるが、ＧＮＤＨ端子は定電流回路の電源とするために電圧変動の大きいＧＮＤＨ配線１０７とは別に与えられている。

ＧＮＤＨ配線１０７の電圧変動はダイオードＤ１〜Ｄａの順方向電圧分シフトして設定抵抗Ｒ_SETに伝わる。これを基準に設定抵抗Ｒ_SETに定電流を流して所望の設定電圧Ｖ_SETを発生する。この設定電圧Ｖ_SETをトランジスタＱ（２ｎ+１）で電流増幅してＮビット分並ぶ前段トランジスタＱ（ｎ＋１）〜Ｑ２ｎに出力する。

前段トランジスタＱ（ｎ＋１）〜Ｑ２ｎはエミッタ接地構成をとっており、ヒータ駆動信号を受けて設定電圧Ｖ_SETをオン／オフする。一方、コレクタ接地回路をとるパワートランジスタＱ１〜Ｑｎは、このオン／オフ動作電圧を受けてヒータ１０１に電圧を印加する。設定電圧Ｖ_SETは最終的には所望のヒータの印加電圧となるように設定されなければならない。以上の構成から分かるように、印加電圧として出力されるまでには数段のトランジスタを経たり、センス線１１５がダイオードＤ１〜Ｄａを介して設定抵抗Ｒ_SETに接続されているので、これらを考慮して設定電圧Ｖ_SETを制御する必要がある。

印加電圧Ｉ_H・Ｒ_Hの駆動仕様に基づき設定電圧（Ｖ_SET）は、
Ｖ_SET=Ｉ_H・Ｒ_H＋トランジスタＱ（２ｎ＋１）のＶ_BE＋前段トランジスタＱ（ｎ＋１）のＶ_CE＋パワートランジスタＱ１のＶ_BE＋ダイオードＤ１のＶ_F
となる。

従って、設定抵抗Ｒ_SETの定電流Ｉ_SETは、
Ｉ_SET＝Ｖ_SET／Ｒ_SET
となる。

第１と第２のカレントミラー回路に定電流Ｉ_SETを流すように制御電流Ｉ_D/AをＤ／Ａコンバータ３０７で供給制御する。なお、ここまで設定電圧Ｖ_SETを発生する素子に抵抗を取り上げて説明してきたが、素子をダイオードに置き換えても動作する。ダイオードを直列に接続し、接続する個数と順方向電流とで設定電圧Ｖ_SETを制御する。ただし、ダイオードの場合は制御可能な設定電圧幅は狭くなる。

次に、この定電圧駆動回路を動作させるために必要なＶＨ電圧Ｖ_VH@ICを見積もると、Ｖ_VH@IC＝Ｖ_SET＋第１のカレントミラー回路のＶ_ceとなる。

ここで、定電圧駆動回路での損失電圧（Ｖ_LOSS）は、
Ｖ_LOSS＝Ｖ_VH@IC−Ｉ_H・Ｒ_Hとなる。 改めて、給電点１０３における必要なＶＨ電圧（Ｖ_VH@CHIP）は、
Ｖ_VH@CHIP＝ΔＶ_VH＋ΔＶ_GNDH＋Ｉ_H・Ｒ_H＋Ｖ_LOSS
となる。

最終的に必要なＶＨ電源電圧（Ｖ_VH）を見積もると、
Ｖ_VH＝Ｖ_VH@CHIP＋２Ｒ_CＩ_HＭ
となる。

次に従来例に習って具体的な仕様や定数を上記式に与えて従来例と比較してみる。

ここでの条件は、８８ブロック×４０ビット時分割駆動、ヒータ抵抗値Ｒ_H＝２３０Ω、ヒータ印加電流Ｉ_H＝８０ｍＡ、個別配線５０Ω相当の共通配線抵抗、ケーブル抵抗Ｒ_C＝０．１Ωとする。このような条件下、この実施例に従うヘッド基板では以下のような結果が得られた。即ち、
ＶＨ配線抵抗： Ｒ_VH// ＝５０Ω／８８本＝０．５６８Ω、
ＧＮＤＨ配線抵抗：Ｒ_GNDH//＝５０Ω／８８本＝０．５６８Ω、
ＶＨ配線幅： Ｗ_VH//＝１０μｍ×８８本＝０．８８ｍｍ、
ＧＮＤＨ配線幅： Ｗ_GNDH//＝１０μｍ×８８本＝０．８８ｍｍ、
電源配線領域の幅：Ｗ_P//＝８８本（０．８８ｍｍ＋０．８８ｍｍ）、
＝１．７６ｍｍである。

これは従来例のＷ_P＝３．５２ｍｍの半分であり、ドライバＩＣの短辺側幅寸法２．５ｍｍよりも小さく、「電源配線領域幅＜ドライバＩＣ幅」とする効率的な配線を達成している。また、基板幅は、ＯＤＤ側ノズル列で１．７６ｍｍ、ＥＶＥＮ側ノズル列で１．７６ｍｍで合計３．５６ｍｍにスリム化される。このスリム化は前述したように従来例にはあったスペースＷ_S＝１０μｍを無くした配線としたためである。

続いて、ＶＨ電源電圧（Ｖ_VH）の見積もりを示す。

ＶＨ配線側の電圧降下：
ΔＶ_VH＝０．５６８Ω×８０ｍＡ＝０．０４５Ｖ／ビット
ＧＮＤＨ配線側（センス線）の電圧降下：
ΔＶ_GNDH＝０．５６８Ω×８０ｍＡ＝０．０４５Ｖ／ビット
設定電圧：
Ｖ_SET＝
（８０ｍＡ×２３０Ω）＋０．６Ｖ＋０．３Ｖ＋０．６Ｖ＋０．６Ｖ
＝２０．５Ｖ
定電流：
I_SET＝２０．５Ｖ／１０ｋΩ＝２．０５ｍＡ
（＠Ｒ_SET＝１０ｋΩ）
ＶＨ電圧＠ＩＣ：
Ｖ_VH@IC＝２０．５Ｖ＋０．３Ｖ＝２０．８Ｖ
損失電圧：
Ｖ_LOSS＝２０．８Ｖ−８０ｍＡ×２３０Ω＝２．４Ｖ
ＶＨ電圧＠給電点：
Ｖ_VH@CHIP＝４Ｖ＋４Ｖ＋（８０ｍＡ×２３０Ω）＋２．４Ｖ
＝２８．８Ｖ
ＶＨ電源電圧：
Ｖ_VH＝２８．８Ｖ＋（２×０．１Ω×８０ｍＡ×８８ビット）
＝３０．２Ｖ
最後に、このように設計した回路定数を適用した本実施例の定電圧駆動回路でシミュレーションした結果を説明する。

図１１は図１０に示した回路で実現される機能をシミュレーションした結果を示す図である。

この図は駆動条件として印加パルス幅１μs、８８ビット同時駆動を与えて、最も電源電圧変動の大きい第８８ブロックをプローブした電圧変動を示している。

ヒータがオンしている期間、ＶＨ電圧波形とＧＮＤＨ波形は、電流が電源配線経路に流れて電圧降下しており、ＶＨ電圧降下ΔＶ_VH＝４．２Ｖ、ＧＮＤＨ電圧降下ΔＶ_GNDH＝４．４Ｖとなっており、上述した設計例での見積もりとほぼ一致している。

この時のヒータ端子間電圧（Ｖ_HRT）は、
Ｖ_HRT＝ドライバ出力電圧Ｖo−ΔＶ_GNDH
＝２２．８Ｖ−４．４Ｖ＝１８．４Ｖ
となっている。

ＧＮＤＨ電圧降下（ΔＶ_GNDH）はセンス線１１５の電圧変動でもあり、この変動電圧４．４Ｖがブロック内部で発生する設定電圧Ｖ_SET＝２０．５Ｖに加算した電圧Ｖo＝２２．８Ｖが出力されている。

このシミュレーション結果が示すように、電源電圧が数ボルトも変動しているにも関わらず、ヒータには所望の電圧を印加していることが分かる。また、ＶＨ電圧やＧＮＤＨ電圧が大きく変動するにも関わらずヒータに所望の電圧を印加していることは、ＶＨ電源１１０の電圧バラツキも許容できることでもあり、従来行われてきた記録ヘッドの出荷時の調整を必要としなくなる。

次に、同時駆動ビット数を変えた場合、つまり負荷を変動させたときのシミュレーション結果について説明する。

図１２は図１０に示した回路で実現される機能をシミュレーションした結果を示す図である。この図は駆動条件として、４４ビット同時駆動を与えて、最も電源電圧変動の大きい第８８ブロックをプローブした電圧変動を示している。

ヒータがオンしている期間、ＶＨ電圧波形とＧＮＤＨ波形は、電流が電源配線経路に流れて電圧降下しており、ＶＨ電圧降下ΔＶ_VH＝２．４Ｖ、ＧＮＤＨ電圧降下ΔＶ_GNDH＝２．４Ｖとなっている。

この時のヒータ端子間電圧（Ｖ_HRT）は、
Ｖ_HRT＝Ｖo−ΔＶ_GNDH
＝２０．９Ｖ−２．４Ｖ＝１８．５Ｖ
でほぼ所望の電圧を得ている。

このシミュレーション結果が示すように、負荷が変動してもヒータには所望の電圧を印加していることが分かる。このことは、従来例のパルス幅補正で説明した同時駆動するビット数に応じてパルス幅を変えて駆動するという制御とバラツキ管理を含めた寄生抵抗の合わせ込み設計を必要としないことを意味する。

従って以上説明した実施例に従えば、電源系の変動やバラツキをドライバＩＣで吸収してヒータへの変動要因を無くすことにより、マージン量を大幅に減らした印加電圧で駆動できる。これにより、ヒータへのストレスを軽減することができ、記録ヘッドの耐久性を向上させることができる。

なお、本発明は電源系の変動やバラツキを許容するが、ヒータに一定電圧を印加するように制御するのでヒータ個々の抵抗値バラツキに対しては対応できない。従って、この実施例に従うヘッド基板を用いた記録ヘッドを定電圧駆動する際には、特許文献３で提案しているように、基板上に作り込んだ吐出用のヒータと同一プロセスで形成したダミーヒータの抵抗値を参照し、この参照値に応じて印加時間となるパルス幅を調整して最適化駆動したり、或いは、特許文献４で提案しているように、ヒータを駆動するパワートランジスタのＯＮ抵抗バラツキに対して、基板上に作り込んだパワートランジスタと同プロセスで形成したダミーパワートランジスタのＯＮ抵抗値を参照し、この参照値に応じてパルス幅を調整して最適化駆動すると良い。

実施例１ではＹ個のブロック単位で設定電圧を制御する構成を説明したが、ここでは、基板の場所に依存してヒータの抵抗値バラツキが大きい基板に対して最適な条件で駆動するよう抵抗値分布に応じてより最適駆動する例について説明する。

このように抵抗値分布に応じて最適駆動するためには、基板上でなるべく狭い間隔で駆動条件を個別に設定することが有効である。このため、この実施例では、最小単位である１ブロック毎に設定電圧を制御できるように、Ｄ／Ａコンバータをブロック毎に設けて定電圧制御するようにしている。

図１３はこの実施例に従うヘッド基板の定電圧制御に関わる構成要素を示すブロック図である。

図１３と図６とを比較すると分かるように、この実施例では、Ｍ個のＮビットドライバブロック夫々に対し、シフトレジスタ（Ｓ／Ｒ）３０９−ｉ、ラッチ３０８−ｉ、Ｄ／Ａコンバータ３０７−ｉ（ｉ＝１，Ｍ）が備えられる。そして、各ブロックからモニタ信号（ＶＢＩＡｉ：ｉ＝１，Ｍ）が取り出される。

このような構成をとることで、実施例１と同様に、シリアルデータ信号（ＳＤＩ）により各ブロックに対応する設定データを転送し、各ブロックよりモニタ信号（ＶＢＩＡｉ：ｉ＝１，Ｍ）を取得し、これらのモニタ信号を前述した図９のフローチャートが示すように検証して所望の設定電圧を設定する。
従ってこの実施例に従えば、設定電圧をブロック単位で制御することにより、きめの細かい定電圧制御をすることができる。

なお、以上のような実施例では、ヘッド基板外部から入力されるデータにより設定電圧を制御する例について説明してきたが、本発明はこれによって限定されるものではない。例えば、Ｄ／Ａコンバータの基準電圧（Ｖ_REF）を変化させても設定電圧を変更できる。例えば、入力する設定データを変更せずに基準電圧（Ｖ_REF）を調整して変更したり、或いは、その設定データと基準電圧（Ｖ_REF）を併用して制御することも可能である。

また、本発明はヒータを実装するヘッド基板にドライバＩＣを基板に外付けした構成でも良いし、ヒータを形成した同一基板上に駆動回路を内蔵した構成でも適用できる。

さらに、以上説明した実施例では、ヒータによる熱エネルギーを利用したインクジェット記録ヘッドを取り上げて説明してきたが、本発明はこれによって限定されるものではなく、例えば、記録素子にヒータを用いているサーマル記録ヘッドにも適用できる。

さらに、以上の実施例において、記録ヘッドから吐出される液滴はインクであるとして説明し、さらにインクタンクに収容される液体はインクであるとして説明したが、その収容物はインクに限定されるものではない。例えば、記録画像の定着性や耐水性を高めたり、その画像品質を高めたりするために記録媒体に対して吐出される処理液のようなものがインクタンクに収容されていても良い。

以上の実施例は、特にインクジェット記録方式の中でも、インク吐出を行わせるために利用されるエネルギーとして熱エネルギーを発生する手段（例えば、電気熱変換体）を備え、前記熱エネルギーによりインクの状態変化を生起させる方式を用いることにより記録の高密度化、高精細化が達成できる。

また以上の実施例はシリアルスキャンタイプのインクジェット記録装置を例として説明したが、本発明はこれに限らず、記録可能な記録媒体の最大幅の長さを持つフルライン記録ヘッドを用いたインクジェット記録装置にも、本発明は有効に適用できる。そのような記録ヘッドとしては、複数の記録ヘッドの組合せによってその長さを満たす構成や、一体的に形成された１個の記録ヘッドとしての構成のいずれでもよい。

加えて、以上の実施例のようなシリアルスキャンタイプのものでも、装置本体に固定された記録ヘッド、あるいは装置本体に装着されることで装置本体との電気的な接続や装置本体からのインクの供給が可能になる交換自在のカートリッジタイプの記録ヘッドを用いた場合にも本発明は有効である。

さらに加えて、本発明のインクジェット記録装置の形態としては、コンピュータ等の情報処理機器の画像出力装置として用いられるものの他、リーダ等と組合せた複写装置、さらには送受信機能を有するファクシミリ装置の形態を採るもの等であってもよい。

本発明の代表的な実施例であるインクジェット記録装置の断面図である。 ヘッドカートリッジの構成の一例を示す外観斜視図である。 は図１に示した記録装置の制御構成を示すブロック図である。 実施例１に従うヘッド基板の構成を示す図である。 １つの領域（Ｎ個のヒータ×Ｍ個のブロック）の回路構成を示す図である。 定電圧駆動の、Ｙブロック×Ｎビットで構成されたドライバＩＣの機能構成を示すブロック図である。 定電圧制御に関わるコントローラと記録ヘッドの接続関係を示す図である。 転送クロック信号、シリアルデータ信号、ラッチ信号のタイムチャートの一例を示す図である。 設定電圧の制御手順を示すフローチャートである。 定電圧駆動するＮビットドライバ３１２の内部構成を示す回路図である。 図１０に示した回路で実現される機能をシミュレーションした結果を示す図である。 図１０に示した回路で実現される機能をシミュレーションした結果を示す図である。 実施例２に従うヘッド基板の定電圧制御に関わる構成要素を示すブロック図である。 従来の一般的なサーマルインクジェット方式の記録ヘッドの駆動回路の構成を示す図である。 時分割駆動する記録ヘッドの基板への給電構成を示す図である。 図１５に示したＯＤＤ＿Ｌの領域の電源供給の配線の例を示す回路図である。 基板の一例を示す外観図である。

符号の説明

３ 記録ヘッド
１０１ ヒータ
１０２ パワートランジスタ
１０３ 給電点
１０６ ＶＨ配線
１０７ ＧＮＤＨ配線
１０８ 制御回路
１０９ オン／オフ信号
１１０ ＶＨ電源
１１１ ＶＨ側ケーブル
１１２ ＧＮＤＨ側ケーブル
１１３ ダイオード
１１４ 電圧源
１１５ センス線
２０１ 基板
２０２ インク供給口
２０３ａ ＯＤＤ側ノズル列
２０３ｂ ＥＶＥＮ側ノズル列
２０５ ドライバＩＣ
２０４、２０６ 基板短辺側
３０１ シフトレジスタ
３０２、３０３、３０８ ラッチ
３０４、３０６ ＡＮＤゲート
３０５ Ｎラインデコーダ
３０７ Ｄ／Ａコンバータ
３０９ シフトレジスタ
３１０ レジスタ
３１２ Ｎビットドライバ
６００ コントローラ

Claims (11)

1. 共通の電源供給線に並列に接続された複数の記録素子を時分割駆動するヘッド基板であって、
   外部から入力された制御信号に基づいて、所定の数の記録素子を含む複数のブロックに定電圧を印加するための設定電圧を設定する設定回路と、
   前記複数のブロック毎に前記設定回路によって設定された設定電圧を監視出力する監視回路とを有し、
   前記設定電圧と前記監視出力電圧とに従って、前記設定電圧が再設定されることを特徴とするヘッド基板。
2. 前記設定回路は、前記時分割駆動するために定義される複数のブロック各々に別々の定電圧を設定するために複数個備えられることを特徴とする請求項１に記載のヘッド基板。
3. 前記複数の記録素子各々に対応した前記複数の記録素子を駆動する複数の駆動回路と、
   前記複数の記録素子の共通接地線側の電圧を検知する検知回路とをさらに有し、
   前記複数の駆動回路には前記検知回路によって検知される検知電圧と前記設定回路により設定された設定電圧とを加算した加算電圧を前記複数の駆動回路に印加することを特徴とする請求項１又は２に記載のヘッド基板。
4. 前記複数の駆動回路は夫々、バイポーラトランジスタであり、
   前記加算電圧は前記バイポーラトランジスタのベースに印加されることを特徴とする請求項１乃至３のいずれかに記載のヘッド基板。
5. 前記検知回路は前記複数のブロック毎に設けられることを特徴とする請求項１乃至４のいずれかに記載のヘッド基板。
6. 前記複数の記録素子は、熱エネルギーを発生する電気熱変換体であることを特徴とする請求項１乃至５のいずれかに記載のヘッド基板。
7. 請求項１乃至６のいずれかに記載のヘッド基板を用いた記録ヘッド。
8. 前記記録ヘッドはインクを記録媒体に吐出して記録を行なうインクジェット記録ヘッドであることを特徴とする請求項７に記載の記録ヘッド。
9. 請求項８に記載のインクジェット記録ヘッドと該インクジェット記録ヘッドに供給するためのインクを貯留するインクタンクとを有することを特徴とするヘッドカートリッジ。
10. 請求項８又は９に記載の記録ヘッド或いは請求項１０に記載のヘッドカートリッジを用いて記録を行なう記録装置であって、
    前記複数の記録素子に定電圧を印加するための設定電圧を設定する制御信号を前記記録ヘッドに出力する出力手段と、
    前記記録ヘッドから前記設定信号の監視出力信号を受信する受信手段と、
    前記設定電圧と前記監視出力信号とを比較する比較手段と、
    前記比較手段による比較結果に従って、前記設定電圧を再設定するための制御信号を前記出力手段を介して出力するよう制御する制御手段とを有することを特徴とする記録装置。
11. 請求項８又は９に記載の記録ヘッド或いは請求項１０に記載のヘッドカートリッジの記録ヘッドに設定する設定電圧を調整する記録ヘッドの調整方法であって、
    前記複数の記録素子に定電圧を印加するための設定電圧を設定する制御信号を前記記録ヘッドに出力する出力工程と、
    前記記録ヘッドから前記設定信号の監視出力信号を受信する受信工程と、
    前記設定電圧と前記監視出力信号とを比較する比較工程と、
    前記比較工程における比較結果に従って、前記設定電圧を再設定するための制御信号を前記出力するよう制御する制御工程とを有することを特徴とする記録ヘッドの調整方法。
    

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