JP2008273177A - 記録ヘッド用の素子基板、記録ヘッド、ヘッドカートリッジ、及び記録装置 - Google Patents

Abstract

【課題】ヒートイネーブル信号のパルス幅の変動を抑制し、発熱用抵抗体に高精度にエネルギーを投入することが可能な記録ヘッド用の基板を提供することである。
【解決手段】この記録ヘッド用の基板は、インクを吐出して記録を行なう複数の発熱抵抗体と、その配列方向に沿って設けられ複数の発熱抵抗体を駆動する複数の駆動素子とを有する。さらに、その配列方向に沿って設けられ、複数の駆動素子を複数のグループに分割し、各グループに属する複数の駆動素子を時分割駆動する回路を有する。このようなヘッド基板に、複数の駆動素子の配列方向に沿って、各ブロックに対応して設けられ、発熱抵抗体の駆動期間と駆動タイミングを規定するヒートイネーブル信号を各グループに属する駆動素子に入力するタイミングを遅延させる複数の遅延回路を備える。複数の遅延回路は直列に接続され、複数の遅延回路各々からの出力信号は反転出力されるようにする。
【選択図】 図４

Description

本発明は記録ヘッド用の素子基板、記録ヘッド、ヘッドカートリッジ、及び記録装置に関する。本発明は、特に、発熱用抵抗体とそれを駆動する駆動回路を同一基板上に形成した記録ヘッド用の素子基板、その素子基板を用いた記録ヘッド、その記録ヘッドを用いたヘッドカートリッジ、及び記録装置に関するものである。

インクジェット記録装置に用いる記録ヘッドは記録要素としてインク液滴を吐出する吐出口と、この吐出口に連通する部位に抵抗体などで構成される発熱用抵抗体（ヒータ）を設けている。そして、この発熱用抵抗体に電流を印加し、発熱させインクを発泡させインク液滴を吐出させ記録を行う。このような記録ヘッドは多数の吐出口、発熱用抵抗体を高密度に配置することが容易であり、これにより高精細な記録画像を得ることができる。

図７は従来の記録ヘッドの回路構成を示すブロック図である。

また、図８は図７に示す記録ヘッドのレイアウト概略を示す図である。

このような記録ヘッドで高速に記録を行うためには、できるだけ多くの数のヒータ１１０を同時駆動することが望ましい。しかしながら、電源電圧（ＶＨ）を印加する配線１０７を介した電流の供給能力に制限があることや、電流が増大することで配線の寄生抵抗による電圧降下が増大し所望のエネルギーをヒータ１１０に供給できない。この場合、同時駆動できるヒータ１１０の数は制限される。このため、複数のヒータ１１０をＭ個のグループ（ＧＲ：１〜Ｍ）に分割し、各グループ内のヒータ１１０が同時駆動しないように時間をずらして駆動し瞬間的に流れる電流の最大値を抑えている。

このような駆動を行う回路構成の代表的な例が特許文献１に開示されている。

特許文献１では、Ｍ×Ｎ個のヒータをＭ個づつＮ回の駆動ブロックに分けて、時分割駆動する場合を示している。この場合、Ｍ個のデータを格納するシフトレジスタの出力（ＤＡＴＡ）とＮ個のデコーダ信号（ＢＬＥ）の出力との論理積により任意のヒータを選択するマトリックス駆動を行う。この構成により回路規模を縮小することができ、時間的にデータを分割して転送するため、誤動作が少ない利点がある。

この記録ヘッドでは、記録データと時分割制御データに応じたデータ信号（ＤＡＴＡ）がクロック信号（ＣＬＫ）のタイミングに同期してシフトレジスタにシリアル転送される。このシフトレジスタは対応するデータに応じて大きく２つのシフトレジスタに分けられる。その２つのシフトレジスタとは、数ビットのシフトレジスタ１０５ａと、Ｍビットのシフトレジスタ１０５ｂである。データ信号（ＤＡＴＡ）の先頭からＭビットはその記録データであり、Ｍビットのシフトレジスタ１０５ｂに対応したＭビットのラッチから記録データに応じた記録データ信号が出力される。データの残りのビットはシフトレジスタ１０５ａに入力され、デコーダによりデコードされ、ＮビットのＢＬＥ信号（ブロック選択信号）をラッチ信号が“Ｈ”になったタイミングで出力する。Ｎ本あるＢＬＥ信号は同時に２本が"Ｈ"になることはなく１本のみが"Ｈ"となる。

なお、図７〜図８ではデコーダとラッチとをまとめて参照番号１０６で図示している。また、図７〜図８ではＭ個のブロック夫々に対応したシフトレジスタとラッチをまとめて参照番号１０５ｂ−１、１０５−２、……、１０５ｂ−Ｍで図示している。

ＢＬＥが“Ｈ”である１本のブロック選択信号線に共通に接続され、Ｍ個のＤＡＴＡの内"Ｈ"のデータが入力されたシフトレジスタ１０５ｂの信号線に接続されたＡＮＤ回路１１４によって駆動するヒータが選択される。ＡＮＤ回路１１４から出力される選択信号と、ヒートイネーブル信号（ＨＥ）信号に従って電流が流れヒータ１１０が駆動される。

以上のような動作を順次Ｎ回繰り返すことで、Ｍ×Ｎ個のヒータをＭ個ずつのヒータをＮ回のタイミングで時分割駆動することで全て選択することができる。

上記構成の記録ヘッドのＭ個のヒータは同じブロック選択信号によって同じタイミングで選択されるが、実際は全く同じタイミングではなく、数１０ナノ秒程度、タイミングをずらしてＭ個のヒータをほぼ同時に駆動している。

このような駆動方法の例が特許文献２に開示されている。

特許文献２によると、同時駆動するＭ個のヒータに入力するヒートイネーブル信号を若干タイミングをずらして入力することにより、瞬時に流れる電流を抑制することができ、ノイズの低減が可能になる。

図９は特許文献２に従うヒートイネーブル信号の遅延制御を示す信号タイムチャートである。

図９の左列においてはデコーダで選択される１回のタイミングで駆動される１グループのヒータに与えられるヒートイネーブルを遅延させない場合を示している。このような場合には共通配線に流れるヒータ電流の合計の立上がり立下りの変動が大きいためヒータ電流の変化に伴うノイズが発生しやすい。これに対して右図ではデコーダで選択される１回のタイミングで駆動される１グループ内のヒータに与える信号をそれぞれ順に遅延させている。このようの場合には高電位側のＶＨ配線や低電位側の接地（ＧＮＤ）配線等の共通配線に流れるヒータ電流の変化を比較的に緩やかにすることができる。

図９の右列に示すような信号を与えるように、同じブロック内のヒータを駆動するヒートイネーブル信号をグループ単位で遅延させるよう制御する。このことにより、記録ヘッド基板（素子基板）内部の回路の誤動作を抑制することが可能になる他、輻射ノイズなどの低減も可能になる。

このようなヒートイネーブル信号のタイミングをずらすために、図７に示す遅延回路１１１−１〜Ｍが用いられる。遅延回路１１１−１〜Ｍは各グループ間に一つづつ、ヒータ１１０やドライバトランジスタ１１２の配列方向と平行に配置されている。このように各グループのヒータに転送するヒートイネーブル信号のグループ間のブロック間の配線位置に遅延回路を挿入することにより、Ｍ個のヒータの駆動が夫々、上述の図９右列のようにヒートイネーブル信号によって遅延されて順次駆動される。遅延回路にはＣＲ積分回路が用いられており、Ｃ成分はゲート容量や配線の寄生容量等からなっており、Ｒ成分は遅延回路を構成するＣＭＯＳインバータのＭＯＳトランジスタのＯＮ抵抗や寄生配線抵抗等からなっている。そして、信号パルスの立ち上がり、立下りの遅れ（鈍り）を利用し、遅延を生成している。このような方法により製造上のコストアップなく、かつ記録装置本体側に特別のノイズ対策部品やノイズ対策設計などを施すことなくノイズの低減を図っている。
特開平９−３２７９１４号公報 特開平７−６８７６１号公報

上記のように従来例では安価なノイズ対策が可能である。しかし、このような方法ではヒートイネーブル信号が順にインバータで構成された遅延回路に入力される構成であるため、回路内部でヒートイネーブル信号の波形が変形してしまい、パルス幅が変動する可能性がある。ヒートイネーブル信号のパルス幅はインクに与えるエネルギーを規定する重要な役割があるため、記録装置本体から入力したヒートイネーブル信号と内部回路でドライバトランジスタに転送されるヒートイネーブル信号は同じパルス幅である必要がある。

特に、図７〜図８に示すような素子基板中にインク供給口がある場合や基板が長尺である場合に用いられる回路構成や回路レイアウトではヒートイネーブル信号の配線が長くなる。そのため、配線の寄生負荷が信号波形に大きく影響を与えるためパルス幅変動が起こる可能性が高い。

図１０はヒートイネーブル信号が入力される遅延回路の内部構成を示す図であり、図１１はヒートイネーブル信号の信号波形が遅延回路を伝達されるに従って歪む様子を示す図である。

ヒートイネーブル信号の遅延回路は上述したようにＣＲ積分回路によって遅延を生成している。遅延回路の遅延量は容量Ｃと抵抗Ｒとインバータの閾値（Ｖth）で決まる。遅延回路の出力信号パルスがＣＲにより立上がりと立下がりの波形が鈍り、その鈍ったパルス電圧が閾値（Ｖth）に達した時点で次の遅延回路に転送される。つまり、この鈍りが大きければ大きいほど遅延は大きくなる。

遅延回路は図１０に示されるように、インバータが２段直列で接続され形成される。

１段目のインバータ４０１と２段目のインバータ４０２とは隣接して接続されているので、遅延を形成する容量Ｃは主に２段目のインバータ４０２のゲート、抵抗ＲはＰＭＯＳ４０３、或はＮＭＯＳ４０４の駆動能力により決まる。このゲートへの信号入力点は図１０ではＢ点として表されている。このＢ点に対する信号波形は図１１のＢ点で表される。

遅延回路にはその他の大きな負荷がないため、図１１のＢ点の波形に示すようにＣＲによる波形の鈍りは小さく、比較的遅延値は小さい。なお、図１０で“ａ”、“ｂ”で示された電流が図１１のＢ点における“ａ”、“ｂ”で表された信号波形に対応している。それ比べ最初の遅延回路１１１−１の出力点であるＣ点はＢ点でのＣＲのほかに、配線による寄生抵抗、寄生容量があり、ＡＮＤ回路４０５につながるゲート容量がある。なお、遅延回路間の各グループのＡＮＤ回路４０５は前述のように複数あるが、ここでは図面を簡略化するために１つだけを示している。

そのため、Ｂ点と比較し非常に信号波形が鈍っており、遅延値は大きくなる。このことは図１１のＣ点での信号波形に示されている。また、図１０で“ｃ”、“ｄ”で示された電流が図１１のＣ点における“ｃ”、“ｄ”で表された信号波形に対応している。

同様に、図１０で“ｅ”、“ｆ”で示された電流が図１１のＤ点における“ｅ”、“ｆ”で表された信号波形に対応している。さらに、なお、図１０で“ｇ”、“ｈ”で示された電流が図１１のＥ点における“ｇ”、“ｈ”で表された信号波形に対応している。

このとき、インバータの閾値（Ｖth）が電源電圧（３．３Ｖ）の丁度中心値であり、さらにＰＭＯＳ４０３とＮＭＯＳ４０４の駆動能力が全く同じであることが理想である。この場合、図１１（ａ）に示すように、信号パルスの立上がり立下り共に全く同じ遅延量となるため、パルス幅の変動は全くない。

さて、図１１（ｂ）はＰＭＯＳ４０３とＮＭＯＳ４０４の駆動能力が異なる場合のヒートイネーブル信号の遅延量を示す図である。ここではＮＭＯＳ４０４と比べＰＭＯＳ４０３の駆動能力が高い場合を示している。

この場合、ＮＭＯＳ４０４の駆動能力が低いためパルス信号の立下りは鈍くなる一方、駆動能力の高いＰＭＯＳ４０３のためパルス信号の立上がりは立下りと比べ急峻になる。この結果、パルス幅は信号入力時と変わってしまい、図１１（ｂ）に示すように、後段の遅延回路に信号が伝達伝達されるにつれてパルス幅はどんどん狭くなっていく。逆に、ＮＭＯＳ４０４の方が駆動能力が高い場合パルスは広くなっていく。

このような状態の発生を防ぐために、インバータのＰＭＯＳ４０３とＮＭＯＳ４０４の駆動能力は等しくなるように各ＭＯＳの幅（Ｗ）を調整し設計される。しかし、実際の半導体基板では半導体製造プロセスのばらつき等で目標どおりの値にならず若干の誤差は発生する。この誤差がヒートイネーブル信号の歪みを生じさせパルス幅が変動してしまう。これは各ヒータに投入されるエネルギーのばらつきとなって現れ、記録不良の原因ともなる。

本発明は上記従来例に鑑みてなされたもので、ヒートイネーブル信号のパルス幅の変動を抑制し、記録素子に高精度にエネルギーを投入することが可能な記録ヘッド用の素子基板を提供することを目的としている。また、その素子基板を用いた記録ヘッド、ヘッドカートリッジ、及び記録装置を提供することも目的としている。

上記目的を達成するために本発明の記録ヘッド用の素子基板は、以下のような構成からなる。

即ち、記録を行なうための発熱用抵抗体であって隣接する複数の発熱用抵抗体でグループを構成する複数の発熱用抵抗体と、前記複数の発熱用抵抗体を複数のブロックに分割し、各グループ内に属する複数の発熱用抵抗体をブロック単位で時分割駆動する論理回路とを有する記録ヘッド用の素子基板であって、前記発熱用抵抗体の駆動期間を規定するヒートイネーブル信号を前記各グループに供給するための前記複数のグループに共通のヒートイネーブル信号線と、各ブロックを構成する複数の発熱用抵抗体の駆動タイミングを遅延させるために各グループ間の前記ヒートイネーブル信号線に配された遅延回路とを有し、前記遅延回路の各々から次のグループに対しての出力信号は反転されていることを特徴とする。

また他の発明によれば、上記構成の記録ヘッド用の素子基板を用いた記録ヘッドを備える。

さらに他の発明によれば、上記記録ヘッドとその記録ヘッドに供給するインクを収容したインクタンクとを一体化したヘッドカートリッジを備える。

またさらに他の発明によれば、上記記録ヘッドと、ヒートイネーブル信号を前記記録ヘッドに供給するためのコントローラとを搭載した記録装置を備える。

従って本発明によれば、ヒートイネーブル信号のパルス幅変動を抑制することが可能になる。これにより、記録素子を高精度に駆動することができ、高品位な記録が達成できる。

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する発熱用抵抗体を総括して言うものとする。
以下に用いるヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、素子基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。

＜インクジェット記録装置の説明（図１）＞
図１は本発明の代表的な実施例であるインクジェット記録装置１の構成の概要を示す外観斜視図である。

図１に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。

図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

この実施例の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、記録ヘッドの素子基板は発熱用抵抗体を備えている。この発熱用抵抗体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する発熱用抵抗体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。

＜インクジェット記録装置の制御構成（図２）＞
図２は図１に示した記録装置の制御構成を示すブロック図である。

図２に示すように、コントローラ６００は、ＭＰＵ６０１、ＲＯＭ６０２、特殊用途集積回路（ＡＳＩＣ）６０３、ＲＡＭ６０４、システムバス６０５などで構成される。ここで、ＲＯＭ６０２は後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。コントローラを構成するＡＳＩＣ６０３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する。制御信号として、後述するヒートイネーブル信号や時分割駆動のための信号などを記録ヘッドの素子基板に対して出力している。ＲＡＭ６０４は、記録データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス６０５は、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行う。

また、図２において、６１０は記録データの供給源となるコンピュータ等でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して記録データ、コマンド、ステータス信号等を送受信する。この記録データは、例えば、ラスタ形式で入力される。

さらに、６４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ６０３は、記録ヘッド３による記録走査の際に、ＲＡＭ６０４の記憶領域に直接アクセスしながら記録ヘッドに対して発熱用抵抗体（ヒータ）の駆動データ（ＤＡＴＡ）を転送する。

なお、図１に示す構成は、インクカートリッジ６と記録ヘッド３とが分離可能な構成であるが、これらが一体化したヘッドカートリッジを構成しても良い。

図３は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。図３において、点線ＫはインクタンクＩＴと記録ヘッドＩＪＨの境界線である。ヘッドカートリッジＩＪＣにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される電気信号を受け取るための電極（不図示）が設けられており、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。

なお、図３において、５００はインク吐出口列である。

この実施例で用いる記録ヘッド用の素子基板は、少なくとも以下の構成要素を備えている。まず、予め定められた方向に沿って設けられた細長いインク供給口を備えている。さらにそのインク供給口の長手方向に沿って配列され、そのインク供給口から供給されたインクを吐出して記録を行なう複数の発熱用抵抗体で構成された発熱用抵抗体列（ヒータアレイ）とを備える。さらに、これら複数の発熱用抵抗体の配列方向に沿って設けられ、複数の発熱用抵抗体を駆動する複数の駆動素子（例えば、ドライバトランジスタ）と、複数の駆動素子の配列方向に沿って設けられた論理（ロジック）回路とを備える。この論理回路は、複数の駆動素子を複数の駆動ブロックに分割し、各駆動ブロック単位でブロックに属する複数の駆動素子を時分割駆動するよう動作する。このドライバトランジスタとしてはＭＯＳＦＥＴが用いられる。

このような点で、この実施例に従うヘッド基板も図８に示すようなインク供給口、ヒータアレイ、ドライバトランジスタ、ロジック回路を有し、同様のレイアウト構成をしている。

また、この実施例に従う素子基板も図７に示すように発熱用抵抗体の駆動期間を規定するヒートイネーブル信号を、このヒートイネーブル信号のタイミングを遅延する遅延回路に入力する構成となっている。なお、ヒートイネーブル信号線は各グループ間に共通の（直列の）信号線となっている。また、ヒート信号とＡＮＤ回路１１４からの出力信号との論理積を取るＡＮＤ回路１１５の入力位置に、図４を用いて後述するように反転回路を設けているが図７においては省略している。

図４はこの実施例に従う遅延回路の構成とヒートイネーブル信号の配線寄生成分を示す図である。

図４に示す構成の遅延回路が図７に示すヘッド基板回路構成の遅延回路として適用される。

従来の構成では遅延回路の夫々は図１０に示すようにインバータ２段で構成されていたが、この実施例ではインバータ１段で構成されておりヒートイネーブル信号線によって直列に接続されている。そして、各インバータはＰＭＯＳ５０４とＮＭＯＳ５０５で構成される。

このような構成を取ることで、遅延回路を構成する各インバータ毎に見ると、後段のインバータやヒートイネーブル信号線やグループ毎のＡＮＤ回路５０１などが等価に接続されることになる。このため出力負荷（容量Ｃ、抵抗Ｒ）の値をすべてのインバータで実質的に揃えることができる。なお、この図４においても、遅延回路間の各グループのＡＮＤ回路４０５は前述のように複数あるがここでは図面を簡略化するために１つだけを示している。

図５はヒートイネーブル信号の信号波形が遅延回路を伝達されるに従って歪む様子を示す図である。なお、図４で“ａ”、“ｂ”で示された電流が図５のＢ点における“ａ”、“ｂ”で表された信号波形に対応し、図４で“ｃ”、“ｄ”で示された電流が図５のＣ点における“ｃ”、“ｄ”で表された信号波形に対応している。

図５に示すように、ヒートイネーブル信号パルスは遅延回路毎に反転した論理信号を出力し、次のブロックへ転送される。反転したヒートイネーブル信号は遅延回路を直列に接続するヒートイネーブル信号線から各グループ毎に分岐した信号線上、若しくはＡＮＤ回路５０１の入力にインバータを挿入することで従来構成と同じ論理信号とすることができる。

従来の回路構成ではＰＭＯＳとＮＭＯＳに駆動能力の差がある場合、ヒートイネーブル信号が後段の遅延回路に転送されるに従い、その信号パルス幅は変動していた。

これに対して、この実施例の構成では遅延回路のインバータの出力負荷が実質的にすべて等しいのに加え、ヒートイネーブル信号が反転論理で転送される。このため、一段目の遅延回路１１１−１でそのパルス幅が若干変動したとしても、次段の遅延回路１１１−２でその変動方向と逆方向にパルス幅が変動するため、後段の遅延回路にその信号を転送してもパルス幅変動は増大しない。

従来構成では同時駆動するヒータ数が多ければ多いほど遅延回路の数も多くなり、これがパルス幅変動が大きくなる原因となっていた。また、図７〜図８に示すようなレイアウト構成や回路構成では遅延回路間の配線が長くなるので、このことが配線の寄生負荷を大きくし、パルス幅変動の原因ともなっていた。

これに対して、この実施例によれば、同時駆動するヒータ数が多くなり、図７〜図８のような構成において遅延回路数が多くなり、配線負荷が大きくなったとしても、パルス幅変動を抑制することができる。特に、この効果は記録素子数が多い基板や長尺基板等では顕著である。

なお、この実施例に従う遅延回路は従来構成の遅延回路と比較し、インバータの数が一段少ないため、同じ特性のインバータを用いた場合は遅延量が小さくなる。このために、ダミー容量を追加したり配線抵抗を余計に加えることで遅延を大きくする等の対策を施すことも考えられる。或は、ＮＭＯＳ５０５およびＰＭＯＳ５０４のゲート長（Ｌ）を多くする設計をして、それぞれのＭＯＳトランジスタの駆動能力を落とすことで遅延を大きくするなどして同様の対策を施すことも考えられる。

しかしながら、ＰＭＯＳとＮＭＯＳの駆動能力が少しでも異なるとこれらの差が顕著に出てしまい、次段の遅延回路でヒートイネーブル信号のパルス幅が変わってしまう。

従って、次段の遅延回路でのヒートイネーブル信号のパルス幅を変えないためにはＭＯＳトランジスタの駆動能力を落とさず、寄生の容量Ｃや寄生抵抗Ｒなども増やさないほうが好ましい。さて、駆動能力を落とさず遅延量の大きい遅延回路を形成するためには１遅延回路あたりのインバータ数を増やせば良い。一方、上述の実施例で説明した構成とその効果を考慮すると、遅延回路各段で反転論理で信号を転送することがヒートイネーブル信号のパルス幅を変動させないためにも望ましい。そこで、１遅延回路当たり３つ以上の奇数個のインバータを直列に接続する構成をよることが望ましい。この構成により、ヒートイネーブル信号のパルス幅を変動させずに次段の遅延回路に転送することが可能になる。

この構成は上述した実施例の場合と比較しても、隣接する遅延回路からのパルス幅変動も抑えることも可能になるので好ましい。この結果、さらに高精度にヒータにエネルギーを与えることが可能になる。

図６は本発明の前述の実施例に対する記録ヘッドの回路構成の比較構成を示すブロック図である。

図６に示すように、ＧＬ：ＭにはＭ個の遅延回路１１１を直列接続して１つの遅延回路を構成している。同様に、ＧＬ：２には２個の遅延回路１１１を直列接続して１つの遅延回路を構成している。ＧＬ：１には１個の遅延回路１１１で１つの遅延回路を構成する。そして、各ブロック毎に構成された遅延回路に並列にヒートイネーブル信号（ＨＥ）を入力する。

このような構成を取ると、各ブロックに対しては等しい幅を持ったヒートイネーブル信号パルスを充てることはできるが、ヒートイネーブル信号線が並列になること等で、回路構成の簡略化は困難になる。

以上説明した実施例によれば、このように高精度にヒータにエネルギーを与えることができるので、ヘッドの設計値と実際の値との誤差を最小限にすることが可能になり、ヒータに印加するエネルギーの設計マージンを縮めることができる。これは、記録ヘッドに対して大きなマージンを考慮した過剰なエネルギーを投入することが防止されることを意味し、消費電力の削減や記録ヘッドの長寿命化にも貢献する。

なお、上述した回路構成では、シフトレジスタとラッチからの出力である記録データ信号とデコーダとラッチからの出力信号（ブロック選択信号）との論理積をＡＮＤ回路で取った後に、ヒートイネーブル信号との論理積をＡＮＤ回路で取る例で説明をした。これに限らずブロック選択信号もしくは記録データ信号と、ヒートイネーブル信号とのＡＮＤを取った後に、記録データ信号側の信号とブロック選択信号側の信号とのＡＮＤを取る構成であっても良い。

なお、以上の実施例において、記録ヘッドから吐出される液滴はインクであるとして説明し、さらにインクタンクに収容される液体はインクであるとして説明したが、その収容物はインクに限定されるものではない。例えば、記録画像の定着性や耐水性を高めたり、その画像品質を高めたりするために記録媒体に対して吐出される処理液のようなものがインクタンクに収容されていても良い。

さらに加えて、本発明のインクジェット記録装置の形態としては、コンピュータ等の情報処理機器の画像出力装置として用いられるものの他、リーダ等と組合せた複写装置、さらには送受信機能を有するファクシミリ装置の形態を採るもの等であってもよい。

本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。 記録装置の制御回路の構成を示すブロック図である。 インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。 実施例１に従う遅延回路の構成とヒートイネーブル信号の配線寄生成分を示す図である。 ヒートイネーブル信号の信号波形が遅延回路を伝達されるに従って歪む様子を示す図である。 比較例としての記録ヘッドの回路構成を示すブロック図である。 従来の記録ヘッドの回路構成を示すブロック図である。 図７に示す記録ヘッドの回路レイアウトの概略を示す図である。 特許文献２に従うヒートイネーブル信号の遅延制御を示す信号タイムチャートである。 ヒートイネーブル信号が入力される遅延回路の内部構成を示す図である。 ヒートイネーブル信号の信号波形が遅延回路を伝達されるに従って歪む様子を示す図である。

符号の説明

１１１−１〜１１１−Ｍ 遅延回路
４０３、５０４ ＰＭＯＳ
４０４、５０５ ＮＭＯＳ

Claims (9)

1. 記録を行なうための発熱用抵抗体であって隣接する複数の発熱用抵抗体でグループを構成する複数の発熱用抵抗体と、前記複数の発熱用抵抗体を複数のブロックに分割し、各グループ内に属する複数の発熱用抵抗体をブロック単位で時分割駆動する論理回路とを有する記録ヘッド用の素子基板であって、
   前記発熱用抵抗体の駆動期間を規定するヒートイネーブル信号を前記各グループに供給するための前記複数のグループに共通のヒートイネーブル信号線と、
   各ブロックを構成する複数の発熱用抵抗体を駆動するタイミングを遅延させるために各グループ間の前記ヒートイネーブル信号線に配された、インバータで構成された遅延回路とを有し、
   前記遅延回路の各々から次のグループに対しての出力信号は反転されていることを特徴とする記録ヘッド用の素子基板。
2. 前記遅延回路の各々は、奇数個のインバータで構成されることを特徴とする請求項１に記載の記録ヘッド用の素子基板。
3. 前記インバータの数は１つであることを特徴とする請求項２に記載の記録ヘッド用の素子基板。
4. 前記インバータの数は３つ以上の奇数であることを特徴とする請求項２に記載の記録ヘッド用の素子基板。
5. 前記複数の発熱用抵抗体の各々はインクを吐出するために利用される熱エネルギーを発生することを特徴とする請求項１乃至４のいずれか１項に記載の記録ヘッド用の素子基板。
6. インク供給口をさらに有し、
   前記複数の発熱用抵抗体は前記インク供給口の長手方向に沿って配列されていることを特徴とする請求項１乃至５のいずれか１項に記載の記録ヘッド用の素子基板。
7. 請求項１乃至６のいずれか１項に記載の記録ヘッド用の素子基板を用いた記録ヘッド。
8. 請求項７に記載の記録ヘッドと、該記録ヘッドに供給するためのインクを収容したインクタンクとを一体化したヘッドカートリッジ。
9. 請求項７に記載の記録ヘッドと、ヒートイネーブル信号を前記記録ヘッドに供給するためのコントローラとを搭載した記録装置。

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