JPH09300620A

JPH09300620A - インクジェット記録ヘッドおよびその試験方法

Info

Publication number: JPH09300620A
Application number: JP11905896A
Authority: JP
Inventors: Kunihito Sato; 邦仁佐藤; Toru Mihara; 徹三原; Shinichi Yasunaga; 伸一保永; Akira Mihara; 顕三原; Yoshinao Kondo; 義尚近藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-05-14
Filing date: 1996-05-14
Publication date: 1997-11-25

Abstract

(57)【要約】【課題】発熱素子搭載基板にドライバ、低電圧ロジッ
ク部などを集積化して高密度化，多ノズル化などをする
際に、プリドライバの発熱を押さえ、レギュレータの性
能、利便性も向上させるインクジェット記録ヘッドを提
供する。【解決手段】１２８個の発熱素子２と、ドライバ３、
駆動回路が集積化されている。駆動回路は、各発熱素子
２に対し、印字データにより印字電流を制御するもので
あり、低電圧論理機能素子部、プリドライバ４、プリド
ライバに電源電圧を供給するレギュレータ９からなる。
低電圧論理機能素子部は、外部から入力された印字デー
タを保持する４ｂｉｔデータユニット６、ブロック分割
駆動制御用の４ｂｉｔリングカウンタ７，８ｂｉｔリン
グカウンタ８、およびラッチ回路１０を含む周辺回路か
らなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノズル内に保持さ
れたインクに対し、ノズル内に設けた発熱体にエネルギ
ーを印加して発熱させ、インク内に気泡を発生させてイ
ンクを噴射するインクジェット記録ヘッドに関するもの
である。

【０００２】

【従来の技術】現在、大きく注目されている技術として
インクジェット記録方式がある。インクジェット記録方
式は、記録品質、記録スピードと価格のバランスに優れ
ており、さらにカラー化が容易、普通紙への記録が可
能、静粛性がよいという利点を持つ。１９８５年以降、
連続的に吐出しているインクを選択的に紙面に着弾させ
るコンティニュアス方式は陰を潜め、選択的にインクを
吐出させるドロップオンデマンド方式が主流になった。
ドロップオンデマンド方式には、インクを急激に加熱し
発生した気泡によりインクを吐出させるサーマル（バブ
ル）方式と、電圧を印加すると変形するセラミックを用
いてインクを吐出させるピエゾ方式がある。

【０００３】サーマルインクジェット方式の場合、ピエ
ゾ方式に比べてインクに噴射エネルギーを加えるための
発熱素子が比較的単純な薄膜プロセスで作成できること
から、発熱素子と同一基板上に同一薄膜プロセスで作成
された回路を搭載するものが増えている。

【０００４】特開平５−３１８９８号公報に記載されて
いるように、発熱素子と同一基板上に、ドライバトラン
ジスタおよびこれを駆動する論理機能回路を搭載したも
のが提案されている。ここで、論理機能回路とは、画像
データに対応して選択的にドライバを駆動するためのシ
フトレジスタ、ラッチなどの回路である。ドライバ，論
理機能回路などを発熱素子搭載基板に集積化すれば、配
線の簡略化、論理機能回路の負荷の低減、チップサイズ
減少などといった効果があり、高密度化、多ノズル化の
面やコスト面で有利である。

【０００５】特公平６−８８４１４号公報に記載されて
いるように、発熱素子と同一基板上のドライバをＭＯＳ
トランジスタで構成し、このゲートおよび一括駆動する
共通電極とでマトリクス駆動する方法が提案されてい
る。バイポーラトランジスタに比べてＭＯＳトランジス
タの方が製造コスト，耐電圧，スイッチング速度，信頼
性の点で有利であるため、安価で耐久性の良い製造方法
である。しかし、ＭＯＳトランジスタを用いた場合、５
Ｖ系論理出力レベルではＭＯＳトランジスタを十分にＯ
Ｎすることができない。したがって、論理機能素子を搭
載した場合には、低電圧ロジック部出力を高電圧プリド
ライバ部で１０Ｖ以上に昇圧してからドライバを駆動す
る必要がある。

【０００６】特公平３−４７１９３号公報に記載されて
いるように、サーマルヘッド駆動制御トランジスタをＭ
ＯＳトランジスタで構成して、駆動用集積回路とサーマ
ルヘッドとの間にレベルシフト回路を挿入するものが提
案されている。しかし、ドライバＭＯＳトランジスタを
駆動するためには１０Ｖ以上で行なう必要があるため、
駆動回路を低電圧ロジック部と高電圧プリドライバ部に
分ける必要がある。

【０００７】特開平６−３２８６８１号公報に記載され
ているように、サーマルインクジェットヘッドにおい
て、発熱素子と同一基板上に、ドライバ用のＭＯＳトラ
ンジスと、このＭＯＳトランジスタを選択的に駆動する
ために、５Ｖ系低電圧論理機能素子の出力を１０Ｖ以上
に昇圧するプリドライバと、このプリドライバに電源を
供給するレギュレータ回路を有するものが提案されてい
る。

【０００８】発熱素子と同一基板上に駆動回路を搭載す
ると、搭載する回路規模が大きくなるにつれて消費電力
が増えて発熱量が増加してインクの粘度が低下し、噴射
滴量が多くなり印字画像劣化を引き起こすという問題が
生じる。

【０００９】ＭＯＳトランジスタの中でも、Ｃ−ＭＯＳ
よりもＮチャネルＭＯＳのみで構成した方が製造コスト
が低く、ラッチアップ現象が生じないなど信頼性にも優
れる。しかし、ＮチャネルＭＯＳのみで論理ゲートを構
成すれば、貫通電流が多く、この貫通電流により発熱が
起こる。しかし、貫通電流を少なくすると、ドライバ駆
動時の立ち上がり波形が遅くなり、発熱素子の通電電流
の立ち上がり波形も遅くなる。これにより、発生する気
泡が小さくなり噴射されるインク滴量が少なくなるとい
う問題が生じる。

【００１０】また、プリドライバ部の電源を外部から供
給するよりも発熱素子搭載基板内部で供給した方がコス
ト面で有利である。しかし、基板に搭載したレギュレー
タ回路からプリドライバ部の電源電圧を供給する場合、
発熱素子搭載基板の電気的特性試験やヘッド開発等のた
め、プリドライバ電源電圧をモニターしたり、変更させ
たり、場合によってはＯＦＦさせたいという要求が生じ
る。

【００１１】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、発熱素子と同一基板上に、
ドライバ，プリドライバ部，低電圧ロジック部などを搭
載するものにおいて、プリドライバ部の性能を向上させ
るインクジェット記録ヘッドを提供することを目的とす
る。また、プリドライバ部の電源電圧を供給するレギュ
レータの性能および利便性を向上させたインクジェット
記録ヘッドおよびインクジェット記録ヘッドの試験方法
を提供することを目的とする。

【００１２】

【課題を解決するための手段】請求項１に記載の発明に
おいては、インクに熱エネルギーを印加する複数の発熱
素子と、該発熱素子を駆動するドライバと、該ドライバ
を画像データに応じて制御する駆動回路を同一基板上に
形成したインクジェット記録ヘッドにおいて、前記駆動
回路は、低電圧ロジック部と該低電圧ロジック部の出力
を入力して前記ドライバを駆動するに必要な高電圧を出
力するプリドライバ部を有し、前記ドライバおよび前記
プリドライバ部のトランジスタは、ＮチャネルＭＯＳト
ランジスタであることを特徴とするものである。

【００１３】請求項２に記載の発明においては、請求項
１に記載のインクジェット記録ヘッドにおいて、前記駆
動回路は、前記複数の発熱素子を異なる複数のブロック
に分割し該ブロックごとに時分割して駆動するブロック
分割駆動回路と、印字データを保持するデータ保持回路
を有し、前記プリドライバ部は、前記ブロック分割駆動
回路の出力と前記データ保持回路の出力を合成すること
を特徴とするものである。

【００１４】請求項３に記載の発明においては、請求項
１または２に記載のインクジェット記録ヘッドにおい
て、前記プリドライバ部は複数段のゲート回路によって
構成され、初段のゲート回路は、前記低電圧ロジック部
の出力が正論理で入力されるＮＡＮＤ回路により構成さ
れることを特徴とするものである。

【００１５】請求項４に記載の発明においては、請求項
１ないし３のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記プリドライバ部はＮチャネルＭＯ
Ｓトランジスタによる３段のゲート回路によって構成さ
れ、２段目のゲートはＥＤ−ＭＯＳ構成であり、３段目
のゲートはＥＥ−ＭＯＳのプッシュプル構成であること
を特徴とするものである。

【００１６】請求項５に記載の発明においては、請求項
１ないし４のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記プリドライバ部の出力にプルダウ
ン素子が接続されることを特徴とするものである。

【００１７】請求項６に記載の発明においては、請求項
１ないし５のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記プリドライバ部を構成するＮチャ
ネルＭＯＳトランジスタのうち、前記発熱素子に流れる
電流の立ち上がり時間に関係するＮチャネルＭＯＳトラ
ンジスタのゲート幅は、前記低電圧ロジック部のＮチャ
ネルＭＯＳトランジスタの最小ゲート幅の１．４倍以上
であることを特徴とするものである。

【００１８】請求項７に記載の発明においては、請求項
１ないし６のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記ドライバを構成するトランジスタ
は、非飽和領域で動作することを特徴とするものであ
る。

【００１９】請求項８に記載の発明においては、請求項
１ないし７のいずれか１項に記載のインクジェット記録
ヘッドにおいて、前記基板上にレギュレータ部が形成さ
れ、該レギュレータ部は、前記発熱素子の共通電極から
前記プリドライバ部に電源電圧を供給することを特徴と
するものである。

【００２０】請求項９に記載の発明においては、請求項
８に記載のインクジェット記録ヘッドにおいて、前記レ
ギュレータ部は、前記発熱素子の配列方向の両端部に配
置されることを特徴とするものである。

【００２１】請求項１０に記載の発明においては、請求
項８または９に記載のインクジェット記録ヘッドにおい
て、前記レギュレータ部はソースホロワとして用いられ
るＭＯＳトランジスタを有し、該ＭＯＳトランジスタの
ゲートは前記発熱素子の共通電極と第１の抵抗体を介し
て接続されるとともに第２の抵抗体を介して接地され、
前記発熱素子と第１，第２の抵抗体はＮ＋をドープした
ポリシリコン層であることを特徴とするものである。

【００２２】請求項１１に記載の発明においては、請求
項８ないし１０のいずれか１項に記載のインクジェット
記録ヘッドにおいて、前記レギュレータ部は、第１およ
び第２のＭＯＳトランジスタを有し、第１のＭＯＳトラ
ンジスタは、ソースホロワで用いられゲート電極が前記
発熱素子の共通電極に第１の抵抗体を介して接続される
とともに、第２のＭＯＳトランジスタのドレイン、ソー
スを介して接地され、第２のＭＯＳトランジスタのゲー
トは、制御信号入力端子に接続され前記レギュレータ部
から前記プリドライバ部への電源電圧の供給および遮断
を制御することを特徴とするものである。

【００２３】請求項１２に記載の発明においては、請求
項８ないし１１のいずれか１項に記載のインクジェット
記録ヘッドにおいて、前記基板上に、前記プリドライバ
部の電源電圧供給路に接続されたモニタ端子を有するこ
とを特徴とするものである。

【００２４】請求項１３に記載の発明においては、イン
クに熱エネルギーを印加する複数の発熱素子と、該発熱
素子を駆動するドライバと、低電圧ロジック部と、該低
電圧ロジック部の出力を入力して前記ドライバを駆動す
るプリドライバ部と、前記発熱素子の共通電極から前記
プリドライバ部に電源電圧を供給するレギュレータ部が
同一基板上に形成されたインクジェット記録ヘッドの試
験方法において、前記レギュレータ回路から前記プリド
ライバ部への電源電圧の供給を遮断し、外部から直接に
前記プリドライバ部に電源電圧を供給して動作を試験す
ることを特徴とするものである。

【００２５】

【発明の実施の形態】図１は、本発明のインクジェット
記録ヘッドの実施の一形態において発熱素子が搭載され
た基板に設けられた回路の一例を示す構成図である。な
お、本図および以降の各図は、全て概念的な回路図であ
り、ファンアウトや配線容量を無視しており、バッファ
など詳細な回路部分を省略している。図中、１はＨＶＤ
Ｄ、２は発熱素子、３はドライバ、４はプリドライバ、
５はＮＡＮＤ回路、６は４ｂｉｔデータユニット、７は
４ｂｉｔリングカウンタ、８は８ｂｉｔリングカウン
タ、９はレギュレータ、１０はラッチ回路である。

【００２６】この実施の一形態は、３００ｄｏｔｓ／２
５．４ｍｍで並んだ１２８個のサーマルインクジェット
記録用の発熱素子２と、各発熱素子２に電流を流して発
熱させるドライバ３、およびドライバ３を制御する駆動
回路およびパッド等を集積化したものである。一例とし
て、発熱素子２はシート抵抗４０〜６０Ω程度のポリシ
リコン層からなり、全てのトランジスタはＮチャネルＭ
ＯＳで構成され、ドライバ３はＮチャネルＥ−ＭＯＳ高
耐圧トランジスタである。

【００２７】この例では、１２８個の発熱素子２を搭載
している。厳密にいうと１２８個分の発熱素子２の領域
を持ったものということであって、発熱素子２を置く領
域だけがあって実際には発熱素子２がなかったり、通常
の印字には使用しない特性の異なる素子であったり、い
わゆるダミー素子である場合も含んでいる。例えば、異
なる色のインクを一つの発熱素子搭載基板を使用して印
字を行なう場合、異なる色の境界に幾つかのダミー素子
を設けることが多い。この明細書では、以上のことを踏
まえて、発熱素子の配置可能数を発熱素子数と呼ぶこと
にする。

【００２８】ドライバ３を制御する駆動回路を有し、こ
れは、各発熱素子２に対し、印字データにより印字電流
を制御するものであり、低電圧論理機能素子部、ドライ
バ３ヘのインターフェイスであるプリドライバ４、プリ
ドライバに電源電圧を供給するレギュレータ９からな
り、４μｍプロセスで作成される。ここで、低電圧論理
機能素子部とは、外部から入力された印字データを保持
する４ｂｉｔデータユニット６、ブロック分割駆動制御
用の４ｂｉｔリングカウンタ７，８ｂｉｔリングカウン
タ８、およびラッチ回路１０を含む周辺回路からなる。

【００２９】図示の例は、発熱素子２を図示長手方向に
Ｎｏ．１からＮｏ．１２８まで、順次４つずつ３２個の
ブロックに分けて分割駆動する場合である。すなわち、
最大同時印字数が４であり、ブロック内で隣接印字をし
１ブロックを完了するごとに、隣接するブロックに印字
位置がシフトする。１２８個の発熱素子２は、一端をす
べてＨＶＤＤ（発熱素子共通電極）１を介して外部電源
に接続される。また、他端はそれぞれドライバ３に接続
され、ドライバ３が発熱素子２を駆動する。

【００３０】プリドライバ４は、ＡＮＤ回路として説明
する。図では、ＮＡＮＤ回路５とインバータの縦属接続
として図示されている。ＮＡＮＤ回路５には、４ｂｉｔ
データユニット６からの印字データ信号と、４ｂｉｔリ
ングカウンタ７からの第１のブロック分割駆動信号と、
８ｂｉｔリングカウンタ７からの第２のブロック分割駆
動信号が入力される。２つのブロック分割駆動信号の組
合せで駆動すべき発熱素子２が選択され、さらに、４ｂ
ｉｔデータユニット６に印字すべきデータが保持されて
いるときに、プリドライバ４は、その発熱素子２に対応
するドライバ３の制御電極に駆動信号を出力する。

【００３１】４ｂｉｔデータユニット６は、最大同時印
字数分の印字データを保持するために、印字する順序に
合わせて印字データを外部からシリアルに入力するもの
であり、ＤＣＬＫ（データクロック）信号のタイミング
でシリアル入力された印字データを順次保持し、各発熱
素子２に対応した印字データを保持する。図示の配線構
造では、４ｂｉｔデータユニット６の出力端子Ｄ１〜Ｄ
４からの４本の出力線は、発熱素子２の配列に沿って長
手方向（図面上では上下方向）に延びている。ＮＡＮＤ
回路５の第１番目の入力線は、この４本の全出力線と交
差し、図示の例では隣接印字を行なえるように、出力線
と入力線のコンタクト位置が決められている。

【００３２】４ｂｉｔリングカウンタ７は、印字駆動期
間を指示するＥＮＡＢＬＥ信号をカウントして出力端子
ＲＥ１〜ＲＥ４から、第１のブロック分割駆動信号を発
生する。図示の配線構造では、４ｂｉｔリングカウンタ
７の出力端子ＲＥ１〜ＲＥ４からの４本の出力線も、発
熱素子２の配列に沿って長手方向に延びており、ＮＡＮ
Ｄ回路５の第２番目の入力線は、この４本の全出力線と
交差し、図示の例では、隣接印字を行なえるように、出
力線と入力線のコンタクト位置が決められている。

【００３３】４ｂｉｔリングカウンタ７は、リングカウ
ンタ自体の出力とＥＮＡＢＬＥ信号のＡＮＤをとって、
出力端子ＲＥ１〜ＲＥ４に出力しており、ＥＮＡＢＬＥ
信号が発生している期間のみ、発熱素子２を駆動できる
ようにしている。

【００３４】８ｂｉｔリングカウンタ８は、４ｂｉｔリ
ングカウンタ７のキャリーアウトをクロックとして動作
し、出力端子Ｂ１〜Ｂ８から第２のブロック分割駆動信
号を出力する。ＮＡＮＤ回路５を隣接する３２個ごとの
４組に区分したとき、２個の出力端子Ｂ１，Ｂ２、出力
端子Ｂ３，Ｂ４、出力端子Ｂ５，Ｂ６、出力端子Ｂ７，
Ｂ８は、それぞれ第１番目〜第４番目の組のＮＡＮＤ回
路５にのみ出力される。したがって、各出力端子の組は
３２個のＮＡＮＤ回路５の選択を分担している。

【００３５】図示の配線構造では、８ｂｉｔリングカウ
ンタ８の出力端子Ｂ１とＢ２，Ｂ３とＢ４，Ｂ５とＢ
６，Ｂ７とＢ８からの出力線は、各２本を平行にして長
手方向に所定範囲にわたって延ばし、これを１組とし
て、各組を長手方向に並べて配列している。そして、上
述した各組のＮＡＮＤ回路５の第３番目の入力線が、対
応する各組の長手方向の出力線と交差するようにしてい
る。図示の例では、隣接印字を行なえるように、出力線
と入力線のコンタクト位置が決められている。

【００３６】図示の配線構造は、長手方向の出力線と垂
直方向の入力線を交差させているため、コンタクト位置
の変更により印字順序を幅広くフレキシブルに変更が可
能であり、規則的な設定例としては、隣接，１個飛び，
３個飛び，７個飛びが設定できる。図示の例では、ＥＮ
ＡＢＬＥ信号とのＡＮＤをとる構成は、４ｂｉｔリング
カウンタ７内で行なったが、その代わりに、４ｂｉｔデ
ータユニット６内や、８ｂｉｔリングカウンタ８内で行
なってもよい。いずれの場合でも、新たにＥＮＡＢＬＥ
信号線を長手方向に布線し、ＮＡＮＤ回路５の入力線と
コンタクトする必要がなく、配線の簡素化とレイアウト
の効率化を図れる。ＥＮＡＢＬＥ信号は、４ｂｉｔデー
タユニット６，４ｂｉｔリングカウンタ７，８ｂｉｔリ
ングカウンタ８のうち、出力ビット数が最も少ないもの
とＡＮＤを取るのがＡＮＤ回路を少なくできて効率がよ
い。

【００３７】レギュレータ９は、プリドライバ４にＨＶ
ＤＤ１から１２〜１４Ｖ程度のプリドライバ電源電圧を
供給する。図示の例では、ドライバ３をＮチャネルＥ−
ＭＯＳで構成しているため、ドライバＯＮ時のゲート電
圧を低電圧ロジック系の５Ｖよりも高い電圧で駆動する
必要がある。そのため、プリドライバ用電源電圧は、レ
ギュレータ９より供給する構成として、プリドライバ４
で低電圧ロジック部の出力を合成するとともに高い電圧
にしてドライバ３を駆動している。ＭＶＣＵＴ端子は、
テスト時等において、レギュレータ９をＯＦＦにするＭ
ＶＣＵＴ信号の入力端子である。ＭＶＣＵＴ端子には、
プルダウントランジスタが付いているため、通常印字動
作中はＭＶＣＵＴ端子はオープンでよい。

【００３８】レギュレータ９は、長手方向両端部に１個
ずつ設けられ、プリドライバ４に電源電圧を供給してい
る。なお、ドライバ３にバイポーラトランジスタを使用
する場合には、昇圧駆動する必要はないので、プリドラ
イバ４およびレギュレータ９を設けずに構成することも
できる。

【００３９】図２は、本発明のインクジェット記録ヘッ
ドの実施の一形態における動作の一例を説明するための
信号シーケンス図である。印字ごとにブロックを３２回
シフトし、１２８個の発熱素子の印字動作を完了する。
始めにＮＲＳＴ（リセット）信号を’Ｌ’にして、４ｂ
ｉｔリングカウンタ７，８ｂｉｔリングカウンタ８をク
リアする。４ｂｉｔリングカウンタ７，８ｂｉｔリング
カウンタは、シフト方向が双方向性であり、印字方向に
応じて発熱素子Ｎｏ．１〜４または発熱素子Ｎｏ．１２
５〜１２８を選択する。図１に示した回路例では、外部
から印字データを入力する信号線と印字方向を選択する
信号線とを兼用することによって、入力ラインを１本節
約するとともに、回路基板上のパッドを１個節約してい
る。そのため、ＮＲＳＴ信号が立ち上がるときに、外部
からこのラインにデータ方向選択のための信号ＤＩＲ信
号を出力するようにしている。したがって、ＮＲＳＴ信
号の立ち上がり時に、ＤＴＤＩＲ（データ／方向選択）
信号がラッチ１０によってラッチされ、印字方向がセッ
トされ、ラッチ１０の出力線が方向選択の信号線とな
る。ＤＴＤＩＲ信号が’Ｌ’なら順方向（左→右）、Ｄ
ＴＤＩＲ信号が’Ｈ’なら逆方向（右→左）である。

【００４０】一方、印字データの入力は、ＮＲＳＴ信号
が’Ｈ’の期間中に行なう。したがって、ＮＲＳＴ信号
を’Ｈ’とした後、ＤＣＬＫ（データクロック）信号の
立ち下がりで印字データを４ｂｉｔデータユニット６に
シリアルに読み込み、データ保持動作をする。ＥＮＡＢ
ＬＥ信号をＬＣＬＫ（ラッチクロック）端子に入力しＥ
ＮＡＢＬＥ信号が’Ｈ’になるごとにデータをラッチす
る。

【００４１】図３は、４ｂｉｔデータユニットの一例を
示す回路図である。図中、２１は４ｂｉｔシフトレジス
タ、２２は４ｂｉｔラッチである。図１に示した４ｂｉ
ｔデータユニット６は、ＤＣＬＫ信号の立ち下がりでＤ
入力がＱ出力に伝達されるＤ−ＦＦが４個縦属接続され
た４ｂｉｔシフトレジスタ２１と、この各段のＱ出力を
Ｄ入力としＬＣＬＫ（ラッチクロック）信号の’Ｌ’で
Ｄ入力をＱ出力に伝達する４ｂｉｔラッチ２２とからな
る。印字データは、ＤＣＬＫ信号の立ち下がりで４ｂｉ
ｔシフトレジスタ２１にシリアルに読み込まれる。読み
込まれた印字データは、ＬＣＬＫ信号が立ち上がると４
ｂｉｔシフトレジスタ２１の印字データが４ｂｉｔラッ
チ２２にラッチされる。

【００４２】図１，図２に戻って説明する。ＥＮＡＢＬ
Ｅ信号が’Ｈ’になるごとに印字データをラッチするた
めに、図１においては、ＥＮＡＢＬＥ信号をＬＣＬＫと
して使用している。そして、ＥＮＡＢＬＥ信号の’Ｈ’
により印字が行なわれ、インクの噴射時間はＥＮＡＢＬ
Ｅ信号の’Ｈ’の期間で決まる。４ｂｉｔリングカウン
タ７の出力ＲＥ１〜ＲＥ４の中の１つと８ｂｉｔリング
カウンタ８の出力Ｂ１〜Ｂ８の中の１つが’Ｈ’になっ
て、駆動すべきブロックが選択される。

【００４３】４ｂｉｔデータユニット６に記憶された印
字データにしたがって、最初に選択されたブロック内の
４つの発熱素子２の印字動作を行なう。選択されたブロ
ックのラッチされた印字データが’Ｈ’（アクティブ）
なら、ＥＮＡＢＬＥ信号が’Ｈ’の間、対応する発熱素
子２が通電して発熱する。発熱素子２上の絶縁膜が加熱
されて発生した気泡の膨張収縮作用によりインクを噴射
し、印字を行なう。印字動作中に次のブロックの４個の
発熱素子２の印字データを４ｂｉｔデータユニット６に
読み込む。

【００４４】ブロック駆動回路としての４ｂｉｔリング
カウンタ７および８ｂｉｔリングカウンタ８の各出力
と、データ保持回路としての４ｂｉｔデータユニット６
の出力の３入力をプリドライバ４でＡＮＤ合成してドラ
イバ３を駆動し発熱素子２を選択駆動する。プリドライ
バ４は、論理が３入力ＡＮＤになるものであれば、図示
の通りの回路でなくても差し支えない。ブロック駆動回
路が選択したブロック内で、４ｂｉｔデータ保持回路６
でラッチされた印字データにしたがって印字を行なう。

【００４５】ＥＮＡＢＬＥ信号の立ち下がりで４ｂｉｔ
リングカウンタ７，８ｂｉｔリングカウンタ８の各出力
が’Ｌ’になって印字が終わり、４ｂｉｔリングカウン
タ７および８ｂｉｔリングカウンタ８の’Ｈ’出力がシ
フトして次のブロックの４個の発熱素子２を選択する。
次のＥＮＡＢＬＥ信号の立ち上がりまでに、次の印字デ
ータを４ｂｉｔデータユニット６に読み込ませておく。
これらの印字動作サイクルを３２回繰り返し、１２８個
の発熱素子２の印字動作が終わる。４ｂｉｔデータユニ
ット６に読み込まれるシリアルデータは、順方向印字の
時は、読み込まれた順番に、発熱素子Ｎｏ．１，２，
３，４のように若い方から隣接した各発熱素子２の印字
データとなる。

【００４６】逆方向印字の時は、ブロックの選択順序が
逆になるが、各ブロック内では発熱素子Ｎｏ．１２５，
１２６，１２７，１２８のように、若い方から隣接する
印字データとなり、４ｂｉｔデータユニット６へのデー
タ格納順序はかわらない。必要ならば、データを格納す
る順序にも双方向性を持たせてもよい。また、４ｂｉｔ
データユニット６は、印字動作開始前に印字データを４
ｂｉｔ分必ず転送するようにしているため、クリア入力
を必要としない。

【００４７】４ｂｉｔリングカウンタ７は、順方向印字
（ＤＩＲ＝’Ｌ’）なら、ＥＮＡＢＬＥ信号が’Ｈ’に
なるごとにＲＥ１→ＲＥ２→ＲＥ３→ＲＥ４→ＲＥ１…
が順次’Ｈ’になり、逆方向印字（ＤＩＲ＝’Ｈ’）な
ら、ＥＮＡＢＬＥが’Ｈ’ごとにＲＥ４→ＲＥ３→ＲＥ
２→ＲＥ１→ＲＥ４…が順次’Ｈ’になる。８ｂｉｔリ
ングカウンタ８は、順方向印字（ＤＩＲ＝’Ｌ’）な
ら、ＥＮＡＢＬＥ信号の’Ｈ’の４回ごとにＢ１→Ｂ２
→Ｂ３→…→Ｂ８と順次’Ｈ’になり、逆方向印字（Ｄ
ＩＲ＝’Ｈ’）なら、ＥＮＡＢＬＥ信号の’Ｈ’の４回
ごとにＢ８→Ｂ７→Ｂ６→…→Ｂ１と順次’Ｈ’にな
る。

【００４８】ブロック分割駆動手段である、４ｂｉｔリ
ングカウンタ７および８ｂｉｔリングカウンタ８に双方
向性を持たせるのは、主走査方向にヘッドを移動させて
右端に到達したとき、副走査方向に紙を移動させながら
逆主走査方向に印字できるようにするためである。逆主
走査方向に印字をすることにより高速印字が可能であ
る。また、ヘッドを主走査方向に対し斜めにし、主走査
移動方向に一番進んだブロックから順次駆動した方が副
走査方向の直線印字性がよい。したがって、逆主走査方
向にヘッドを動かす場合、主走査方向に動作させるとき
とは、ブロック分割駆動順序を逆にする必要が生じる。

【００４９】次にブロック分割駆動回路の具体例につい
て説明する。まず、非同期型のバイナリカウンタを説明
し、この非同期型のバイナリカウンタを用いた双方向の
４ｂｉｔリングカウンタおよび８ｂｉｔリングカウンタ
について説明する。

【００５０】図４は、非同期型のバイナリカウンタの一
例を示す回路図である。図中、３１〜３５はＤフリップ
フロップ、３６〜３９はＡＮＤ回路である。ブロック数
が２⁵＝３２個であり、双方向性を有し、タイミング速
度をそれ程要求しない、という３つの理由を考えた場
合、バイナリカウンタが有利である。同期型と非同期型
のバイナリカウンタを考えると、非同期型の方が回路構
成が簡単で配線引き回しが小さい。しかし、前段のフリ
ップフロップの出力を次のフリップフロップのクロック
として使用すると、次のフリップフロップの出力は、フ
リップフロップ一つ分遅延する。これを５段構成にした
のではタイミング的に間に合わない。しかし、同期型を
使用すれば、ゲート数、配線数が増大する。

【００５１】また、Ｄフリップフロップの構成には、一
相クロックを使用したスタティック・マスタースレーブ
型の他に、伝送ゲートを有した二相クロックを使用する
シフトレジスタがよく知られている。一つのシフトレジ
スタを構成する為のトランジスタ数は、一相クロック・
スタティック・マスタースレーブ型より、二相クロック
を使用するシフトレジスタの方が少ない。しかし、二相
クロックを使用するシフトレジスタでは、フリップフロ
ップによりクロックが同期していない場合には大いに不
利である。

【００５２】図４に示す構成では、非同期型のバイナリ
カウンタでありながら、ディレイを極力抑えた構成とし
ている。各Ｄフリップフロップ３１〜３５では、クロッ
ク入力の立ち下がりによって出力を反転し、Ｄフリップ
フロップ３１〜３４はそれぞれＡＮＤ回路３６〜３９へ
出力する。外部から入力されるクロックは、Ｄフリップ
フロップ３１、ＡＮＤ回路３６，３７に入力される。Ａ
ＮＤ回路３６はＤフリップフロップ３１の出力とクロッ
クの論理積をＤフリップフロップ３２およびＡＮＤ回路
３７へ出力する。ＡＮＤ回路３７は、Ｄフリップフロッ
プ３２の出力、ＡＮＤ回路３６の出力、およびクロック
の論理積をＤフリップフロップ３３、ＡＮＤ回路３８，
３９へ出力する。ＡＮＤ回路３８はＤフリップフロップ
３３の出力とＡＮＤ回路３７の論理積をＤフリップフロ
ップ３４およびＡＮＤ回路３９へ出力する。ＡＮＤ回路
３９は、Ｄフリップフロップ３４の出力、ＡＮＤ回路３
７，３８の出力の論理積をＤフリップフロップ３５へ出
力する。

【００５３】図５は、図４に示した非同期型のバイナリ
カウンタの動作例を示すタイミングチャートである。初
期状態として、Ｄフリップフロップ３１〜３５のＱ出力
は‘Ｌ’となっており、Ｑ出力の反転出力である＊Ｑ出
力は‘Ｈ’でＤ入力に接続されている。最初のクロック
の立ち下がりでＤフリップフロップ３１はＤ入力をラッ
チして出力し、Ｕ信号は‘Ｈ’となる。これによりＡＮ
Ｄ回路３６の１つの入力は‘Ｈ’となる。次のクロック
の立ち下がりでＤフリップフロップ３１の出力は反転し
て‘Ｌ’となる。このようにしてＤフリップフロップ３
１の出力はクロックの立ち下がりが入力されるごとに出
力を反転し、図５のＵ信号のような波形となる。

【００５４】２つ目のクロックの時にはＵ信号が‘Ｈ’
であるから、Ｄフリップフロップ３２には２つ目のクロ
ックパルスがそのまま入力され、その立ち下がり時に出
力を反転する。そのため、Ｗ信号は‘Ｈ’となる。次の
３つ目のクロックではＤフリップフロップ６１の出力が
‘Ｌ’であるからＡＮＤ回路３６からクロックパルスが
入力されない。この３つ目のクロックでＤフリップフロ
ップ３１の出力は‘Ｈ’になっているので、４つ目のク
ロックパルスがＤフリップフロップ３２に入力され、そ
の立ち下がりで出力が反転して‘Ｌ’となる。

【００５５】Ｄフリップフロップ３２の出力が‘Ｈ’と
なり、ＡＮＤ回路３６から４つ目のクロックパルスが出
力されると、ＡＮＤ回路３７は直接入力される４つ目の
クロックパルスを出力する。このとき、ＡＮＤ回路３６
からのクロックパルスはＡＮＤ回路３６によって遅延し
ているので、ＡＮＤ回路３７から出力されるクロックパ
ルスの立ち上がりは遅延する。しかし、立ち下がりは直
接入力されるクロックパルスの立ち下がりに従うので、
ＡＮＤ回路３７から出力されるクロックパルスの立ち下
がりの遅延はＡＮＤ回路３７のみによる遅延量だけであ
る。

【００５６】ＡＮＤ回路３７から出力されるクロックパ
ルスはＤフリップフロップ３３に入力され、出力を反転
する。Ｄフリップフロップ３３，３４は、ＡＮＤ回路３
７から出力されるクロックパルスをクロックとして、そ
れぞれＤフリップフロップ３１，３２と同様に動作す
る。このようにして図５に示すＸ，Ｙ信号が得られる。

【００５７】さらにＤフリップフロップ３５は、ＡＮＤ
回路３９の出力をクロックとしてＤフリップフロップ３
１，３３と同様に動作し、図５に示すようにＹ信号の立
ち下がりで反転するＺ信号が得られる。この場合も、Ａ
ＮＤ回路３７から出力されるクロックパルスの立ち下が
りで動作させることができるので、遅延量はＡＮＤ回路
３７，３９の２つ分となる。このように、図４に示す回
路では、非同期型のバイナリカウンタでありながら、１
つあたりのクロックディレイがフリップフロップ一つ分
の遅れ時間より遥かに短く、最も遅延するＺ信号の出力
はわずかに２ゲート分遅延するのみである。

【００５８】このようにして得られたＵ，Ｗ，Ｘ，Ｙ，
Ｚ信号は、クロックをカウントした信号となっている。
これをデコードすることによって、対応するブロックの
選択信号を得ることができる。

【００５９】図４に示した非同期型のバイナリカウンタ
を用いて４ｂｉｔリングカウンタ７、８ｂｉｔリングカ
ウンタ８を構成する場合、Ｄフリップフロップ３１，３
２、ＡＮＤ回路３６，３７を４ｂｉｔリングカウンタ７
に、Ｄフリップフロップ３３，３４，３５、ＡＮＤ回路
３８，３９を８ｂｉｔリングカウンタ８とし、ＡＮＤ回
路３７の出力をキャリー信号として４ｂｉｔリングカウ
ンタ７から８ｂｉｔリングカウンタ８に渡せばよい。

【００６０】図６は、図４に示した非同期型のバイナリ
カウンタを用いた４ｂｉｔリングカウンタおよび８ｂｉ
ｔリングカウンタの一例を示す構成図である。図中、図
４と同様な部分には同じ符号を付して説明を省略する。
４１〜４５はセレクタ、４６，４７はデコード部、４８
はＡＮＤ回路部、４９は双方向の３ｂｉｔバイナリカウ
ンタである。破線より上が４ｂｉｔリングカウンタ７、
下が８ｂｉｔリングカウンタ８の構成を示している。こ
のように、双方向の４ｂｉｔリングカウンタ７と双方向
の８ｂｉｔリングカウンタ８の出力を別々にレイアウト
しプリドライバ４へ入力することとする。この方がデコ
ードの手間を省くことができる。

【００６１】４ｂｉｔリングカウンタ７が１サイクル終
了するごとに８ｂｉｔリングカウンタ８が一つシフトす
る。各Ｄフリップフロップ３１〜３５の出力に、それぞ
れセレクタ４１〜４５が接続され、さらにデコード部４
６，４７が接続されている。また、４ｂｉｔリングカウ
ンタ側では、デコード部４６にさらにＡＮＤ回路部４８
が接続されている。

【００６２】セレクタ４１〜４５を設けることによっ
て、ブロックの駆動順序を示すＤＩＲ信号によって、Ｄ
フリップフロップ３１〜３５正出力と反転出力を切り換
えることによってカウントダウンの動作が行なえる。上
述のようにＤＩＲ信号は順方向を示すときに‘Ｌ’、逆
方向を示すときに‘Ｈ’であるから、それぞれのセレク
タ４１〜４５ではＤＩＲ信号が‘Ｌ’のときＤフリップ
フロップ３１〜３５のＱ出力を選択し、‘Ｈ’のとき反
転信号である＊Ｑ出力を選択する。このようにして、駆
動するブロックの番号が決まる。これをバイナリデコー
ド部４６，４７でデコードして対応する信号線に駆動信
号を出力する。

【００６３】ここで、８ｂｉｔリングカウンタ８側にお
ける、Ｄフリップフロップ３３〜３５、ＡＮＤ回路３
８，３９、セレクタ４３〜４５は、双方向の３ｂｉｔバ
イナリカウンタ４９を構成している。また、既に説明し
たように、４ｂｉｔリングカウンタ側では、ＡＮＤ回路
部４８において、デコード部４６の出力とＥＮＡＢＬＥ
信号と同期したＥＮＡ信号との論理積をとることより、
ＥＮＡＢＬＥ信号をプリドライバ４へ入力することを不
要にしている。なお、デコード部４６とＡＮＤ回路部４
８とを合わせて３入力ＡＮＤ回路とすることもできる。

【００６４】図７は、図１における８ｂｉｔリングカウ
ンタの配線構造の一例の説明図である。図中、図６と同
様な部分には同じ符号を付して説明を省略する。この例
は、図６に示した８ｂｉｔリングカウンタ８のデコーダ
部４６の論理素子を分離して配置したものである。３ｂ
ｉｔバイナリカウンタ４９の出力端子Ｘ，Ｙ，Ｚからの
３本の出力線を、図１に示した４ｂｉｔリングカウンタ
７の出力線と同様に、長手方向に延ばし、デコード部４
７の８個の論理ゲートをこの出力線に接続するととも
に、長手方向に分散配置する。

【００６５】再び、図１に戻って、プリドライバ４の問
題点について詳細に説明する。発熱素子２のスイッチン
グ駆動を行なうドライバ３にＮチャネルＥ−ＭＯＳトラ
ンジスタを用いると、プリドライバ４により低電圧ロジ
ック部の電源電圧（５Ｖ）よりも高い電圧でドライバト
ランジスタのゲートを駆動する必要がある。プリドライ
バ４への電圧を外部より供給するとコストアップを招く
ので、レギュレータ９を同一基板内部に設け発熱素子２
の共通電極１からプリドライバ４への電圧を供給する。

【００６６】プリドライバ４は、４ｂｉｔデータユニッ
ト６等の低電圧ロジック部の出力を合成し、昇圧して高
い電圧でドライバ３の制御電極を駆動する回路である。
プリドライバ４は、発熱素子２の個数に対応した１２８
個全てについて同様な回路でよい。しかし、低電圧ロジ
ック部がデジタル論理で動作するのに対し、プリドライ
バ４の出力は、ドライバ３のゲートに接続されるもので
ある。ドライバ３のゲート電圧によりドライバ３のＯＮ
抵抗が異なり、発熱素子２に通電する電流が異なってし
まう。発熱素子２の通電電流レベルはそのまま発熱に反
映され、発生する気泡にも影響しインク噴射滴量の差異
となって現れる。

【００６７】したがって、プリドライバ４の出力がなま
れば、インク噴射滴が小さくなる。通電時間は通常２〜
３μｓ程度で、立ち上がり時間（５％から９５％になる
までの時間）が２００ｎｓ遅延すると約１０％またはこ
れ以下の程度、インク噴射滴が小さくなる。プリドライ
バ４への電源電圧を上げれば、ドライバ３のゲート電圧
も上がりドライバのＯＮ抵抗が下がる。しかし、トラン
ジスタの耐圧上、プリドライバ４の電源電圧は１５Ｖ以
下にする必要がある。

【００６８】また、プリドライバ４を構成するＮチャネ
ルＭＯＳトランジスタの貫通電流を多くすれば、出力の
立ち上がり時間を速くできる。しかし、貫通電流を多く
すると、基板が発熱する。発熱素子搭載基板の発熱量が
大きくなるとインクの粘度が低下し、噴射滴量が多くな
り印字画像の劣化を引き起こす。したがって貫通電流は
少ない方が好ましいという矛盾を生じる。

【００６９】図８は、プリドライバの一例を示す回路図
である。図中、図１と同様な部分には同じ符号を付して
説明を省略する。５１，５５，５９はデプレッション型
の負荷Ｄ−ＭＯＳトランジスタ、５２〜５４，５６〜５
８はエンハンスメント型の駆動Ｅ−ＭＯＳトランジスタ
である。この回路は、上述した問題点を考慮したプリド
ライバ４の内部回路を発熱素子２およびドライバ３とと
もに示したものである。

【００７０】初段ゲートは、負荷Ｄ−ＭＯＳトランジス
タ５１と駆動Ｅ−ＭＯＳトランジスタ５２〜５４の直列
接続によるＥＤ−ＭＯＳトランジスタ構成の３入力ＮＡ
ＮＤゲートである。図１に示した４ｂｉｔリングカウン
タ７の出力端子ＲＥ１〜ＲＥ４からの出力線は、交差配
線構造のコンタクト位置に応じて、駆動Ｅ−ＭＯＳトラ
ンジスタ５２のゲート電極に入力される。また、８ｂｉ
ｔリングカウンタ８の出力端子Ｂ１〜Ｂ８からの出力線
は、交差配線構造のコンタクト位置に応じて、駆動Ｅ−
ＭＯＳトランジスタ５３のゲート電極に入力される。４
ｂｉｔデータユニット６の出力端子Ｄ１〜Ｄ４からの出
力線は、交差配線構造のコンタクト位置に応じて、駆動
Ｅ−ＭＯＳトランジスタ５４のゲート電極に入力され
る。

【００７１】２段目のゲートは、負荷Ｄ−ＭＯＳトラン
ジスタ５５と駆動Ｅ−ＭＯＳトランジスタ５６の直列接
続によるＥＤ−ＭＯＳトランジスタ構成のインバータで
あり、初段ゲートの負荷Ｄ−ＭＯＳトランジスタ５１と
駆動Ｅ−ＭＯＳトランジスタ５２の接続点が駆動Ｅ−Ｍ
ＯＳトランジスタ５６のゲート電極に接続される。

【００７２】３段目のゲートは、駆動Ｅ−ＭＯＳトラン
ジスタ５７，５８の直列接続ＥＥ−ＭＯＳトランジスタ
構成のプッシュプル駆動である。２段目のゲートの負荷
Ｄ−ＭＯＳトランジスタ５５と駆動Ｅ−ＭＯＳトランジ
スタ５６の接続点が駆動Ｅ−ＭＯＳトランジスタ５７の
ゲート電極に接続され、２段目のゲートの駆動Ｅ−ＭＯ
Ｓトランジスタ５６のゲート電極が駆動Ｅ−ＭＯＳトラ
ンジスタ５８のゲート電極に接続される。

【００７３】３段目のゲートの駆動Ｅ−ＭＯＳトランジ
スタ５７と駆動Ｅ−ＭＯＳトランジスタ５８の接続点に
は、負荷Ｄ−ＭＯＳトランジスタ５９によるプルダウン
抵抗が接続されて、プリドライバ４の出力端となり、ド
ライバ３のゲート電極に接続される。プリドライバ４の
電源電圧は、図１に示したレギュレータ９のＭＶＤＤか
ら供給され、発熱素子２の電源電圧は図１に示したＨＶ
ＤＤ１から供給される。全てのＭＯＳトランジスタ
は、Ｎチャネル型であり、回路記号の横に付した数値
は、Ｗ（μｍ）／Ｌ（μｍ）の値を示している。Ｗはゲ
ート幅（チャネル幅）、Ｌはゲート長（チャネル長）で
ある。Ｗ（μｍ）／Ｌ（μｍ）の値は、負荷Ｄ−ＭＯＳ
トランジスタ５１が５／１０、駆動Ｅ−ＭＯＳトランジ
スタ５２〜５４が２３／４、負荷Ｄ−ＭＯＳトランジス
タ５５が７／５０、駆動Ｅ−ＭＯＳトランジスタ５６が
７／１０、駆動Ｅ−ＭＯＳトランジスタ５７が３８／
４、駆動Ｅ−ＭＯＳトランジスタ５８が３５／４、負荷
Ｄ−ＭＯＳトランジスタ５９が５／４０としている。

【００７４】Ｅ−ＭＯＳトランジスタに関しては、閾値
電圧Ｖ_thd＝１Ｖ、プロセス係数＝１６×１０^-6 Ａ／
Ｖ²、Ｄ−ＭＯＳトランジスタに関しては、閾値電圧Ｖ
_thd＝−４Ｖ、プロセス係数＝１９×１０^-6 Ａ／Ｖ²
である。ゲート酸化膜厚は、Ｅ−ＭＯＳトランジスタ，
Ｄ−ＭＯＳトランジスタともに９０ｎｍ程度である。ま
た、ドライバ３のＥ−ＭＯＳ高耐圧トランジスタのＷ
（μｍ）／Ｌ（μｍ）の値は、３２００／４である。

【００７５】発熱素子２の抵抗値は、３００ｄｐｉ用発
熱素子の場合、白黒用で１５０〜２２０Ω、カラー用で
２２０〜２９０Ω程度である。発熱初期から数μｓ経過
すると熱影響により抵抗値が減る影響も含んだ範囲であ
る。

【００７６】図９は、ドライバトランジスタの動作点を
調べる回路図である。図中、図１と同様な部分には同じ
符号を付して説明を省略する。Ｖ_DSはドレインソース間
電圧、Ｉはソース電流であり、発熱素子を流れる負荷電
流でもある。図１０は、ドライバトランジスタの動作特
性を表わす線図である。図９に示した回路を用いて特性
を求めた。図中、Ｖ_DS−Ｉ特性は、ドライバ３のＭＯＳ
トランジスタのドレインソース間電圧Ｖ_DSとソース電流
Ｉとの関係を、ゲート電圧Ｖ_Gをパラメータとして表わ
したものである。負荷曲線は、発熱素子２の抵抗値をパ
ラメータとして、発熱素子２の負荷特性を、ドレインソ
ース間電圧Ｖ_DSと負荷電流Ｉとの関係で表わしたもので
ある。ソース電流Ｉは負荷電流に等しいため、両特性線
の交点が動作点となる。

【００７７】ドライバ３は、Ｗ／Ｌの値が大きい方がＯ
Ｎ抵抗が小さくなるが、図から明らかなように、非飽和
領域動作ならその効果が少ない。同様に、ゲート電圧Ｖ
_Gが高いほどＯＮ抵抗が小さいが、非飽和領域動作なら
その効果が少ない。ゲート電圧Ｖ_Gが１０Ｖで十分に非
飽和領域で動作させるには、ドライバ３のトランジスタ
のＷ／Ｌの値は、６００以上が必要である。しかし、ド
ライバ３のトランジスタを大きくすれば、それだけ基板
面積が増大してしまうので、あまり大きくできない。一
例では、ドライバ３のトランジスタのＷ／Ｌの値を３２
００μｍ／４μｍ＝８００にした。

【００７８】一方、プリドライバ４の回路を高耐圧のＭ
ＯＳトランジスタで構成するのは、レイアウト面積，ス
イッチング速度の点で好ましくない。通常、ＭＯＳトラ
ンジスタの耐電圧は１８Ｖ程度であり、ジャンクション
リーク等の存在のため１５Ｖを越えると正常動作を外れ
る可能性がある。したがって、プリドライバ４の電源電
圧は１３Ｖにした。

【００７９】貫通電流を少なくするため、プリドライバ
４の出力段のゲートをＥＥ−ＭＯＳトランジスタ構成の
プッシュプル型にすれば、閾値電圧Ｖ_thのために２Ｖ程
度落ちても、１１Ｖ程度の出力電圧でドライバ３のＥ−
ＭＯＳトランジスタを駆動することができる。このよう
に、貫通電流の制約から、２段目にインバータ構成を設
けてプリドライバを３段ゲート構成にした。また、安全
のため、低電圧ロジック部の電源が落ちて全て’Ｌ’に
なったときに、ドライバ３のＥ−ＭＯＳトランジスタを
駆動しないように、入力が正論理で駆動されるようにす
る。スタンバイ状態では、２段目のゲートだけに貫通電
流が流れる。

【００８０】図１１は、Ｄ−ＭＯＳトランジスタのゲー
ト幅Ｗと閾値電圧Ｖ_thdの関係を表わす説明図である。
ゲート長Ｌは２０μｍの一定値とし、ゲート幅Ｗを２０
μｍとしたときに閾値電圧Ｖ_thdが−４Ｖとなる特性で
ある。この特性図から、低電圧用Ｄ−ＭＯＳトランジス
タの狭チャネル効果を調べた。ゲート幅Ｗが５μｍより
狭くなると閾値電圧が急激に増加することがわかった。
したがって、低電圧ロジック部において、デプレッショ
ン型のＤ−ＭＯＳトランジスタのゲート幅Ｗの最小寸法
を５μｍとした。

【００８１】図１２は、Ｅ−ＭＯＳトランジスタのチャ
ネル長Ｌと閾値電圧Ｖ_theの関係を表わす線図である。
ゲート幅Ｗは２０μｍの一定値とし、ゲート長Ｌを２０
μｍとしたとき閾値電圧Ｖ_theが１Ｖとなる特性であ
る。この特性図から、低電圧用Ｅ−ＭＯＳトランジスタ
の短チャネル効果を調べた。ゲート長Ｌが４μｍよりも
短くなると閾値電圧が急激に減少することがわかった。
したがって、エンハンスメント型のＥ−ＭＯＳトランジ
スタのゲート長Ｌの最小寸法を４μｍとした。

【００８２】図１３は、２段目の負荷Ｄ−ＭＯＳトラン
ジスタ５５のゲート幅Ｗ_dの影響を調べる回路図であ
る。図中、図８と同様な部分には同じ符号を付して説明
を省略する。ｔ＝０の時点でゲートに電源電圧を印加し
て出力電圧Ｖ_Oの変化を調べた。図１４は、負荷Ｄ−
ＭＯＳトランジスタのゲート幅Ｗ_dをパラメータとした
ときの出力の立ち上がり特性を示す線図である。図１３
に示した回路を用いて特性を求めた。これは、ソース駆
動の際の基板効果，狭チャネル効果による影響を表わす
ものであり、プリドライバ４の２段目ゲートに反映され
ている。そのため、出力端子には若干のゲート用負荷を
付けて関係を求めた。５０ｎｓ以内でプリドライバ４の
出力電圧Ｖ_Oを８Ｖ程度にしなくてはならないので、２
段目ゲートの出力電圧は、５０ｎｓで１０Ｖ以上である
ことが必要である。

【００８３】図１４から明らかなように、２段目ゲート
の負荷Ｄ−ＭＯＳトランジスタ５５のゲート幅Ｗは、図
１１を参照して説明した低電圧ロジック部のＤ−ＭＯＳ
トランジスタの最小ゲート幅である５μｍでは無理で、
この１．４倍の７μｍ以上が必要であることがわかる。
したがって、２段目ゲートにおいては、上述した理由に
より、負荷Ｄ−ＭＯＳトランジスタ５５のゲート幅Ｗは
７μｍ以上である。レイアウト面積を考慮して、一例で
は最小の７μｍを採用した。なお、プリドライバ４の初
段ゲート出力は、５Ｖ程度でも十分なことから、初段ゲ
ートの負荷Ｄ−ＭＯＳトランジスタ５１のゲート幅Ｗは
５μｍでもよい。

【００８４】図１５は、２段目の負荷Ｄ−ＭＯＳトラン
ジスタのゲート長Ｌの影響を調べる回路図である。図
中、図８と同様な部分には同じ符号を付して説明を省略
する。２段目の負荷Ｄ−ＭＯＳトランジスタ５５のゲー
ト長Ｌを変えて、２段目ゲートのスタンバイ電流Ｉ_s，
発熱素子２の通電電流Ｉ_heaterの立ち上がり時間，全体
消費電力を調べたものである。

【００８５】図１６は、２段目の負荷Ｄ−ＭＯＳトラン
ジスタのゲート長Ｌに対する、スタンバイ電流Ｉ_s，発
熱素子通電電流Ｉ_heaterの立ち上がり時間，全体消費電
力の特性を表わす線図である。図１５に示した回路を用
いて特性を求めた。ここで、全体消費電力とは、１２８
個分のプリドライバ４のスタンバイ電流Ｉ_sの消費電力
に、低電圧ロジック部の消費電力（１３ｍＡ×５Ｖ＝６
５ｍＷ）と、レギュレータ部の消費電力を含めたもので
ある。

【００８６】発熱素子２の通電電流Ｉ_heaterの立ち上が
り時間（５％から９５％になるまでの時間）は、２００
ｎｓ以下であることが必要であり、１００ｎｓ以下が許
容範囲とされている。１００ｎｓの遅延では、３０ｎｓ
の遅延と比べて数％程度インク滴量が少ないといわれて
いる。

【００８７】印字動作中、低消費電力モードにより基板
を冷却できたとしても、これは、一旦印字停止するわけ
であるから印字スピードが遅くなる。印字中は、４５°
Ｃ程度以下に保たなくてはならない。全体消費電力が４
００ｍＷであるときは、連続印字または印字スタンバイ
状態が数分〜十数分の範囲で３０°Ｃ〜３５°Ｃにな
る。１０°Ｃの温度上昇で約１０％インク滴量が増え
る。したがって、プリドライバ４の貫通電流は少ないほ
うがよい。しかし、図１６の特性から明らかなように、
ゲート長Ｌを５０μｍ以上長くしても、全体消費電力は
ほとんど減らない。上述した理由により、貫通電流と発
熱素子通電電流Ｉ_heaterの立ち上がり時間を考慮して、
負荷Ｄ−ＭＯＳトランジスタ５５のゲート長Ｌを２０〜
６５μｍ、Ｗ／Ｌ＝１／３〜１／８にする。一例では、
ゲート長さＬを５０μｍ，ゲート幅Ｗを７μｍとした。

【００８８】図１７は、２段目ゲートの接続部分の拡散
層面積および拡散層側面長の影響を調べる回路図であ
る。図中、図８と同様な部分には同じ符号を付して説明
を省略する。２段目ゲートの負荷Ｄ−ＭＯＳトランジス
タ５５と駆動Ｅ−ＭＯＳトランジスタ５６との接続部分
の拡散層のレイアウト面積ＡＳおよび側面長ＰＳに対す
る、発熱素子通電電流Ｉ_heaterの立ち上がり時間の特性
を調べたものである。

【００８９】図１８は、２段目ゲートの接続部分の拡散
層面積ＡＳおよび拡散層側面長ＰＳに対する発熱素子通
電電流Ｉ_heaterの立ち上がり時間の特性を表わす線図で
ある。図１７に示した回路を用いて特性を求めた。図
中、横軸のＡ〜Ｄの記号は、図１７の隅に図示した拡散
層の面積および側面長の大きさを表わす記号である。

【００９０】２段目ゲートの負荷Ｄ−ＭＯＳトランジス
タ５５のＷ／Ｌを小さくすると、駆動Ｅ−ＭＯＳトラン
ジスタ５６との接続部分のキャパシタンスの影響が大き
くなる。主なキャパシタンス成分は、接続部分の拡散層
の拡散層面積ＡＳと拡散層側面長ＰＳから生じる。記号
Ａの大きさの拡散層の場合には、ほとんど最小面積レイ
アウトに近い。拡散層の面積が２倍になると、発熱素子
通電電流Ｉ_heaterの立ち上がり時間が約１．３倍遅延す
る。したがって、２段目ゲートの負荷Ｄ−ＭＯＳトラン
ジスタ５５と駆動Ｅ−ＭＯＳトランジスタ５６同士の接
続部分のレイアウト面積をできる限り小さくする。

【００９１】上述した理由から、２段目ゲートの負荷Ｄ
−ＭＯＳトランジスタ５５と駆動Ｅ−ＭＯＳトランジス
タ５６の接続部分の拡散層面積（ＡＳ）を最小にする必
要があるため、駆動Ｅ−ＭＯＳトランジスタのゲート幅
Ｗも負荷Ｄ−ＭＯＳトランジスタのゲート幅Ｗと同様の
７μｍとする。ゲート長さＬは５〜２０μｍでは、あま
り発熱素子通電電流Ｉ_heaterの立ち上がり，立ち下がり
特性に影響を与えない。３段目ゲートのＯＮ／ＯＦＦ時
の瞬間貫通電流を少なくするには、駆動Ｅ−ＭＯＳトラ
ンジスタのＷ／Ｌは小さい方がよいが、実際はＤ−ＭＯ
ＳのＷ／Ｌが小さいのでほとんど変わらない。一例では
ゲート幅Ｗは１０μｍとした。

【００９２】図８に戻って、３段目ゲートについて説明
する。３段目ゲートは、貫通電流を防ぐために２個のＥ
−ＭＯＳトランジスタを直列接続したプッシュプル型の
ＥＥ−ＭＯＳトランジスタとした。ゲート長Ｌは４μｍ
で問題がないが、ドライバ３を十分に駆動するために
は、ゲート幅Ｗを２０μｍ以上にすることが必要であ
る。ゲート幅Ｗがあまりに長すぎると、ゲートキャパシ
タンスが増え、速度が遅くなる。ゲート幅Ｗが２０〜６
０μｍならほとんど変わらない。一例では、３段目ゲー
トの上側のＥ−ＭＯＳトランジスタのゲート幅Ｗを３８
μｍとし、下側のＥ−ＭＯＳトランジスタのゲート幅Ｗ
を３５μｍとした。

【００９３】プルダウントランジスタについて説明す
る。プリドライバ４の出力に接続するプルダウントラン
ジスタは、信頼性および安全上必要である。負荷Ｄ−Ｍ
ＯＳトランジスタ５９は、プルダウントランジスタであ
り、通電中にプリドライバ電源が急に落ちた場合や、プ
リドライバ電源のＯＮ，ＯＦＦがなまった場合でも、過
渡的にドライバ３が駆動されて発熱素子２に通電される
ことがないようにするために設けてある。実験による
と、ドライバ３の駆動中にプリドライバ電源を急に落と
すと約５μｓで通電がストップした。実験で使用した発
熱素子２では、１０ｋＨｚ、１万回６μｓ連続通電で破
壊または特性変化のおそれがある。

【００９４】負荷Ｄ−ＭＯＳトランジスタ５９のＷ／Ｌ
の値が小さい方が発熱素子通電電流Ｉ_heaterの立ち上が
り時間に影響が少ないと考えられる。発熱素子通電電流
Ｉ_heaterの立ち上がり特性と、駆動中にプリドライバ電
源が落ちた際のドライバトランジスタのゲートキャパシ
タンス放電時間を考慮して、Ｗ／Ｌ＝１／４〜１／８が
適当である。一例では、ゲート幅Ｗを５μｍ，ゲート長
Ｌを４０μｍとした。ゲート幅Ｗを５μｍとしたとき、
ゲート長Ｌが２０μｍであっても４０μｍであってもほ
とんど差異がなかった。一例における実測値として、発
熱素子通電電流Ｉ_heaterの立ち上がり時間は約７０ｎ
ｓ、立ち下がり時間は約２５ｎｓであり、スタンバイ時
のプリドライバ４の一つ当たりの貫通電流は約２４μ
Ａ、全体消費電力は約２２０ｍＷであった。

【００９５】図８に示した初段ゲートはプリドライバ４
の入力部であり、３入力にしている。図１を参照して説
明した回路では、データ保持回路としての４ｂｉｔデー
タユニット６の出力、ブロック分割駆動回路としての４
ｂｉｔリングカウンタ，８ｂｉｔリングカウンタ８の計
３出力を入力する必要がある。また、データ保持回路出
力、ブロック分割駆動出力、印字イネーブル信号の計３
出力を入力する場合もある。レイアウト面積を稼ぐよう
にしたプリドライバ入力部の配線レイアウトを次に説明
する。

【００９６】図１９は、プリドライバ入力部の配線レイ
アウトの第１の例を示す平面図である。図中、６１はＭ
ＶＤＤ線、６２は駆動回路出力線、６３はＧＮＤ線、６
４，６５は拡散層、６６〜７１はポリシリコン層であ
る。図１に示した回路について説明する。発熱素子Ｎ
ｏ．５，６に対応したプリドライバ４の入力部のレイア
ウトを部分的に拡大して示す。図中、アルミニウムパタ
ーン（Ａｌ）部分、ポリシリコン（Ｐｏｌｙ）部分、拡
散層（ＳＤＧ）部分、コンタクト（Ｃｏｎｔａｃｔ）部
分を異なるハッチングパターンで表わしている。このレ
イアウトは、図８に示したプリドライバの回路図では、
初段ゲートに対応する。

【００９７】プリドライバ４への電源電圧供給線である
ＭＶＤＤ線６１、４ｂｉｔリングカウンタ７の出力ＲＥ
１〜ＲＥ４からの４本の駆動回路出力線６２、４ｂｉｔ
データユニット６の出力Ｄ１〜Ｄ４からの４本の駆動回
路出力線６２、ＧＮＤ線６３がアルミニウムパターンと
して図示横方向に走り、その下層に、絶縁層を介してＮ
ｏ．５，６のプリドライバ入力部における初段ゲートの
駆動Ｅ−ＭＯＳトランジスタ５２〜５４の拡散層６４，
６５が縦断している。

【００９８】拡散層６４，６５の間の縦の領域には、Ｍ
ＶＤＤ線６１から４ｂｉｔリングカウンタ７の出力ＲＥ
４の駆動回路出力線６２まで２列のポリシリコン層６
６，６７が線状に形成され、それぞれ、ＭＶＤＤ線６１
と４ｂｉｔリングカウンタ７の出力ＲＥ１の駆動回路出
力線６２の間の領域において、左または右にＴ字状に分
岐して拡散層６４，６５を覆い、駆動Ｅ−ＭＯＳトラン
ジスタ５２を形成する。ポリシリコン層６６，６７は、
駆動Ｅ−ＭＯＳトランジスタ５２のゲート電極であり、
ＮＡＮＤ回路５の第１番目のゲートとなる。

【００９９】４ｂｉｔリングカウンタ７の出力端子ＲＥ
２からの駆動回路出力線６２は、ポリシリコン層６６と
コンタクトして接続され、また、ポリシリコン層６７と
もコンタクトして接続される。その結果、図１に示した
回路図通り、４ｂｉｔリングカウンタ７の出力端子ＲＥ
２からの出力線がＮｏ．５、６のＮＡＮＤ回路５の第１
の入力となる。

【０１００】線状の２列のポリシリコン層６６，６７の
図示下方向には、８ｂｉｔリングカウンタ８の出力端子
Ｂ１からの駆動回路出力線６２から、同じく出力端子Ｂ
２からの駆動回路出力線６２まで２列のポリシリコン層
６８，６９が形成され、それぞれ、これらの駆動回路出
力線６２の間の領域において、Ｔ字状に分岐して拡散層
６４，６５を覆い、駆動Ｅ−ＭＯＳトランジスタ５３を
形成する。ポリシリコン層６８，６９は、駆動Ｅ−ＭＯ
Ｓトランジスタ５３のゲート電極であり、ＮＡＮＤ回路
５の第２番目のゲートとなる。８ｂｉｔリングカウンタ
８の出力端子Ｂ１からの駆動回路出力線６２は、ポリシ
リコン層６８，６９とコンタクトして接続される。その
結果、図１に示した回路図通り、８ｂｉｔリングカウン
タ８の出力端子Ｂ１からの出力線がＮｏ．５、６のＮＡ
ＮＤ回路５の第２の入力となる。

【０１０１】さらに、ポリシリコン層６８，６９の図示
下方向には、４ｂｉｔデータユニット６の出力端子Ｄ１
からの出力線６２から、同じく出力端子Ｄ４まで２列の
ポリシリコン層７０，７１が形成され、それぞれ、４ｂ
ｉｔデータユニット６の出力端子Ｄ１からの出力線６２
と同じく出力端子Ｄ２からの出力線６２間の領域におい
て、Ｔ字状に分岐して拡散層６４，６５を覆い、駆動Ｅ
−ＭＯＳトランジスタ５４を形成する。ポリシリコン層
７０，７１は、駆動Ｅ−ＭＯＳトランジスタ５４のゲー
ト電極であり、ＮＡＮＤ回路５の第３番目のゲートとな
る。４ｂｉｔデータユニット６の出力端子Ｄ４からの出
力線６２は、ポリシリコン層７０とコンタクトして接続
され、同じく出力端子Ｄ３からの出力線６２は、ポリシ
リコン層７１とコンタクトして接続される。その結果、
図１に示した回路図通り、４ｂｉｔデータユニット６の
出力端子Ｄ４からの出力線がＮｏ．５のＮＡＮＤ回路５
の第３の入力となり、出力端子Ｄ３からの出力線がＮ
ｏ．６のＮＡＮＤ回路５の第３の入力となる。

【０１０２】ＧＮＤ線６３は、拡散層６４，６５とコン
タクトすることによって、Ｅ−ＭＯＳトランジスタ５４
の一番下のソース電極となる。図示を省略した上方にお
いて、拡散層６４，６５の上層に図８に示したＮチャネ
ルＤ−ＭＯＳトランジスタ５１が位置する。Ｅ−ＭＯＳ
トランジスタ５２〜５４を、ＭＶＤＤ線６１や複数本の
駆動回路出力線６２の間の領域に作っているため、トラ
ンジスタのレイアウト面積を削減することができる。

【０１０３】拡散層キャパシタンスの充放電の影響上、
印字駆動パルスの幅を規定する信号を入力するゲート電
極は、なるべくＧＮＤ線から離した方がスイッチング速
度が上がる。図１に示した回路構成では、４ｂｉｔリン
グカウンタ７内において、ＥＮＡＢＬＥ信号とのＡＮＤ
をとっているため、４ｂｉｔリングカウンタ７の出力端
子ＲＥ１〜ＲＥ４からの出力が駆動パルスの幅を規定す
る。したがって、４ｂｉｔリングカウンタ７の出力端子
ＲＥ１〜ＲＥ４からの駆動回路出力線６２をＧＮＤ線か
ら離し、図８の回路においては、Ｅ−ＭＯＳトランジス
タ５２のゲート電極に接続されるように配置している。

【０１０４】１ｂｉｔの印字幅は、６００ｄｐｉに対応
させるため、４２μｍ以下にする。そのため、拡散層６
４，６５の幅を２３μｍとする。この拡散層６４，６５
の幅は、駆動Ｅ−ＭＯＳトランジスタ５２〜５４のゲー
ト幅Ｗに相当する。また、ゲート長Ｌは、図１２を参照
して説明したＥ−ＭＯＳトランジスタの最小寸法である
４μｍとした。レイアウト面積を大きくとることができ
れば、ゲート幅Ｗをもっと大きくしてもよい。

【０１０５】初段入力ゲートのβｒは３．５以上が好ま
しい。一例では、駆動Ｅ−ＭＯＳトランジスタ５２〜５
４のＷ／Ｌが２３／４、負荷Ｄ−ＭＯＳトランジスタ５
１のＷ／Ｌが５／１０であるから、（２３／４）×（１
／３）÷（５／１０）＝３．８である。このとき、初段
ゲートの出力Ｖｏｌは、４００ｍＶになる。もし、初段
ゲートの負荷Ｄ−ＭＯＳトランジスタのＷ／Ｌを１０／
１０とするなら、初段ゲートの出力Ｖｏｌは、６５０ｍ
Ｖとなり、駆動Ｅ−ＭＯＳトランジスタ５２〜５４をＯ
ＦＦにする電圧としてはマージンが少なすぎる。

【０１０６】また、初段ゲートは、低電圧論理機能素子
部の出力が全部’Ｌ’でアクティブになるＮＯＲゲート
より、全部’Ｈ’でアクティブになるＮＡＮＤゲートを
使用した方が、低電圧電源が遮断された時に全発熱素子
２が必ずＯＦＦになるので安全である。

【０１０７】図２０は、プリドライバ入力部の配線レイ
アウトの第２の例を示す平面図である。図中、図１９と
同様な部分には同じ符号を用いて説明を省略する。７２
〜７４はポリシリコン層である。図１９と同様に、図１
に示した回路について説明する。このレイアウトは、図
１に示したＮＡＮＤ回路５の入力部に対応し、図８に示
したプリドライバの回路では、駆動Ｅ−ＭＯＳトランジ
スタ５２〜５４の入力線に対応する。

【０１０８】４ｂｉｔリングカウンタ７の出力ＲＥ１〜
ＲＥ４からの４本の駆動回路出力線６２と、８ｂｉｔリ
ングカウンタ８の出力Ｂ１〜Ｂ２からの２本の駆動回路
出力線６２と、４ｂｉｔデータユニット６の出力端子Ｄ
１〜Ｄ４からの４本の駆動回路出力線６２とがアルミニ
ウムパターンとして図示横方向に走り、その下層に、絶
縁層を介してＮｏ．５のＮＡＮＤ回路５の第１〜第３の
線状のポリシリコン層７２〜７４が第１〜第３の入力線
として縦断する。ただし、第１のポリシリコン層７２は
４ｂｉｔリングカウンタ７の出力端子ＲＥ４からの駆動
回路出力線６２までしか延びないが、第２のポリシリコ
ン層７３は８ｂｉｔリングカウンタ８の出力端子Ｂ２か
らの駆動回路出力線６２まで延び、第３のポリシリコン
層７４は４ｂｉｔデータユニット６の出力端子Ｄ４から
の駆動回路出力線６２まで延びている。他の順序番号の
ＮＡＮＤ回路５の３本のポリシリコン層についても同様
な状態で縦断している。

【０１０９】４ｂｉｔリングカウンタ７の出力端子ＲＥ
２からの駆動回路出力線６２は、Ｎｏ．５，６のＮＡＮ
Ｄ回路５の第１のポリシリコン層７２とコンタクトされ
て接続される。８ｂｉｔリングカウンタ８の出力端子Ｂ
１からの駆動回路出力線６２は、Ｎｏ．５，６のＮＡＮ
Ｄ回路５の第２のポリシリコン層７３とコンタクトされ
て接続される。４ｂｉｔデータユニット６の出力端子Ｄ
４からの駆動回路出力線６２は、Ｎｏ．５のＮＡＮＤ回
路５の第３のポリシリコン層７４とコンタクトされて接
続され、同じく出力端子Ｄ３からの駆動回路出力線６２
は、Ｎｏ．６のＮＡＮＤ回路５の第３のポリシリコン層
７４とコンタクトされて接続される。図示を省略した上
方において、図８に示した駆動Ｅ−ＭＯＳトランジスタ
５２〜５４が形成され、３本のポリシリコン層７２〜７
４は、それらの３入力ゲートとなる。その結果、図１に
示した回路図通り、４ｂｉｔリングカウンタ７の出力端
子ＲＥ２からの出力が、Ｎｏ．５，６のＮＡＮＤ回路５
の第１の入力となり、８ｂｉｔリングカウンタ８の出力
端子Ｂ１からの出力が、Ｎｏ．５，６のＮＡＮＤ回路５
の第２の入力となり、４ｂｉｔデータユニット６の出力
端子Ｄ４からの出力が、Ｎｏ．５のＮＡＮＤ回路５の第
３の入力となり、同じく、出力端子Ｄ３からの出力が、
Ｎｏ．６のＮＡＮＤ回路５の第３の入力となる。

【０１１０】図１９，図２０に示したいずれの例におい
ても、ＮＡＮＤ回路５の第１，第２の入力ゲートが、そ
れぞれの入力ゲートが受け持つ全てのブロック駆動信号
線６２と交差してレイアウトされているため、線状のア
ルミニウム層と線状のポリシリコン層のコンタクト位置
の変更だけで、プリドライバ４の入力部へ接続すべき出
力線を変更することができる。したがって、コンタクト
位置を変更するだけで、１５個飛び印字や離散ブロック
印字など、印字順序変更に関して幅広くフレキシブルに
対応することが可能である。その際、ＮＡＮＤ回路５の
第３の入力ゲートが４ｂｉｔデータユニット６の全ての
出力線と交差してレイアウトされており、このコンタク
ト位置も変更する。

【０１１１】図２１は、プリドライバの回路構成におけ
る各トランジスタのＷ／Ｌの制約を示す説明図である。
図中、図８と同様な部分には同じ符号を付して説明を省
略する。一例として設計したプリドライバ４の構成の各
ＭＯＳトランジスタにおけるＷ／Ｌの制約を説明する。
図中、回路記号の横に付した数値は、ゲート幅Ｗ（μ
ｍ）をゲート長Ｌ（μｍ）で割った値（Ｗ／Ｌ）の設定
範囲を示している。Ｗ／Ｌの設定範囲は、負荷Ｄ−ＭＯ
Ｓトランジスタ５１が０．２５〜１、駆動Ｅ−ＭＯＳト
ランジスタ５２〜５４が５〜１０、負荷Ｄ−ＭＯＳトラ
ンジスタ５５が０．１２〜０．３、駆動Ｅ−ＭＯＳトラ
ンジスタ５６が０．３５〜１．４、駆動Ｅ−ＭＯＳトラ
ンジスタ５７が５〜１０、駆動Ｅ−ＭＯＳトランジスタ
５８が５〜１０、負荷Ｄ−ＭＯＳトランジスタ５９が
０．１２〜０．２５である。

【０１１２】上述した制約内であれば特性がほぼ同じで
あり、必要に応じて最適化すればよい。このＷ／Ｌの設
定範囲は、最小ゲート長や最小ゲート幅が変更されたプ
ロセスにおいても適用することができる。

【０１１３】上述した説明では、一例として、３００ｄ
ｐｉ用プリドライバ構成に関して記述した。６００ｄｐ
ｉ用発熱素子の場合、発熱素子２の抵抗値は白黒用で２
５０〜３５０Ω、カラー用で３００〜４００Ω程度であ
り、ドライバ３のＷ／Ｌは３００以上が必要である。ゲ
ート幅Ｗを１６００μｍ，ゲート長Ｌを４μｍとしてド
ライバ３の素子を構成し、上述した説明と同じ構成のプ
リドライバ４で６００ｄｐｉ用発熱素子を駆動したとこ
ろ、発熱素子通電電流Ｉ_heaterの立ち上がり時間／立ち
下がり時間ともにほとんど同じ特性が得られた。従っ
て、６００ｄｐｉにもそのまま適用可能である。一例に
よるプリドライバの設計手法に基づけば、異なる発熱素
子２、例えば、さらに高解像度化された発熱素子２を駆
動するためのプリドライバ４も容易に設計できる。

【０１１４】プリドライバ４に供給する電源電圧を外部
から供給するとコストアップを招くので、レギュレータ
を同一基板内部で構成し、プリドライバ電源とする。以
下、レギュレータの構成に関して説明する。

【０１１５】図２２は、レギュレータの一例を示す回路
構成図である。図中、１は図１に示した発熱素子２の共
通電極であるＨＶＤＤ、８１はＥ−ＭＯＳトランジス
タ、８２は第１の抵抗体、８３は第２の抵抗体、８４は
Ｅ−ＭＯＳトランジスタである。ＮチャネルのＥ−ＭＯ
Ｓトランジスタ８１は、ソースホロワ回路であり、ＨＶ
ＤＤ１からの高圧の発熱素子駆動用の電源電圧を、第１
の抵抗体８２と第２の抵抗体８３の分圧比に応じた電圧
をＭＶＤＤ線を通してプリドライバ４へ供給する。Ｅ−
ＭＯＳトランジスタ８４は、ＭＶＯＦＦ信号を入力して
ＯＮとなり、第２の抵抗体８３を短絡して、Ｅ−ＭＯＳ
トランジスタ８１を遮断させてプリドライバ４への電源
供給を停止させる。また、回路記号の横に付した数値
は、Ｗ（μｍ）／Ｌ（μｍ）の値を示している。

【０１１６】Ｅ−ＭＯＳトランジスタ８１、８４は、高
耐圧ＮチャネルＭＯＳトランジスタを使用している。な
お、低電圧論理素子部のトランジスタは全て通常のＮチ
ャネルＭＯＳを使用している。高耐圧Ｎ−ＭＯＳトラン
ジスタには、ドレイン領域にオフセット領域としてシー
ト抵抗が５ｋΩ程度のｎ^-領域が３μｍ程度の長さで入
っている。発熱素子の共通電極の印字動作電圧が３４〜
４０Ｖであり、ソースホロワＭＯＳトランジスタが飽和
領域で動作することから、第１，第２の抵抗体８２，８
３は、ｎ⁺をドープした発熱素子２と同一の工程で作ら
れ、シート抵抗が４０〜６０Ω程度のポリシリコン層か
らなる。第１の抵抗体８２のＷ／Ｌは５／４８００で抵
抗値が３６〜４８ｋΩ、第２の抵抗体８３のＷ／Ｌは５
／３２００で抵抗値が２４〜３６ｋΩである。したがっ
て、第１の抵抗体と第２の抵抗体との抵抗比は、１．
５：１である。第１，第２の抵抗体を拡散層を用いて作
ると、配線面積が大きくなりサブストレートへのリーク
の原因にもなるため、ポリシリコン層の方がよい。一例
では、第１，第２の抵抗体８２，８３とも同一成分で構
成したが、第２の抵抗体８３の代わりに、ＭＯＳトラン
ジスタを用いてもよい。

【０１１７】Ｅ−ＭＯＳトランジスタ８１のＷ／Ｌを３
０００／４＝１５００位に大きくし、ソースホロワ用の
ドライバトランジスタの動作点を飽和領域にすると、共
通電極であるＨＶＤＤ１の配線抵抗の影響を受けず、全
発熱素子２に同一の電流を流すことができる。この場
合、Ｅ−ＭＯＳトランジスタ８１のドライバビィリティ
が大きく影響するため、第２の抵抗体８３をＭＯＳトラ
ンジスタで構成すると効果的である。すなわち、ドライ
バビィリティが大きくなれば、ゲート電圧ＭＶＧも低く
なる。その結果、Ｅ−ＭＯＳトランジスタ８１のドライ
バビィリティを小さくするように作用する。

【０１１８】インクジェット記録ヘッドにおいて、消費
電力が多いと発熱によりインクの粘度が低下し、噴射滴
量が多くなり印字画像劣化を引き起こす。したがって、
消費電流が少ない方が好ましい。一例では、ＮＲＳＴ
（リセット）端子が’Ｌ’のときに、待機モードとして
プリドライバ４に電源を供給しないようにしている。発
熱素子の共通電極の印字動作電圧は、３４〜４０Ｖであ
る。ＨＶＤＤ１の電圧が４０Ｖ、全発熱素子２がＯＦＦ
のとき、プリドライバ４の消費電流は約３ｍＡであり、
レギュレータ９内の抵抗体に約１ｍＡ流れる。したがっ
て、全発熱素子２がＯＦＦの時、プリドライバ４に電圧
を供給すると合計４ｍＡとなる。待機モードの消費電流
は、レギュレータ９内の分割抵抗のシート抵抗を５０Ω
として、約１．６ｍＡであり、プリドライバ４に電圧を
供給している時の約４０％である。

【０１１９】プリドライバ４への電圧供給時であって全
発熱素子２がＯＦＦのとき、プリドライバへの供給電圧
が１３Ｖであり、プリドライバ４の消費電力は、１３Ｖ
×４ｍＡ＝５２ｍＷである。レギュレータ９には、Ｅ−
ＭＯＳトランジスタ８１と第１，第２の抵抗体８２，８
３に流れる電流パスがある。レギュレータ９の内部消費
電力は、（２７Ｖ×３ｍＡ）＋（４０Ｖ×１ｍＡ）＝１
２１ｍＷであり、待機モードでも、内部消費電力は、
（４０Ｖ×１．６ｍＡ）＝６４ｍＷであり、かなり大き
い。そこで、レギュレータ９の発熱を分散させるため
に、発熱素子搭載基板（チップ）内において、レギュレ
ータ９を設ける場所を工夫する必要がある。

【０１２０】図２３は、本発明のインクジェット記録装
置の実施の一形態における全体構成の概略のレイアウト
を示す平面図である。図中、９１は発熱素子部、９２は
ドライバ部、９３はレギュレータ部、９４はプリドライ
バ部、９５はロジック出力部、９６はパッド部、９７は
ＨＶＤＤのパッド、９８はＨＶＳＳのパッド、９９はＶ
ＤＤのパッド、１００はＶＳＳのパッド、１０１はＮＲ
ＳＴ端子のパッド、１０２はＥＮＡＢＬＥ端子のパッ
ド、１０３はＤＴＤＩＲのパッド、１０４はＤＣＬＫの
パッド、１０５はＭＶＤＤのパッド、１０６はＭＶＣＵ
Ｔのパッド、１０７は８ｂｉｔリングカウンタ部、１０
８は４ｂｉｔリングカウンタ部、１０９は４ｂｉｔデー
タユニット部である。

【０１２１】このレイアウトは、図１に示した本発明の
インクジェット記録装置の実施の一形態において発熱素
子搭載基板に設けられた回路の一例のレイアウトであ
る。この発熱素子搭載基板は、Ｓｉ基板上に、１２８個
のサーマルインクジェット印字用の発熱素子２、各発熱
素子２に電流を流し発熱させるドライバ３、ドライバ３
を制御する駆動回路およびパッドを集積化したものであ
り、４μｍプロセスで構成され一層Ａｌ配線であり、一
例として、全てのトランジスタがＮチャネルＭＯＳトラ
ンジスタで構成される。発熱素子搭載基板の大きさを例
示すると、発熱素子搭載基板は、長手方向１１．６ｍ
ｍ、上下方向２．３４ｍｍである。

【０１２２】図示の状態で発熱素子部９１がある左側を
上方向と呼び、図示の状態で上下方向を長手方向と呼ぶ
ことにすると、発熱素子搭載基板は、長手方向に沿った
矩形面を有し、長手方向に沿って発熱素子部９１が配列
され、その下に隣接してドライバ部９２が配列される。
発熱素子部９１は、解像度３００ｄｏｔｓ／２５．４ｍ
ｍの１２８個の発熱素子２を持ち、各発熱素子２は、シ
ート抵抗４０〜６０Ω程度のポリシリコン層からなる。

【０１２３】レギュレータ９の発熱を分散させるため
に、発熱素子搭載基板の長手方向両端部に沿って、上下
方向に長いレギュレータ部９３を各１個ずつ配置し、プ
リドライバ４に対し両脇から電圧を供給する。また、レ
ギュレータ９を一か所に設置するよりも、複数の発熱素
子２に対応して配置された複数個のプリドライバ４の位
置に依存する配線抵抗の影響が小さく、レギュレータ９
からプリドライバ４に供給されるまでの電源電圧降下を
少なくできる。また、インク流路を形成するためのチャ
ネルチップを接着するためと、インクタンク装着のため
に、発熱素子群の両側に数十〜百数十μｍ程度の領域が
必要である。この空き領域を有効に使用するためにも、
レギュレータ９をチップ両端にレイアウトすることは効
果的である。

【０１２４】なお、レギュレータ９の配置が、発熱素子
共通電源の低電位側のＨＶＳＳのパッド９８からのアル
ミニウム配線の外側になるため、プリドライバ４への電
源供給線ＨＶＳＳの配線に拡散層を使用し、ＨＶＳＳの
パッド９８からのアルミニウム配線の下をまたいでプリ
ドライバ部９４に電源電圧を供給している。

【０１２５】また、レギュレータ９の出力電圧をモニタ
ーするためにＭＶＤＤのパッド１０５を設けた。これに
より、電気的特性の試験時に、レギュレータ９の出力電
圧、すなわち、プリドライバ４の電源電圧を測定可能な
ようにした。この出力電圧は、図２２に示したレギュレ
ータ９のＥ−ＭＯＳトランジスタ８１のＷ／Ｌがレギュ
レータ２個の分を合わせて計７５０×２＝１５００と大
きいため、ＨＶＤＤ１とＥ−ＭＯＳトランジスタ８１の
ゲート電圧ＭＶＧ、閾値電圧Ｖ_thで決まる。ゲート電圧
ＭＶＧは、分割抵抗成分が同一なので、ＨＶＤＤの電圧
が４０Ｖのとき１６Ｖを出力する。したがって、レギュ
レータ９の出力電圧レベルでＮ−ＭＯＳトランジスタの
閾値電圧Ｖ_thを検出することができ、これによりソース
ホロワ用のドライバトランジスタのドライバビリティも
ほぼわかる。

【０１２６】試験時に発熱素子２をＯＮにしたときのＨ
ＶＤＤ−ＧＮＤ間の電流と、レギュレータ９の出力電圧
により、発熱素子２に正常な通電電流および電力が供給
されているかを検出することができる。

【０１２７】また、ＭＶＣＵＴのパッド１０６（プルダ
ウン抵抗付き）を’Ｈ’にすることにより、レギュレー
タ９への電源供給を遮断することができる。このとき、
外部からモニター用のＭＶＤＤのパッド１０５等を介し
てプリドライバ４に電源電圧を印加することにより、プ
リドライバ４の内部回路のＭＯＳトランジスタの耐圧特
性，発熱素子通電電流Ｉ_heaterの変位特性など、さまざ
まな特性を評価することができる。試験的に外部から
プリドライバ４の電源電圧を印加して実際に印字動作を
行なってみることもできる。発熱素子２の抵抗値，発熱
素子２の構造，ドライバ２のトランジスタ構成，ノズル
形状，インク選定などの開発を行なう段階でも極めて有
効である。

【０１２８】ドライバ部９２の下には、プリドライバ部
９４とロジック出力部９５が長手方向に２列になって配
置され、発熱素子搭載基板の下方向端部に沿ってパッド
部９６が設けられている。ロジック出力部９５には、交
差配線部が配置され、プリドライバ４の入力線と低電圧
ロジック部の出力線とのコンタクト位置を定める。４ｂ
ｉｔデータユニット６，４ｂｉｔリングカウンタ７，８
ｂｉｔリングカウンタ８などの低電圧論理素子部は、主
としてパッド部９６の４ｂｉｔデータユニット部１０
９，４ｂｉｔリングカウンタ部１０８，８ｂｉｔリング
カウンタ部１０７に配置される。

【０１２９】パッド部９６には、さらに、複数のパッド
を有し、ＨＶＤＤのパッド９７およびＨＶＳＳのパッド
９８は、発熱素子２とドライバ３との直列接続されたも
のとレギュレータ９のために高圧電源電圧の供給を受け
る端子であり、左右に一対設けられている。ＶＤＤのパ
ッド９９およびＶＳＳのパッド１００は、低電圧ロジッ
ク部のための低圧電源電圧の供給を受ける端子である。
ＶＳＳのパッド１００も左右に設けられている。ＮＲＳ
Ｔ端子のパッド１０１、ＥＮＡＢＬＥ端子のパッド１０
２、ＤＴＤＩＲ端子のパッド１０３、ＤＣＬＫ端子のパ
ッド１０４は、それぞれ、リセット用のＮＲＳＴ信号、
ＥＮＡＢＬＥ信号、データ方向選択用のＤＴＤＩＲ信
号、ＤＣＬＫ信号を入力する端子である。

【０１３０】４ｂｉｔデータユニット６，４ｂｉｔリン
グカウンタ７は、パッド部９６に組み込むとスペース利
用効率がよい。８ｂｉｔリングカウンタ８では、回路規
模が大きいが、例えば、図７に示したように、その３ｂ
ｉｔバイナリーカウンタ部４９をパッド部９６内の８ｂ
ｉｔリングカウンタ部１０７にレイアウトし、そのバイ
ナリデコード部４７を、ロジック出力部９５内に、駆動
する８つのブロックに隣接させて配置することも可能で
ある。

【０１３１】図示した全体概略レイアウトは、図１を参
照して説明した回路以外についても適用することができ
る。ノズル数、各部の設計寸法は異なるものの全体のレ
イアウトとしては、ほぼ同様にすることができる。低電
圧論理素子部の回路規模がそれほど大きくない場合に
は、低電圧論理素子部もＮ−ＭＯＳトランジスタだけで
構成することが可能である。回路規模が大きくなり、Ｎ
−ＭＯＳトランジスタによる消費電力が大きく影響する
ような場合には、低電圧論理素子部をＣ−ＭＯＳで構成
した方がよい場合もある。また、上述した説明では、３
００ｄｐｉ用に関して説明したが、もちろん６００ｄｐ
ｉ用など、さらに高密度化しても、上述した本発明の技
術思想を適用することが可能である。

【０１３２】

【発明の効果】請求項１に記載の発明によれば、駆動回
路が、低電圧ロジック部と低電圧ロジック部の出力を入
力してドライバを駆動するに必要な高電圧を出力するプ
リドライバ部を有し、ドライバおよびプリドライバ部の
トランジスタは、ＮチャネルＭＯＳトランジスタである
ことから、製造コストが安く信頼性にも優れたＮチャネ
ルＭＯＳトランジスタを用いて発熱素子と同一基板上に
十分な駆動回路を形成することができるという効果があ
る。その結果、コストが安く印字品質の良いインクジェ
ット記録ヘッドを提供することができる。

【０１３３】請求項２に記載の発明によれば、駆動回路
が、複数の発熱素子を異なる複数のブロックに分割しブ
ロックごとに時分割して駆動するブロック分割駆動回路
と、印字データを保持するデータ保持回路を有し、プリ
ドライバ部が、ブロック分割駆動回路の出力とデータ保
持回路の出力を合成することから、複数の発熱素子をブ
ロック分割駆動することができるとともに、ブロック分
割駆動回路とデータ保持回路とが独立して構成されてい
るため、ブロック分割駆動方法、ブロック駆動方法、同
時印字数等の変更に対して容易に回路を設計変更するこ
とができるという効果がある。

【０１３４】請求項３に記載の発明によれば、プリドラ
イバ部は複数段のゲート回路によって構成され、初段の
ゲート回路が、低電圧ロジック部の出力が正論理で入力
されるＮＡＮＤ回路により構成されることから、入力が
１つでもローレベルであればアクティブにならないた
め、低電圧ロジック部の供給電源が落ちたときに、初段
のゲート回路の論理条件が成立しないから発熱素子が誤
って駆動されるおそれがなく安全であるという効果があ
る。

【０１３５】請求項４に記載の発明によれば、プリドラ
イバ部はＮチャネルＭＯＳトランジスタによる３段のゲ
ート回路によって構成され、２段目のゲートがＥＤ−Ｍ
ＯＳ構成であり、３段目のゲートがＥＥ−ＭＯＳのプッ
シュプル構成であることから、少ない貫通電流でも立ち
上がり時間を速くすることができるという効果がある。
通常は２段目ゲートにしか貫通電流が流れない。

【０１３６】請求項５に記載の発明によれば、プリドラ
イバ部の出力にプルダウン素子が接続されることから、
プリドライバ部の電源が通電中に落ちた場合や電源のオ
ンオフがなまった場合などにおいて、発熱素子を通電さ
せないようにする効果がある。例えば、出力段にＥＥ−
ＭＯＳプッシュプル構成のゲートを用いた場合には、電
荷の抜け道がなくなるので、特に効果が大きい。プルダ
ウン素子としては、例えば、小さなＤ−ＭＯＳプルダウ
ントランジスタやプルダウン抵抗を用いることができ
る。

【０１３７】請求項６に記載の発明によれば、プリドラ
イバ部を構成するＮチャネルＭＯＳトランジスタのう
ち、発熱素子に流れる電流の立ち上がり時間に関係する
ＮチャネルＭＯＳトランジスタのゲート幅は、低電圧ロ
ジック部のＮチャネルＭＯＳトランジスタの最小ゲート
幅の１．４倍以上であることから、発熱素子に流れる電
流の立ち上がり時間を短くできるという効果がある。そ
の結果、インク噴射滴が小さくなるなどの問題を少なく
することができる。

【０１３８】請求項７に記載の発明によれば、ドライバ
を構成するトランジスタが非飽和領域で動作することか
ら、ドライバのオン抵抗が小さくなり、発熱素子への通
電電流値が安定するという効果がある。その結果、安定
したインク噴射滴量を得ることができる。

【０１３９】請求項８に記載の発明によれば、基板上に
レギュレータ部が形成され、レギュレータ部が、発熱素
子の共通電極からプリドライバ部に電源電圧を供給する
ことから、ドライバを駆動するに必要な高電圧を簡単に
効率よく得ることができるという効果がある。

【０１４０】請求項９に記載の発明によれば、レギュレ
ータ部が、発熱素子の配列方向の両端部に配置されるこ
とから、インク流路用チャネルチップ接着領域のための
空き領域を有効利用できるとともに、レギュレータ回路
での発熱を分散することができ、特に、両端部に配置さ
れることから、プリドライバーの位置に依存する配線抵
抗の影響によるプリドライバ電源電圧の降下も少なくす
ることができる。

【０１４１】請求項１０に記載の発明によれば、レギュ
レータ部はソースホロワとして用いられるＭＯＳトラン
ジスタを有し、該ＭＯＳトランジスタのゲートは前記発
熱素子の共通電極と第１の抵抗体を介して接続されると
ともに第２の抵抗体を介して接地され、発熱素子と第
１，第２の抵抗体はＮ＋をドープしたポリシリコン層で
あることから、特別なプロセスを用いることなく、第
１，第２の抵抗体を発熱素子と同一の工程で容易に製造
することが可能となるという効果がある。また、第１，
第２の抵抗体を拡散層を用いて作成した場合よりも配線
面積を小さくすることができるという効果もある。

【０１４２】請求項１１に記載の発明によれば、レギュ
レータ部は、第１および第２のＭＯＳトランジスタを有
し、第１のＭＯＳトランジスタは、ソースホロワで用い
られゲート電極が前記発熱素子の共通電極に第１の抵抗
体を介して接続されるとともに、第２のＭＯＳトランジ
スタのドレイン、ソースを介して接地され、第２のＭＯ
Ｓトランジスタのゲートは、制御信号入力端子に接続さ
れレギュレータ部からプリドライバ部への電源電圧の供
給および遮断を制御することから、電源供給のＯＮ／Ｏ
ＦＦを駆動回路制御と無関係な入力信号により切り替え
ることができるという効果がある。例えば、スタンバイ
状態を設けて消費電力を小さくすることができるという
効果がある。また、レギュレータ部からプリドライバ部
への電源電圧の供給を遮断した状態で、外部から検査用
のプリドライブ電源電圧を供給して、プリドライバ部の
トランジスタの耐圧特性等の試験をすることも可能とな
る。

【０１４３】請求項１２に記載の発明においては、基板
上に、プリドライバ部の電源電圧供給路に接続されたモ
ニタ端子を有することから、プリドライバ部の電源電圧
を測定することにより、さまざまな特性評価を行なうこ
とができるという効果がある。

【０１４４】請求項１３に記載の発明においては、レギ
ュレータ回路からプリドライバ部への電源電圧の供給を
遮断し、外部から直接にプリドライバ部に電源電圧を供
給して動作を試験することから、プリドライバ部のトラ
ンジスタの耐圧特性等の試験や実際にテスト印字をさせ
ることができるという効果がある。

【０１４５】さらに、電源供給のＯＮ／ＯＦＦを駆動回
路制御と無関係な入力信号により切り替えできる構成で
あり、出力電圧をモニターする為のパッドを設置する事
で、さまざまな特性評価を行なうことができる。

【図面の簡単な説明】

【図１】本発明のインクジェット記録ヘッドの実施の
一形態において発熱素子が搭載された基板に設けられた
回路の一例を示す構成図である。

【図２】本発明のインクジェット記録ヘッドの実施の
一形態における動作の一例を説明するための信号シーケ
ンス図である。

【図３】４ｂｉｔデータユニットの一例を示す回路図
である。

【図４】非同期型のバイナリカウンタの一例を示す回
路図である。

【図５】図４に示した非同期型のバイナリカウンタの
動作例を示すタイミングチャートである。

【図６】図４に示した非同期型のバイナリカウンタを
用いた４ｂｉｔリングカウンタおよび８ｂｉｔリングカ
ウンタの一例を示す構成図である。

【図７】図１における８ｂｉｔリングカウンタの配線
構造の一例の説明図である。

【図８】プリドライバの一例を示す回路図である。

【図９】ドライバトランジスタの動作点を調べる回路
図である。

【図１０】ドライバトランジスタの動作特性を表わす
線図である。

【図１１】Ｄ−ＭＯＳトランジスタのゲート幅Ｗと閾
値電圧Ｖ_thの関係を表わす説明図である。

【図１２】Ｅ−ＭＯＳトランジスタのチャネル長Ｌと
閾値電圧Ｖ_thの関係を表わす線図である。

【図１３】２段目の負荷Ｄ−ＭＯＳトランジスタ５５
のゲート幅Ｗ_dの影響を調べる回路図である。

【図１４】負荷Ｄ−ＭＯＳトランジスタのゲート幅Ｗ
_dをパラメータとしたときの出力の立ち上がり特性を示
す線図である。

【図１５】２段目の負荷Ｄ−ＭＯＳトランジスタのゲ
ート長Ｌの影響を調べる回路図である。

【図１６】２段目の負荷Ｄ−ＭＯＳトランジスタのゲ
ート長Ｌに対する、スタンバイ電流Ｉ_s，発熱素子通電
電流Ｉ_heaterの立ち上がり時間，全体消費電力の特性を
表わす線図である。

【図１７】２段目ゲートの接続部分の拡散層面積およ
び拡散層側面長の影響を調べる回路図である。

【図１８】２段目ゲートの接続部分の拡散層面積ＡＳ
および拡散層側面長ＰＳに対する発熱素子通電電流Ｉ
_heaterの立ち上がり時間の特性を表わす線図である。

【図１９】プリドライバ入力部の配線レイアウトの第
１の例を示す平面図である。

【図２０】プリドライバ入力部の配線レイアウトの第
２の例を示す平面図である。

【図２１】プリドライバの回路構成における各トラン
ジスタのＷ／Ｌの制約を示す説明図である。

【図２２】レギュレータの一例を示す回路構成図であ
る。

【図２３】本発明のインクジェット記録装置の実施の
一形態における全体構成の概略のレイアウトを示す平面
図である。

【符号の説明】

１…ＨＶＤＤ、２…発熱素子、３…ドライバ、４…プリ
ドライバ、６…４ｂｉｔデータユニット、７…４ｂｉｔ
リングカウンタ、８…８ｂｉｔリングカウンタ、９…レ
ギュレータ、５１，５５，５９…負荷Ｄ−ＭＯＳトラン
ジスタ、５２〜５４，５６〜５８…駆動Ｅ−ＭＯＳトラ
ンジスタ、６１…ＭＶＤＤ線、６２…駆動回路出力線、
６３…ＧＮＤ線、６４，６５…拡散層、６６〜７４…ポ
リシリコン層、８１，８４…Ｅ−ＭＯＳトランジスタ、
９１…発熱素子部、９２…ドライバ部、９３…レギュレ
ータ部、９４…プリドライバ部、９５…ロジック出力
部、９６…パッド部、１０７…８ｂｉｔリングカウンタ
部、１０８…４ｂｉｔリングカウンタ部、１０９…４ｂ
ｉｔデータユニット部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者三原顕神奈川県海老名市本郷2274番地富士ゼロックス株式会社内 (72)発明者近藤義尚神奈川県海老名市本郷2274番地富士ゼロックス株式会社内

Claims

【特許請求の範囲】

【請求項１】インクに熱エネルギーを印加する複数の
発熱素子と、該発熱素子を駆動するドライバと、該ドラ
イバを画像データに応じて制御する駆動回路を同一基板
上に形成したインクジェット記録ヘッドにおいて、前記
駆動回路は、低電圧ロジック部と該低電圧ロジック部の
出力を入力して前記ドライバを駆動するに必要な高電圧
を出力するプリドライバ部を有し、前記ドライバおよび
前記プリドライバ部のトランジスタは、ＮチャネルＭＯ
Ｓトランジスタであることを特徴とするインクジェット
記録ヘッド。
【請求項２】前記駆動回路は、前記複数の発熱素子を
異なる複数のブロックに分割し該ブロックごとに時分割
して駆動するブロック分割駆動回路と、印字データを保
持するデータ保持回路を有し、前記プリドライバ部は、
前記ブロック分割駆動回路の出力と前記データ保持回路
の出力を合成することを特徴とする請求項１に記載のイ
ンクジェット記録ヘッド。
【請求項３】前記プリドライバ部は複数段のゲート回
路によって構成され、初段のゲート回路は、前記低電圧
ロジック部の出力が正論理で入力されるＮＡＮＤ回路に
より構成されることを特徴とする請求項１または２に記
載のインクジェット記録ヘッド。
【請求項４】前記プリドライバ部はＮチャネルＭＯＳ
トランジスタによる３段のゲート回路によって構成さ
れ、２段目のゲートはＥＤ−ＭＯＳ構成であり、３段目
のゲートは、ＥＥ−ＭＯＳのプッシュプル構成であるこ
とを特徴とする請求項１ないし３のいずれか１項に記載
のインクジェット記録ヘッド。
【請求項５】前記プリドライバ部の出力にプルダウン
素子が接続されることを特徴とする請求項１ないし４の
いずれか１項に記載のインクジェット記録ヘッド。
【請求項６】前記プリドライバ部を構成するＮチャネ
ルＭＯＳトランジスタのうち、前記発熱素子に流れる電
流の立ち上がり時間に関係するＮチャネルＭＯＳトラン
ジスタのゲート幅は、前記低電圧ロジック部のＮチャネ
ルＭＯＳトランジスタの最小ゲート幅の１．４倍以上で
あることを特徴とする請求項１ないし５のいずれか１項
に記載のインクジェット記録ヘッド。
【請求項７】前記ドライバを構成するトランジスタ
は、非飽和領域で動作することを特徴とする請求項１な
いし６のいずれか１項に記載のインクジェット記録ヘッ
ド。
【請求項８】前記基板上にレギュレータ部が形成さ
れ、該レギュレータ部は、前記発熱素子の共通電極から
前記プリドライバ部に電源電圧を供給することを特徴と
する請求項１ないし７のいずれか１項に記載のインクジ
ェット記録ヘッド。
【請求項９】前記レギュレータ部は、前記発熱素子の
配列方向の両端部に配置されることを特徴とする請求項
８に記載のインクジェット記録ヘッド。
【請求項１０】前記レギュレータ部はソースホロワと
して用いられるＭＯＳトランジスタを有し、該ＭＯＳト
ランジスタのゲートは前記発熱素子の共通電極と第１の
抵抗体を介して接続されるとともに第２の抵抗体を介し
て接地され、前記発熱素子と第１，第２の抵抗体はＮ＋
をドープしたポリシリコン層であることを特徴とする請
求項８または９に記載のインクジェット記録ヘッド。
【請求項１１】前記レギュレータ部は、第１および第
２のＭＯＳトランジスタを有し、第１のＭＯＳトランジ
スタは、ソースホロワで用いられゲート電極が前記発熱
素子の共通電極に第１の抵抗体を介して接続されるとと
もに、第２のＭＯＳトランジスタのドレイン、ソースを
介して接地され、第２のＭＯＳトランジスタのゲート
は、制御信号入力端子に接続され前記レギュレータ部か
ら前記プリドライバ部への電源電圧の供給および遮断を
制御することを特徴とする請求項８ないし１０のいずれ
か１項に記載のインクジェット記録ヘッド。
【請求項１２】前記基板上に、前記プリドライバ部の
電源電圧供給路に接続されたモニタ端子を有することを
特徴とする請求項８ないし１１のいずれか１項に記載の
インクジェット記録ヘッド。
【請求項１３】インクに熱エネルギーを印加する複数
の発熱素子と、該発熱素子を駆動するドライバと、低電
圧ロジック部と、該低電圧ロジック部の出力を入力して
前記ドライバを駆動するプリドライバ部と、前記発熱素
子の共通電極から前記プリドライバ部に電源電圧を供給
するレギュレータ部が同一基板上に形成されたインクジ
ェット記録ヘッドの試験方法において、前記レギュレー
タ回路から前記プリドライバ部への電源電圧の供給を遮
断し、外部から直接に前記プリドライバ部に電源電圧を
供給して動作を試験することを特徴とするインクジェッ
ト記録ヘッドの試験方法。