TWI826041B - 記憶體電路 - Google Patents

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TWI826041B
TWI826041B TW111138619A TW111138619A TWI826041B TW I826041 B TWI826041 B TW I826041B TW 111138619 A TW111138619 A TW 111138619A TW 111138619 A TW111138619 A TW 111138619A TW I826041 B TWI826041 B TW I826041B
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洪俊雄
陳耕暉
楊尚輯
李東祐
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旺宏電子股份有限公司
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Abstract

本發明係為一種記憶體電路。記憶體電路包含：記憶體陣列與控制電路。記憶體陣列包含N個卷積計算電路。第n個卷積計算電路包含K個分別儲存K個權重參數的存算單元。控制電路包含：控制器與N個路徑感測電路。控制器根據輸入參數而設定與K個存算單元相連之第一字元線與第二字元線的電壓。流經第一位元線的第一感測電流，與流經第二位元線的第二感測電流隨著K個權重參數與輸入參數的組合而改變。第n個路徑感測電路根據第一感測電流與第二感測電流而產生代表K個權重參數與輸入參數進行卷積計算的結果的輸出電壓。

Description

記憶體電路
本發明是有關於一種記憶體電路，且特別是有關於一種具備存算一體功能的記憶體電路。
人工智慧的發展日趨重要，其中，卷積神經網路(Convolutional Neural Network，簡稱為CNN)為深度學習領域中的重要類型。但，卷積神經網路採用大量的卷積(convolution)計算。因卷積計算的計算過程繁複，加上大量計算的需求，使卷積神經網路的處理過程費時過久。
本發明係有關於一種具備存算一體功能的記憶體電路及其存取方法。本發明先搭配記憶胞的特性，透過對記憶胞進行程式化或抹除的方式設定權重參數，以及透過改變字元線的電壓的方式設定輸入參數。其後，在進行記憶胞的讀取操作時，可透過感測位元線的電流的方式，讀取代表權重參數與輸入參數進行卷積計算後的結果。因此，本發明的記憶體電路可大幅提升卷積神經網路的處理速度。
根據本發明之一方面，提出一種記憶體電路。記憶體電路包含：記憶體陣列，以及控制電路。記憶體陣列包含N個卷積計算電路，其中第n個卷積計算電路包含K個存算單元。K個存算單元均電連接於第一 字元線、第二字元線、第一位元線與第二位元線。K個存算單元分別儲存K個權重參數。控制電路包含：控制器與N個路徑感測電路。控制器電連接於第一字元線與第二字元線。控制器根據輸入參數而設定第一字元線與第二字元線的電壓。其中，流經第一位元線的第一感測電流與流經第二位元線的第二感測電流，隨著K個權重參數與輸入參數的組合而改變。N個路徑感測電路中的第n個路徑感測電路電連接於第一位元線與第二位元線，且第n個路徑感測電路根據第一感測電流與第二感測電流而產生一輸出電壓。其中，輸出電壓代表K個權重參數與輸入參數進行卷積計算的結果。其中，n、N、K為正整數，且n小於或等於N。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
11:儲存電路
131:控制器
10:記憶體電路
13:控制電路
SL:源極信號線
WL[1],WL[2],WL[n*2-1],WL[n*2],WL[N*2-1],WL[N*2],WL[3],WL[4]:字元線
conCKT[1],conCKT[n],conCKT[N],conCKT[n]':卷積計算單元
132:記憶體陣列
134:感測模組
136,selMDL:選取模組
BL[1],BL[2],BL[n*2-1],BL[n*2],BL[N*2-1],BL[N*2]:位元線
ptDCKT[1],ptDCKT[n],ptDCKT[N]:路徑感測電路
swCKT[1],swCKT[n],swCKT[N]:切換電路
Vout[1],Vout[n],Vout[N]:輸出電壓
135:讀取電路
137:偏壓電路
Vbs:偏壓
Id1,Id2,Id3,Id4,Id:導通電流
MC1,MC2,MC3,MC4,MC1’,MC2’,MC3’,MC4’:記憶胞
IBL[n*2-1],IBL[n*2]:感測電流
crSCKT[n]:電流感測電路
cr2vCKT[n]:電流轉電壓電路
Vrd:讀取電壓
memCU(n,1),memCU(n,K),memCU(n,k),memCU(n,1)’,memCU(n,k)’:存算單元
swCKT[n]:切換電路
VG:閘極電壓
VS:源極電壓
VD:汲極電壓
CV1,CV2:特性曲線
parmWGT(n,k):權重參數
S51,S53,S55,S57,S531,S533,S535,S537,S91,S93,S95,S95a,S95c,S97,S99:步驟
parmIN[n]:輸入參數
STG2-1,STG2-2,STG2-3:子階段
prob:探測信號
MP1a,MP1b,MP2b,MP2a:PMOS電晶體
MN1,MN2:NMOS電晶體
N1,N2,Ns:端點
I1,I2,I3:電流
Vref:參考電壓
OP:運算放大器
Rcv:轉換電阻
TG1,TG2:傳輸閘
EN[n],EN[1],EN[2],EN[N]:讀取致能信號
Enb[n],Enb[1],Enb[2],Enb[N]:反相讀取致能信號
Csmp:取樣電容
bgCKT:帶差參考電路
Vbg:帶差電壓
Vss:接地電壓
Vcc:供應電壓
CMP,CMP[1],CMP[2],CMP[K-1],CMP[K],CMP[K+1],CMP[K+2],CMP[(K*2)-1],CMP[K*2]:比較器
Msw:開關電晶體
Rref:參考電阻
t1~t9:時點
Tprd:路徑感測期間
STG1:第一階段
STG2:第二階段
dR[1],dR[2],dR[K-1],dR[K],dR[K+1],dR[K+2],dR[(K*2)-1],dR[K*2]:分壓電阻
A[1],A[2],A[K-1],A[K],A[K+1],A[K+2],A[(K*2)-1],A[K*2]:放大器比較結果
135e:編碼器
Vstd[1],Vstd[2],Vstd[K-1],Vstd[K],Vstd[K+1],Vstd[K+2],Vstd[(K*2)-1],Vstd[K*2]:基準電壓
135c:比較電路
R[J：1]:讀取位元
第1圖，其係根據本揭露之記憶體電路的示意圖；第2圖，其係記憶體電路中的第n個感測路徑之示意圖；第3A圖，其係NOR快閃記憶體之記憶胞MC之示意圖；第3B圖，其係流經記憶胞MC的導通電流Id和控制器施加於NMOS電晶體的閘極電壓VG之間的關係，隨著記憶胞MC是否被程式化不同而改變之示意圖；第4A、4B、4C圖，其係藉由改變存算單元memCU(n,k)內的記憶胞之程式化與否的組合，代表不同的權重參數parmWGT(n,k)之示意圖。
第5圖，其係控制器對記憶體陣列中的N*K個存算單元設定權重參數 parmWGT(n,k)的流程圖；第6A、6B、6C圖，其係以字元線WL[n*2-1]、WL[n*2]的電壓組合代表不同的輸入參數parmIN[n]之示意圖；第7圖，其係控制器在第二階段STG2，在第n個感測路徑中，對卷積計算電路conCKT[n]的K個存算單元memCU(n,1)~memCU(n,K)設定輸入參數parmIN[n]，並進行卷積計算與讀取的流程圖；第8圖，其係與第n個感測路徑對應之路徑感測電路ptDCKT[n]，輸出與第n個感測路徑對應之卷積計算結果對應的輸出電壓Vout[n]之示意圖；第9圖，其係記憶體電路在第二階段STG2讀取第N個感測路徑之卷積計算結果之波形圖；第10圖，其係記憶體電路在第二階段STG2讀取2個感測路徑之卷積計算結果之波形圖；第11圖，其係讀取電路的架構之示意圖；及第12圖，其係存算單元memCU(n,1)~memCU(n,K)採用RRAM作為記憶胞時的第n個感測路徑之示意圖。
為提升CNN之計算速度，本發明提出一種記憶體電路。記憶體電路可搭配外部的主機(host)使用。記憶體電路自主機接收卷積(convolution)計算所使用的權重參數parmWGT(n,k)和輸入參數parmIN[n]後，記憶體電路先以寫入操作的方式將權重參數parmWGT(n,k)寫入記憶體 陣列，再以施加至字元線的電壓代表輸入參數parmIN[n]。接著，再自位元線讀取代表卷積計算結果的電流。
請參見第1圖，其係根據本揭露之記憶體電路的示意圖。記憶體電路10包含：源極信號線SL、N*2條字元線WL[1]~WL[N*2]、N*2條位元線BL[1]~BL[N*2]、儲存電路11、偏壓電路137、控制電路13與記憶體陣列。其中，偏壓電路137可整合於控制電路13內或獨立設置。
根據本揭露的構想，對記憶體陣列中的記憶胞(memory cell，簡稱為MC)進行分組。將四個排列為兩行和兩列的記憶胞定義為一個卷積計算單元(convolution calculation unit)conCKT。根據本揭露的構想，此處的記憶胞為利用電流感測的非揮發性記憶體。例如，反或閘(NOR)快閃記憶體、電阻式記憶體(Resistive Random Access Memory，簡稱為RRAM)等。
接著，控制電路13依照儲存在儲存電路11的預設規則表，設定卷積計算所需的權重參數parmWGT(n,k)和輸入參數parmIN[n]。其中，權重參數parmWGT(n,k)的設定是透過程式化或抹除記憶胞的方式進行；輸入參數parmIN[n]則是透過設定與記憶胞相連之字元線的電壓進行。其後，控制電路13所輸出的讀取位元R[J：1]，即等於權重參數parmWGT(n,k)和輸入參數parmIN[n]進行卷積計算後的結果。也就是說，採用本揭露構想的記憶體陣列，僅需單純地進行寫入操作和讀取操作，即可得到卷積計算的結果，故可大幅減少主機所需的計算量。
記憶體陣列132包含N個卷積計算電路(convolution calculation circuit)conCKT[1]~conCKT[N]，分別用於進行N組卷積計算。卷積計算電路conCKT[1]~conCKT[N]分別電連接於源極信號線SL、條字元線 WL[1]~WL[N*2]其中的兩條字元線，和位元線BL[1]~BL[N*2]其中的兩條位元線。例如，卷積計算電路conCKT[n]電連接於源極信號線SL、字元線WL[n*2-1]、WL[n*2]和位元線BL[n*2-1]、BL[n*2]。其中，卷積計算電路conCKT[1]~conCKT[N]各自包含K個存算單元(in-memory calculation unit)memCU(n,1)~memCU(n,K)。N、K均為正整數。且，在同一個卷積計算電路內的存算單元(in-memory calculation unit)memCU(n,1)~memCU(n,K)均電連接於相同的字元線和位元線。
為便於說明，本文以角括號“[]”代表隨個數不同而改變的元件或信號，例如“[n]”代表位於第n個感測路徑上的元件或信號。且，本文以並以座標格式的“(n,k)”代表位於第n個感測路徑上的第k個元件。其中，k、n為正整數，且k≦K、n≦N。此外，本文以相同的符號代表信號線和在該信號線所傳送的信號。例如，以BL[n]同時代表位元線和位元信號；以及，以WL[n]同時代表字元線和字元信號。其餘信號亦然。
控制電路13進一步包含：控制器131、感測模組(detMDL)134、選取模組(selMDL)136、讀取電路135。控制器131電連接於儲存電路11、記憶體陣列132；感測模組(detMDL)134電連接於偏壓電路137、記憶體陣列132與選取模組(selMDL)136；且，讀取電路135電連接於選取模組(selMDL)136。感測模組(detMDL)134自偏壓電路137接收具有穩定電壓值之偏壓Vbs。
由於記憶體陣列132包含卷積計算電路conCKT[1]~conCKT[N]的緣故，於感測模組(detMDL)134中對應設置路徑感測電路ptDCKT[1]~ptDCKT[N]；並於選取模組(selMDL)136設置切換電路swCKT[1]~swCKT[N]。控制器131先利用程式化(programming)過程，於卷積計算電路conCKT[n]存入與其對應的第n組權重參數parmWGT(n,k)。接 著，在字元線WL[n*2-1]、WL[n*2]施加與第n組輸入參數parmIN[n]對應的電壓。其後，經由位元線輸出與卷積計算電路conCKT[n]對應的位元信號BL[n*2-1]、BL[n*2]，並感測流經位元信號BL[n*2-1]、BL[n]*的感測電流IBL[n*2-1]、IBL[n*2]。
路徑感測電路ptDCKT[1]~ptDCKT[N]分別對應於卷積計算電路conCKT[1]~conCKT[N]。路徑感測電路ptDCKT[1]~ptDCKT[N]分別自卷積計算電路conCKT[1]~conCKT[N]接收N對位元信號(BL[1],BL[2])~(BL[N*2-1],BL[N*2]後，分別產生與卷積計算電路conCKT[1]~conCKT[N]對應的輸出電壓Vout[1]~Vout[N]。例如，路徑感測電路ptDCKT[n]自卷積計算電路conCKT[n]接收位元信號BL[n*2-1]、BL[n*2]後，產生與卷積計算電路conCKT[n]對應的輸出電壓Vout[n]。
此外，切換電路swCKT[1]~swCKT[N]分別對應於卷積計算電路conCKT[1]~conCKT[N]。切換電路swCKT[1]~swCKT[n]輪續將卷積計算電路conCKT[1]~conCKT[N]所輸出的輸出電壓Vout[1]~Vout[N]傳導至讀取端點Nrd，作為讀取電壓Vrd使用。藉由切換電路swCKT[1]~swCKT[n]輪流將輸出電壓Vout[1]~Vout[N]傳導至讀取端點Nrd的控制機制，可以減少記憶體電路10所需之讀取電路135的個數，進而降低記憶體電路10的製造成本。
讀取電路135自讀取端點Nrd接收類比格式的讀取電壓Vrd後，將其轉換為可供主機使用之數位格式的讀取位元R[J：1]。其中，讀取位元R[J：1]即代表代表卷積計算結果，省去主機進行繁複的卷積計算過程。
請參見第2圖，其係記憶體電路中的第n個感測路徑之示意圖。如前所述，卷積計算電路conCKT[n]內的存算單元memCU(n, 1)~memCU(n,K)均各自包含排列為2行與2列的記憶胞MC1~MC4。為便於參看，此處以表1彙整與記憶胞MC1~MC4相關的連線。
Figure 111138619-A0305-02-0010-1
為便於說明，本文將卷積計算電路conCKT[n]，以及與其對應的路徑感測電路ptDCKT[n]和切換電路swCKT[n]定義為第n個感測路徑。其中，路徑感測電路ptDCKT[n]進一步包含電流感測電路crSCKT[n]與電流轉電壓電路cr2vCKT[n]。電流感測電路crSCKT[n]電連接於位元線BL[n*2-1]、BL[n*2]，並用於感測流經位元線BL[n*2-1]、BL[n*2]的感測電流。為便於說明，此處定義與第n個感測路徑對應的路徑電流差值△I[n]為，流經位元線BL[n*2-1]、BL[n*2]的感測電流的差。即，路徑電流差值△I[n]=(IBL[n*2-1]-IBL[n*2])。
由第2圖可以看出存算單元memCU(n,1)~memCU(n,K)的記憶胞MC1、MC3均電連接於位元線BL[n*2-1]。另一方面，存算單元memCU(n,1)~memCU(n,K)的記憶胞MC2、MC4均電連接於位元線BL[n*2]。此外，源極信號線SL電連接於存算單元memCU(n,1)~memCU(n,K)中全部的記憶胞MC1~MC4。
請參見第3A圖，其係NOR快閃記憶體之記憶胞MC之示意圖。NOR快閃記憶體之記憶胞MC包含一個N型浮動閘極金氧半場效電晶體 (Floating-gate MOSFET)。以下將N型浮動閘極金氧半場效電晶體簡稱為N型浮閘電晶體。當控制器對N型浮閘電晶體的閘極施加閘極電壓VG、對汲極施加汲極電壓VD、對源極施加源極電壓VS時，隨著所施加之電壓的不同，可能產生或不產生流經記憶胞MC的導通電流Id。
隨著記憶胞MC處於抹除狀態(erased state)或程式化狀態(programmed state)的不同，N型浮閘電晶體的臨界電壓(threshold voltage)Vth產生改變。當記憶胞MC處於抹除狀態時，N型浮閘電晶體的臨界電壓Vth為0V(Vth=0V)。當記憶胞MC處於程式化狀態時，N型浮閘電晶體的臨界電壓Vth為10V(Vth=10V)。隨著N型浮閘電晶體的臨界電壓Vth的改變，控制器131施加於N型浮閘電晶體的閘極電壓VG和流經記憶胞MC的導通電流Id的對應關係也不同。
請參見第3B圖，其係流經記憶胞MC的導通電流Id和控制器施加於N型浮閘電晶體的閘極電壓VG之間的關係，隨著記憶胞MC是否被程式化不同而改變之示意圖。在此圖式中，特性曲線CV1對應於抹除狀態的記憶胞MC；特性曲線CV2對應於抹除狀態的記憶胞MC。
當記憶胞MC處於抹除狀態時，N型浮閘電晶體的臨界電壓Vth為0V，且儲存於記憶胞MC的資料位元為“1”。由特性曲線CV1可以看出，當閘極電壓VG為5V時，N型浮閘電晶體可導通。本文假設當閘極電壓VG為5V時，流經N型浮閘電晶體的導通電流Id為1μA。
當記憶胞MC處於程式化狀態時，N型浮閘電晶體的臨界電壓為10V，且儲存於記憶胞MC的資料位元為“0”。由特性曲線CV2可以看出，當閘極電壓VG為5V時，N型浮閘電晶體仍無法導通。換言之，導通電流Id的電流值為0μA。
請同時參見第2、3A、3B圖。由第2圖可以看出，記憶胞MC1~MC4所包含的N型浮閘電晶體之閘極，均與其中一條字元線WL[n*2-1]、WL[n*2]相連。換言之，控制器131透過字元線WL[n*2-1]、WL[n*2]施加閘極電壓VG至N型浮閘電晶體。且，基於第3B圖的電流特性可以得知，N型浮閘電晶體的導通電流Id的電流值取決於閘極電壓VG和記憶胞MC是否程式化之間的關係，如表2所示。
Figure 111138619-A0305-02-0012-2
由表2可以看出，只有當閘極電壓VG為5V，且N型浮閘電晶體的臨界電壓Vth為0V的情況下(VG=5V且Vth=0V)的情況下，N型浮閘電晶體的導通電流Id的電流值等於1μA(Id=1μA)。在其他的情況下(例如，臨界電壓Vth為10V(代表記憶胞MC為程式化狀態)，或是當N型浮閘電晶體的閘極電壓VG等於0V(此時無須考慮記憶胞MC的狀態為何)，N型浮閘電晶體的導通電流Id的電流值均等於0μA(Id=0μA)。
本案的存算單元memCU(n,k)基於此種判斷邏輯，提供3個權重參數parmWGT(n,k)的數值(parmWGT(n,k)=1、0、-1)與3個輸入參數parmIN[n](parmIN[n]=1、0、-1)進行與卷積計算的讀取方法。簡言之，本揭露利用存算單元memCU(n,k)內的記憶胞MC1~MC4的程式化狀態或抹除化狀態的組合，代表不同的權重參數parmWGT(n,k)的數值(1、0、-1)；以及，利用字元線WL[n*2-1]、WL[n*2]施加的電壓組合代表不同的輸入參數parmIN[n](parmIN[n]=1、0、-1)後，共產生9種卷積計算組合。且，控制電 路13可依據流經位元線BL[n*2-1]、BL[n*2]的感測電流得知與存算單元memCU(n,k)的這9種卷積計算組合對應的計算結果。
根據本揭露的構想，將記憶體電路進行卷積計算過程區分為兩個階段，其中，於第一階段STG1進行權重參數parmWGT(n,k)的設定，並於第二階段STG2進行輸入參數parmIN[n]的設定與卷積計算結果的讀取。在第一階段STG1，控制器131根據表2而設定權重參數parmWGT(n,k)。在第二階段STG2，控制器131根據表3而透過在字元線施加電壓的方式設定輸入參數parmIN[n]。且，感測模組(detMDL)134、選取模組(selMDL)136與讀取電路135在第二階段STG2依照感測路徑的不同，分別讀取與卷積計算電路conCKT[1]~conCKT[N]對應的卷積計算結果。關於記憶體電路在第一階段STG1的運作方式，請參見4A、4B、4C、5圖的說明。關於記憶體電路在第二階段STG2的運作方式，請參見6A、6B、6C、7、8、9、10、11圖的說明。
請參見第4A、4B、4C圖，其係藉由改變存算單元memCU(n,k)內的記憶胞之程式化與否的組合，代表不同的權重參數parmWGT(n,k)之示意圖。第4A、4B、4C圖分別為存算單元memCU(n,k)對應於權重參數parmWGT(n,k)為1、0、-1時，記憶胞MC1~MC4的狀態。為便於參看，此處以點狀網底標示處於程式化狀態(即，臨界電壓Vth為10V)的記憶胞。
當存算單元memCU(n,k)對應於權重參數parmWGT(n,k)等於1(weight=1)時，記憶胞MC1、MC4的N型浮閘電晶體處於程式化狀態，且記憶胞MC2、MC3的N型浮閘電晶體處於抹除狀態(如第4A圖所示)。當存算單元memCU(n,k)對應於權重參數parmWGT(n,k)等於0(parmWGT(n,k)=0)時，記憶胞MC1~MC4的N型浮閘電晶體均處於程式化狀態(如第4B圖所示)。當存算單元memCU(n,k)對應於權重參數parmWGT(n,k)等於-1(parmWGT(n,k)=-1)時，記憶胞MC1、MC4的N型浮閘電晶體處於抹除狀 態，且記憶胞MC2、MC3的N型浮閘電晶體處於程式化狀態(如第4C圖所示)。當控制器131自主機接收權重參數parmWGT(n,k)後，可基於第4A、4B、4C圖的定義，改變記憶胞MC1~MC4的N型浮閘電晶體的程式化狀態或抹除狀態，使其與權重參數parmWGT(n,k)的數值相對應。
表2定義記憶胞MC1~MC4的N型浮閘電晶體的臨界電壓Vth的組合，與權重參數parmWGT(n,k)之對應關係的預設規則表。此份預設規則表可存放在儲存電路11，供控制器131存取使用。
Figure 111138619-A0305-02-0014-3
請參見第5圖，其係控制器對記憶體陣列中的N*K個存算單元設定權重參數parmWGT(n,k)的流程圖。首先，將變數n初始化為1(步驟S51)。控制器131根據第4A、4B、4C圖與表3所示之，權重參數parmWGT(n,k)之數值與所對應之記憶胞的程式化對應關係，對存算單元memCU(n,1)~memCU(n,K)分別設定權重參數parmWGT(n,k)(步驟S53)。
步驟S53進一步包含以下步驟。將變數k設為1(步驟S531)後，控制器131根據表3而對存算單元memCU(n,k)進行程式化(步驟S533)。接著，判斷是否K個存算單元memCU(n,1)~memCU(n,K)均已完成權重參數parmWGT(n,k)的設定(步驟S537)。若是，步驟S53結束。若否，則將變數k累加(步驟S535)後，重新執行步驟S533。
步驟S51結束後，判斷變數n是否等於N(步驟S55)。若是，設定權重參數parmWGT(n,k)的流程結束。若否，則將變數n累加(步驟S57)後，重新執行步驟S53。
第5圖的流程圖為，記憶體電路在第一階段STG1的運作中，透過事先的程式化處理而設定卷積計算的權重參數parmWGT(n,k)的過程。接著，本文將說明記憶體電路在第二階段STG2的運作。
根據本揭露的構想，第二階段STG2的運作可進一步區分為三個子階段STG2-1、STG2-2、STG2-3。第6A、6B、6C圖將說明，在子階段STG2-1中，控制器131透過在字元線施加電壓的方式設定輸入參數parmIN[n]。第8、9、10圖將說明，在子階段STG2-2中，感測模組(detMDL)134、選取模組(selMDL)136依照感測路徑的不同，分別讀取與卷積計算電路conCKT[1]~conCKT[N]對應之，代表卷積計算結果的輸出電壓Vout[1]~Vout[N]。第11圖將說明，在子階段STG2-3中，讀取電路135讀取自選取模組(selMDL)136傳出的讀取電壓Vrd，並將讀取電壓Vrd轉換為代表卷積計算結果的J個讀取位元R[J：1]。
請參見第6A、6B、6C圖，其係以字元線WL[n*2-1]、WL[n*2]的電壓組合代表不同的輸入參數parmIN[n]之示意圖。第6A、6B、6C圖分別為，與存算單元memCU(n,k)對應的輸入參數parmIN[n]的數值為1、0、 -1(parmIN[n]=1、0、-1)時，控制器131透過字元線WL[n*2-1]、WL[n*2]設定記憶胞MC1~MC4中的N型浮閘電晶體的閘極電壓的方式。
為便於識別，在第6A、6B、6C圖中，以較粗的實線代表將字元線WL[n*2-1]、WL[n*2]的電壓設為5V的情形；以較細的虛線代表將字元線WL[n*2-1]、WL[n*2]的電壓設為0V的情形。當字元線WL[n*2-1]電壓被設為0V時，記憶胞MC1、MC2內的N型浮閘電晶體將斷開；且，當字元線WL[n*2]的電壓被設為0V時，記憶胞MC3、MC4內的N型浮閘電晶體將斷開。因此，第6A、6B、6C圖以虛線的叉號標示因字元線WL[n*2-1]、WL[n*2]被設為0V而不導通的記憶胞MC1~MC4。
如第6A圖所示，當輸入參數parmIN[n]等於1(parmIN[n]=1)時，與字元線WL[n*2-1]相連之記憶胞MC1、MC2內的N型浮閘電晶體的閘極被設為5V；且，與字元線WL[n*2]相連之記憶胞MC3、MC4內的N型浮閘電晶體的閘極被設為0V。如第6B圖所示，當輸入參數parmIN[n]等於0(parmIN[n]=0)時，與字元線WL[n*2-1]相連之記憶胞MC1、MC2內的N型浮閘電晶體的閘極被設為0V；且，與字元線WL[n*2]相連之記憶胞MC3、MC4內的N型浮閘電晶體的閘極被設為0V。如第6C圖所示，當輸入參數parmIN[n]等於-1(parmIN[n]=-1)時，與字元線WL[n*2-1]相連之記憶胞MC1、MC2內的N型浮閘電晶體的閘極被設為0V；且，與字元線WL[n*2]相連之記憶胞MC3、MC4內的N型浮閘電晶體的閘極被設為5V。
表4定義字元線WL[n*2-1]、WL[n*2]的電壓組合，與輸入參數parmIN[n]之對應關係的預設規則表。此份預設規則表可存放在儲存電路11，供控制器131存取使用。當控制器131自主機接收輸入參數parmIN[n]後，可基於第6A、6B、6C圖的定義，決定施加於字元線WL[n*2-1]、WL]n*2]的電壓。
Figure 111138619-A0305-02-0017-4
第4A、4B、4C圖與表3已說明如何利用存算單元memCU(n,k)內的記憶胞MC1~MC4的程式化狀態或抹除化狀態的組合，代表不同的權重參數parmWGT(n,k)的數值(1、0、-1)。另，第6A、6B、6C圖與表4已說明如利用字元線WL[n*2-1]、WL[n*2]施加的電壓組合代表不同的輸入參數parmIN[n]的數值(parmIN[n]=1、0、-1)。在此基礎上，可進一步將3個權重參數parmWGT(n,k)之數值(parmWGT(n,k)=1、0、-1)搭配3個輸入參數parmIN[n]之數值(parmIN[n]=1、0、-1)而形成9種卷積計算組合。
隨著權重參數parmWGT(n,k)的數值(1,0,-1)與輸入參數parmIN[n]的數值(1、0、-1)的組合不同，流經位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]也跟著變動。其中，因位元線BL[n*2-1]電連接於記憶胞MC1、MC3的緣故，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]取決於記憶胞MC1、MC3的導通電流Id1、Id3。同樣的，因位元線BL[n*2]電連接於記憶胞MC2、MC4的緣故，流經位元線BL[n*2]的感測電流IBL[n*2]取決於記憶胞MC2、MC4的導通電流Id2、Id4。根據本揭露的構想，電流感測電路crSCKT[n]可用於計算由存算單元memCU(n,k)產生的感測電流IBL[n*2-1]、IBL[n*2)間的差值(IBL[n*2-1]-IBL[n*2])。此處將存算單元memCU(n,k)所造成之感測 電流IBL[n*2-1]、IBL[n*2]之間的電流差值(IBL[n*2-1]-IBL[n*2])定義為，單元電流差值△I(n,k)。即，△I(n,k)=IBL[n*2-1]-IBL[n*2]。
請參見表5，其係彙整當權重參數parmWGT(n,k)的數值為1時，流經位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]如何隨著輸入參數parmIN[n]的數值(parmIN[n]=1、0、-1)而改變的各種組合。
Figure 111138619-A0305-02-0018-5
由第4A圖可以得知，當權重參數parmWGT(n,k)的數值為1時，記憶胞MC1、MC4為程式化狀態，且記憶胞MC2、MC3為抹除狀態。隨著輸入參數parmIN[n]的數值改變，記憶胞MC1~MC4的導通狀態也跟著改變。關於表5的各項數值，請參見下述說明。
請同時參見第4A、6A圖。由第6A圖可以看出，當輸入參數parmIN[n]的數值為1時，記憶胞MC3、MC4內的N型浮閘電晶體均為斷開，故位元線BL[n*2-1]僅受記憶胞MC1為程式化狀態或抹除狀態影響、位元線BL[n*2]僅受記憶胞MC2的程式化狀態或抹除狀態影響。當控制器以parmWGT(n,k)=1且parmIN[n]=1設定存算單元memCU(n,k)時，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]將由被字元線WL[n*2-1]=5V的電壓導通且處於抹除狀態的記憶胞MC1而決定(此時流經記憶胞M1的導通電流Id1=1μA)；流經位元線BL[n*2]的感測電流IBL[n*2]將由字元線WL[n*2-1]=5V的電壓導通且處於程式化狀態的記憶胞MC2而決定(此時流經記憶胞M2的導通電流Id2=0μA)。即，感測電流IBL[n*2-1]=Id1=1μA，且感測電流IBL[n*2]=Id2=0μA。
請同時參見第4A、6B圖。由第6B圖可以看出，當輸入參數parmIN[n]的數值為0時，記憶胞MC1~MC4內的N型浮閘電晶體均為斷開，故位元線BL[n*2-1]不受記憶胞MC1、MC3處於程式化狀態或抹除狀態所影響，且位元線BL[n*2]亦不受記憶胞MC2、MC4處於程式化狀態或抹除狀態所影響。因此，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]=Id1=1μA，且流經位元線BL[n*2]的感測電流IBL[n*2]=Id2=0μA。
請同時參見第4A、6C圖。由第6C圖可以看出，當輸入參數parmIN[n]的數值為-1時，記憶胞MC1、MC2內的N型浮閘電晶體均為斷開，故位元線BL[n*2-1]僅受記憶胞MC3為程式化狀態或抹除狀態影響、位元線 BL[n*2]僅受記憶胞MC4為程式化狀態或抹除狀態影響。當控制器以parmWGT(n,k)=1且parmIN[n]=-1設定存算單元memCU(n,k)時，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]將由被字元線WL[n*2-1]=5V的電壓導通且處於程式化狀態的記憶胞MC3決定(此時流經記憶胞M3的導通電流Id3=0μA)；流經位元線BL[n*2]的感測電流IBL[n*2]將由字元線WL[n*2-1]=5V的電壓導通且處於抹除狀態的記憶胞MC4決定(此時流經記憶胞M4的導通電流Id4=1μA)。即，感測電流IBL[n*2-1]=Id3=0μA，且感測電流IBL[n*2]=Id4=1μA。
請參見表6，其係彙整當權重參數parmWGT(n,k)的數值為0時，流經位元線BL[n*2-1]、BL[n*2]的電流IBL[n*2-1]、IBL[n*2]如何隨著不同的輸入參數parmIN[n]之數值(parmIN[n]=1、0、-1)而改變的各種組合。關於表6所列的各項數值，可類推表5的說明得知故不再詳述。
Figure 111138619-A0305-02-0020-7
Figure 111138619-A0305-02-0021-8
請參見表7，其係彙整當權重參數parmWGT(n,k)的數值為-1時，流經位元線BL[n*2-1]、BL[n*2]的電流IBL[n*2-1]、IBL[n*2]如何隨著不同的輸入參數parmIN[n]之數值(parmIN[n]=1、0、-1)而改變的各種組合。關於表7所列的各項數值，可類推表5的說明得知故不再詳述。
Figure 111138619-A0305-02-0021-10
Figure 111138619-A0305-02-0022-11
根據表5、6、7的說明，權重參數parmWGT(n,k)(parmWGT(n,k)=1、0、-1)搭配輸入參數parmIN[n](parmIN[n]=1、0、-1)共有9種組合，與這9種組合相對應之單元電流差值△I(n,k)彙整於表8。
Figure 111138619-A0305-02-0022-12
由表8可以看出，單元電流差值△I(n,k)的大小，相當於權重參數parmWGT(n,k)與輸入參數parmIN[n]的乘積，△I(n,k)=parmWGT(n,k)*parmIN[n]。例如，當權重參數parmWGT(n,k)=1且輸入參數parmIN[n]=1時，兩者的乘積為1(parmWGT(n,k)*parmIN[n]=1)，且單元電流差值△I(n,k)為1μA。由表8可以看出，採用其餘組合時，權重參數parmWGT(n,k)與輸入參數parmIN[n]的乘積，亦等於單元電流差值△I(n,k)。
如前所述，電流感測電路crSCKT[n]可根據單元電流差值△I(n,k)而得知與存算單元memCU(n,k)所對應之權重參數parmWGT(n,k)和輸入參數parmIN[n]的乘積。又，參看第2圖可以看出，切換電路CKT[n]共包含K個存算單元memCU(n,1)~memCU(n,K)，且存算單元memCU(n,1)~memCU(n,K)均電連接於相同的位元線BL[n*2-1]、BL[n*2]。
因此，流經位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]同時受到同樣在第n個感測路徑上的K個存算單元memCU(n,1)~memCU(n,K)所影響。也就是說，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]受到存算單元memCU(n,1)~memCU(n,K)中的記憶胞MC1、MC3影響；且，流經位元線BL[n*2]的感測電流IBL[n*2]受到存算單元memCU(n,1)~memCU(n,K)中的記憶胞MC2、MC4影響。因此，電流感測電路crSCKT[n]針對第n個感測路徑感測位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]時，流經位元線BL[n*2-1]的感測電流IBL[n*2-1]相當於存算單元memCU(n,1)~memCU(n,K)的導通電流Id1、Id3的總和；且，流經位元線BL[n*2]的感測電流IBL[n*2]相當於存算單元memCU(n,1)~memCU(n,K)的導通電流Id2、Id4的總和。
在記憶體陣列中，共包含N個感測路徑。因此，輸入參數parmIN[n]的設定與卷積計算結果的讀取過程，將依照不同的感測路徑分別進行。針對個別的感測路徑設定輸入參數parmIN[n]之設定時，採同步方式設定。即，透過與卷積計算電路conCKT[n]相連的字元線WL[n*2-1]、WL[n*2]施加電壓的方式，設定存算單元memCU(n,1)~memCU(n,K)的輸入參數parmIN[n]。且電流感測電路crSCKT[n]自與第n個感測路徑對應的位元線BL[n*2-1]、BL[n*2]接收感測電流IBL[n*2-1]、IBL[n*2]。
根據本揭露的構想，電流感測電路crSCKT[n]同時讀取K個存算單元memCU(n,1)~memCU(n,K)所產生的單元電流差值△I(n,1)~△I(n,K)的加總結果。即，流經位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]並非與單一個存算單元memCU(n,k)對應的權重參數parmWGT(n,k)和輸入參數parmIN[n]相乘後的結果，而是代表將存算單元memCU(n,1)~memCU(n,K)的權重參數parmWGT(n,1)~parmWGT(n,K)分別和輸入參 數parmIN[n]相乘得出K個乘積(parmWGT(n,1)*parmIN[n]~parmWGT(n,K)*parmIN[n])後，再將這K個乘積累加後的累加值。
請參見第7圖，其係控制器在第二階段STG2對卷積計算電路conCKT[n]的存算單元memCU(n,1)~memCU(n,K)設定輸入參數parmIN[n]，並進行卷積計算與讀取的流程圖。首先，根據第6A、6B、6C圖的說明，根據輸入參數parmIN[n]的數值而設定字元線WL[n*2-1]、WL[n*2]的電壓(步驟S91)。接著，卷積計算電路conCKT[n]輸出感測電流I1BL[n*2-1]至位元線BL[n*2-1]，以及輸出感測電流IBL[n*2-1]至位元線BL[n*2](步驟S93)。步驟S91、S93說明如何在子階段STG2-1，產生與卷積計算電路conCKT[n]對應的感測電流IBL[n*2-1]。
其後，在子階段STG2-2，路徑感測電路ptDCKT[n]將感測電流IBL[n*2-1]、IBL[n*2-1]轉換為輸出電壓Vout[n](步驟S95)。其中，步驟S95進一步包含以下步驟：電流感測電路crSCKT[n]根據感測電流IBL[n*2-1]、IBL[n*2-1]產生路徑電流差值△I[n](步驟S95a)；且，電流轉電壓電路cr2vCKT[n]將路徑電流差值△I[n]轉換為輸出電壓Vout[n](步驟S95c)。接著，再由切換電路swCKT[n]將輸出電壓Vout[n]傳送至讀取電路135(步驟S97)。
最後，在子階段STG2-3，讀取電路135將接收自選取模組(selMDL)136傳出的讀取電壓Vrd。且，讀取電路135將讀取電壓Vrd轉換為代表卷積計算結果的讀取位元R[J：1](步驟S99)。
請參見第8圖，其係與第n個感測路徑對應之電流感測電路crSCKT[n]與電流轉電壓電路cr2vCKT[n]，輸出與第n個感測路徑對應之卷積計算結果對應的輸出電壓Vout[n]之示意圖。
電流感測電路crSCKT[n]包含：形成鏡像電路的PMOS電晶體MP1b、MP2b；接收探測信號prob的PMOS電晶體MP1a、MP2a，以及與 位元線相連的NMOS電晶體MN1、MN2。PMOS電晶體MP1b、MP2b、MP1a、MP2a的源極均電連接於供應電壓Vcc。PMOS電晶體MP1a、MP1b的汲極電連接於端點N1；PMOS電晶體MP2a、MP2b的汲極電連接於端點N2。PMOS電晶體MP1b、MP2b的閘極電連接於彼此，且PMOS電晶體MP1b的閘極電連接於汲極。PMOS電晶體MP1a、MP2a的閘極接收探測信號prob。NMOS電晶體MN1、MN2的閘極電連接於彼此。NMOS電晶體MN1的汲極電連接於端點N1；NMOS電晶體MN2的汲極電連接於端點N2。此處假設PMOS電晶體MP1b、MP2b的長寬比(aspect ratio)相等，因此，流經PMOS電晶體MP1b、MP2b的電流相等。
當電流感測電路crSCKT[n]讀取位元線BL[n*2-1]、BL[n*2]的感測電流IBL[n*2-1]、IBL[n*2]時，首先，在路徑感測期間Tprd的一開始將探測信號prob設為0V(prob=0V)，使PMOS電晶體MP1a、MP2a導通。隨著PMOS電晶體MP1a、MP2a的導通，端點N1、N2的電壓將上升至供應電壓Vcc。接著，將探測信號prob設為供應電壓Vcc(prob=Vcc)，使PMOS電晶體MP1a、MP2a斷開。當PMOS電晶體MP1a、MP2a斷開時，流經PMOS電晶體MP1b、NMOS電晶體MN1的電流I1等於流經位元線BL[n*2-1]的感測電流IBL[n*2-1](I1=IBL[n*2-1])；流經NMOS電晶體MN2的電流I2等於流經位元線BL[n*2]的感測電流IBL[n*2](I2=IBL[n*2])。
再者，因PMOS電晶體MP1b、MP2b形成電流鏡的緣故，流經PMOS電晶體MP2b的電流I3等於流經PMOS電晶體MP1b的電流I1(I3=I1)。據此可以推知，I3=I1=IBL[n*2-1]。此外，流經PMOS電晶體MP2b的電流I3與流經NMOS電晶體MN2的電流I2之間存在一個電流差值(I3-I2)。這個電流差值(I3-I2)相當於感測電流IBL[n*2-1]、IBL[n*2]之間的差值(I3-I2=IBL[n*2-1]-IBL[n*2])。此處將此電流差值(I3-I2)定義為，與第n個感測路徑 對應的路徑電流差值(△I[n]=IBL[n*2-1]-IBL[n*2])。具此路徑電流差值(△I[n]=IBL[n*2-1]-IBL[n*2])的電流，將流往電流轉電壓電路cr2vCKT[n]。
電流轉電壓電路cr2vCKT[n]包含：運算放大器OP與轉換電阻Rcv。運算放大器OP的非反相輸入端接收參考電壓Vref，反相輸入端電連接於端點N2。運算放大器OP的輸出端電連接於swCKT[n]。轉換電阻Rcv的兩端分別電連接於運算放大器OP的反相輸入端和輸出端。根據運算放大器OP的特性，路徑電流差值△I[n]並不會流進運算放大器OP內，而是經由轉換電阻Rcv流向運算放大器OP的輸出端。且，運算放大器OP的非反相輸入端和反相輸入端的電壓相等(均為參考電壓Vref)。因此，可根據運算放大器OP的反相輸入端的電壓(參考電壓Vref)與路徑電流差值△I[n]而計算輸出電壓Vout[n]。即，Vout[n]=Vref+△I[n]*Rcv
切換電路swCKT[n]包含彼此電連接的取樣開關與取樣電容Csmp。此處假設取樣開關為傳輸閘(transmission gate)TG1、TG2。其中，傳輸閘TG1電連接於電流轉電壓電路cr2vCKT[n]的輸出端，且傳輸閘TG1由讀取致能信號EN[n]控制。傳輸閘TG2電連接於讀取電路135，且傳輸閘TG2由反相讀取致能信號ENb[n]控制。
根據本發明的構想，傳輸閘TG1的導通期間，早於傳輸閘TG2的導通期間。當傳輸閘TG1導通且傳輸閘TG2斷開時，傳輸閘TG1將輸出電壓Vout[n]傳導至端點Ns，並利用輸出電壓Vout[n]對取樣電容Csmp進行充電。當傳輸閘TG1斷開且傳輸閘TG2導通時，取樣電容Csmp進行放電。傳輸閘TG2將蓄積於取樣電容Csmp的電荷傳導至讀取電路135作為讀取電壓Vrd。因此，藉由切換電路swCKT[n]的設置，輸出電壓Vout[n]並非直接傳送至讀取電路135，而是以取樣的方式，非即時地轉換為讀取電壓Vrd後，再傳送至讀取電路135。固然，路徑感測電路ptDCKT[n]亦可不搭配切換電 路swCKT[n]使用，而是將輸出電壓Vout[n]直接傳送至讀取電路135。但在N個感測路徑，藉由切換電路swCKT[1]~swCKT[N]的設置，可減少所需之讀取電路135的個數，達到降低成本的效果。
偏壓電路137包含帶差參考電路(bandgap reference circuit)bgCKT、比較器CMP、參考電阻Rref與開關電晶體Msw。開關電晶體Msw的汲極電連接於NMOS電晶體MN1、MN2的閘極；閘極電連接於比較器CMP的輸出端；源極電連接於比較器CMP的反相輸入端(-)和參考電阻Rref。參考電阻Rref的另一端電連接於接地電壓Vss。
帶差參考電路bgCKT接收供應電壓Vcc與接地電壓Vss後，提供帶差電壓Vbg(例如，1V)至比較器CMP的非反相輸入端(+)。基於虛擬接地的特性，比較器CMP的反相輸入端(-)將帶差電壓Vbg傳導至參考電阻Rref與開關電晶體Msw。隨著開關電晶體Msw的導通，開關電晶體Msw的汲極將穩定地維持在帶差電壓Vbg和臨界電壓Vth的總和。此處將開關電晶體Msw的汲極電壓稱為偏壓Vbs(Vbs=Vbg+Vth)。偏壓電路137將偏壓Vbs傳送至NMOS電晶體MN1、MN2的閘極，使NMOS電晶體MN1、MN2維持導通狀態。
關於路徑感測電路ptDCKT[n]、切換電路swCKT[n]搭配多個感測路徑時的操作，可參見第9、10圖的舉例。第9圖為，當N>2的情況。第10圖為，當N=2時，可透過共用控制信號的方式，減少所需之信號線的數量。
請參見第9圖，其係記憶體電路在第二階段STG2讀取N個感測路徑之卷積計算結果之波形圖。請同時參見第1、8、9圖。在此圖式中，由上而下的波形依序為，與第1個感測路徑(n=1)對應的字元線WL[1]、WL[2]、與第2個感測路徑(n=2)對應的字元線WL[3]、WL[4]、與第N個感測路徑(n=N)對應的字元線WL[N*2-1]、WL[N*2]、與第1個感測路徑(n=1)對 應的讀取致能信號EN[1]、反相讀取致能信號ENb[1]、與第2個感測路徑(n=2)對應的讀取致能信號EN[2]、反相讀取致能信號ENb[2]，與第N個感測路徑(n=N)對應的讀取致能信號EN[N]、反相讀取致能信號ENb[N]，以及讀取電壓Vrd。
第一階段STG1介於時點t1~t2間，第二階段STG2介於時點t2~t9間。以下按照時間順序說明信號的變化方式。
在時點t2~t3間，對捲積計算電路conCKT[1]進行子階段STG2-1、STG2-2的操作。控制器131根據輸入參數parmIN[n]設定字元線WL[1]、WL[2]的電壓，在此同時，電流感測電路crSCKT[1]將感測到與第1個感測路徑對應的路徑電流差值△I[1]，且電流轉電壓電路cr2vCKT[n]產生輸出電壓Vout[1]。此外，在時點t2~t3間，讀取致能信號EN[1]設為邏輯高位準，因此，切換電路swCKT[1]透過輸出電壓Vout[1]而對取樣電容Csmp進行充電，使切換電路swCKT[n]內的端點Ns的電壓上升至輸出電壓Vout[1]。
在時點t3~t4間，對捲積計算電路conCKT[2]進行子階段STG2-1、STG2-2的操作。控制器131根據輸入參數parmIN[n]設定字元線WL[3]、WL[4]的電壓，在此同時，電流感測電路crSCKT[2]將感測到與第2個感測路徑對應的路徑電流差值△I[2]，且電流轉電壓電路cr2vCKT[n]產生輸出電壓Vout[2]。此外，在時點t3~t4間，亦對捲積計算電路conCKT[1]進行子階段STG2-3的操作。反相讀取致能信號ENb[1]與讀取致能信號EN[2]均被設為邏輯高位準。因此，切換電路swCKT[1]中的傳輸閘TG2隨著被設為邏輯高位準的反相讀取致能信號ENb[1](ENb[1]=H)而導通，並將端點Ns的電壓(Ns=Vout[1])傳導至讀取電路135，作為讀取電壓Vrd使用(Vrd=Vout[1])。且，隨著被設為邏輯高位準的讀取致能信號 EN[2](EN[2]=H)，切換電路swCKT[2]透過輸出電壓Vout[2]而對取樣電容Csmp進行充電，使端點Ns的電壓上升至輸出電壓Vout[2]。
在時點t7~t8間，對捲積計算電路conCKT[N]進行子階段STG2-1、STG2-2的操作。控制器131根據輸入參數parmIN[N]設定字元線WL[N*2-1]、WL[N*2]的電壓，在此同時，電流感測電路crSCKT[N]將感測到與第N個感測路徑對應的路徑電流差值△I[N]，且電流轉電壓電路cr2vCKT[n]產生輸出電壓Vout[N]。此外，在時點t7~t8間，亦對捲積計算電路conCKT[N-1]進行子階段STG2-3的操作。反相讀取致能信號ENb[N-1])與讀取致能信號EN[N]均被設為邏輯高位準。因此，切換電路swCKT[N-1]中的傳輸閘TG2隨著被設為邏輯高位準的反讀取致能信號ENb[N-1](ENb[N-1]=H)而導通，並將端點Ns的電壓(Ns=Vout[N-1])傳導至讀取電路135，作為讀取電壓Vrd使用(Vrd=Vout[N-1])。且，隨著被設為邏輯高位準的讀取致能信號EN[N](EN[N]=H)，切換電路swCKT[N]透過輸出電壓Vout[n]而對取樣電容Csmp進行充電，使端點Ns的電壓上升至輸出電壓Vout[n](Ns=Vout[N])。
在時點t8~t9間，對捲積計算電路conCKT[N]進行子階段STG2-3的操作。反相讀取致能信號ENb[N]被設為邏輯高位準。因此，切換電路swCKT[n]中的傳輸閘TG2隨著被設為邏輯高位準的反相讀取致能信號ENb[N](ENb[N]=H)而導通，並將端點Ns的電壓(Ns=Vout[N])傳導至讀取電路135，作為讀取電壓Vrd使用(Vrd=Vout[N])。
在此實施例中，假設將讀取致能信號、反相讀取致能信號設為邏輯高位準的期間為路徑感測期間Tprd。根據前述說明可以得知，於時點t2~t8期間，讀取致能信號EN[1]~EN[N]被輪流設為邏輯高位準；以及，於時點t3~t9期間，反相讀取致能信號ENb[1]~ENb[N]被輪流設為邏輯高位準。 因此，時點t2~t8期間相當於N個路徑感測期間N*Tprd，且時點t2~t9期間相當於(N+1)個路徑感測期間(N+1)*Tprd。
此外，在第9圖中，反相讀取致能信號ENb[1]與讀取致能信號EN[2]的邏輯高位準期間相同，故兩者可共用相同的信號線。同理，反相讀取致能信號ENb[2]與讀取致能信號EN[3]的邏輯高位準期間相同，故兩者可共用相同的信號線。由此可知，採用第9圖的作法時，切換電路swCKT[1]~swCKT[N]需搭配(N+1)條控制線進行切換，且需要(N+1)個路徑感測期間(N+1)*Tprd。
第9圖說明讀取電路包含多個感測路徑時，對多個感測路徑輪流進行卷積計算的控制方式。接著，第10圖將說明，當感測路徑的數量為2(N=2)時，可透過共用控制信號的方式，減少所需之信號線的數量。
請參見第10圖，其係記憶體電路在第二階段STG2讀取2個感測路徑之卷積計算結果之波形圖。請同時參見第1、8、10圖。在此圖式中，由上而下的波形依序為，與第1個感測路徑對應的字元線WL[1]、WL[2]、與第2個感測路徑對應的字元線WL[3]、WL[4]、與第1個感測路徑對應的讀取致能信號EN[1]和與第2個感測路徑對應的反相讀取致能信號ENb[2](即，EN[1]=ENb[2])，以及，與第1個感測路徑對應的反相讀取致能信號ENb[1]和與第2個感測路徑對應的讀取致能信號EN[2](即，ENb[1]=EN[2])。因此處的信號切換方式與第9圖相似，故不再詳述。
從第10圖可以看出，第五列的波形(EN[1]=ENb[2])和第六列的波形(ENb[1]=EN[2])呈現互補的關係，因此，在控制時，僅需提供一個控制信號，並搭配一個反相器即可。因此，當N=2時，可以較容易產生讀取致能信號EN[1]、EN[2]與反相讀取致能信號ENb[1]、ENb[2]。
請特別留意，由於第10圖的感測路徑的數量較少(N=2)，第一階段STG1所需進行程式化的期間較第9圖的第一階段STG1所需的期間更短。此外，比較第9、10圖可以看出，第二階段STG2的期間隨著感測路徑的數量(N)而改變。在第9圖中，第二階段STG2的期間相當於(N+1)*Tprd；在第10圖中，第二階段STG2的期間相當於3*Tprd。因此，當感測路徑的個數越少(N較小)時，第一階段STG1與第二階段STG2的時間可以更快速的交替進行。
請參見第11圖，其係讀取電路的架構之示意圖。讀取電路135可為類比轉數位電路(analog to digital converter，簡稱為ADC)。讀取電路135包含：電流源SRC、分壓電路135a、穩壓電阻Rstb、比較電路135c與編碼器(encoder)135e。其中，分壓電路135a包含K*2個彼此串聯的分壓電阻dR[1]~dR[K*2]，且比較電路135c包含K*2個彼此並聯的比較器CMP[1]~CMP[K*2]。
電流源SRC提供一個預設電流Icell，且預設電流Icell流經分壓電路135a中的每個分壓電阻dR[1]~dR[K*2]。其中，預設電流Icell的電流值根據感測路徑上的記憶胞的數量而決定。根據本揭露的構想，分壓電阻dR[1]~dR[K-1]、dR[K+1]~dR[K*2]的電阻值為Rd，且分壓電阻dR[K]、dR[K+1]的電阻值為0.5*Rd。其中，將分壓電阻dR[K]、dR[K+1]彼此相連的端點定義為調整端點Nadj。調整端點Nadj的電壓值取決於預設電流Icell的電流值和穩壓電阻Rstb的電阻值。在此實施例中，可透過改變穩壓電阻Rstb的電阻值的方式，將調整端點Nadj的電壓值設為參考電壓Vref(Nadj=Vref)。
隨著預設電流Icell的流經，分壓電路135a在供應電壓Vcc和穩壓電阻Rstb之間，共存在K*2個分壓端點。此處將這K*2個分壓端點的電壓定義為基準電壓Vstd[1]~Vstd[K*2]。K*2個分壓端點分別電連接至比較器CMP[1]~CMP[K*2]的反相輸入端(-)。比較器CMP[1]~CMP[K*2]的非反相輸入端(+)均電連接於切換電路swCKT[1]~swCKT[N]，並自切換電路swCKT[1]~swCKT[N]接收讀取電壓Vrd。
基準電壓Vstd[1]~Vstd[K*2]的電壓值隨參考電壓Vref、分壓電阻dR[1]~dR[K*2]與預設電流Icell改變(如表9所列示)。因此，基準電壓Vstd[1]~Vstd[K*2]的電壓值均不相同。據此，比較器CMP[1]~CMP[K*2]根據基準電壓Vstd[1]~Vstd[K*2]與讀取電壓Vrd的比較，將產生K*2個放大器比較結果A[1]~A[K*2]。其後，編碼器135e再將放大器比較結果A[1]~A[K*2]轉換為讀取位元R[J：1]。
為便於說明分壓電路135a如何產生放大器比較結果A[1]~A[K*2]，此處以表9彙整在第11圖中，比較器CMP[1]~CMP[K*2]相關的信號和參數。
Figure 111138619-A0305-02-0032-13
Figure 111138619-A0305-02-0033-14
接著，此處進一步假設在K=3時，讀取電路135的運作方式。基於此種假設，與讀取電路135的操作相關的參數如表10所彙整。其中，表10亦說明編碼器135e將放大器比較結果A[1]~A[6]轉換為讀取位元R[3：1]的方式。
Figure 111138619-A0305-02-0033-16
Figure 111138619-A0305-02-0034-17
請同時參見第8、11圖與表10。當K=3時，路徑電流差值△I[n]將介於-3μA至3μA間。由於運算放大器OP的兩個輸入端之間為虛擬接地的關係，運算放大器OP的兩個輸入端的電壓均等於參考電壓Vref。且，基於運算放大器OP的特性，路徑電流差值△I[n]並不會流入運算放大器OP。因 此，輸出電壓Vout[n]可表示為，Vout[n]=Vref-△I[n]*Rcv。因此，輸出電壓Vout[n]將隨著路徑電流差值△I[n]的改變而變化。又因切換電路swCKT[n]透過取樣電容Csmp將輸出電壓Vout[n]傳導至讀取電壓Vrd的緣故，讀取電壓Vrd等於取樣後的輸出電壓Vout[n]。由於路徑電流差值△I[n]介於-3μA與+3μA之間，在此實施例中，讀取電壓Vrd的電壓值可能為：(Vref-3μA*Rcv)、(Vref-2μA*Rcv)、(Vref-1μA*Rcv)、Vref、(Vref+1μA*Rcv)、(Vref+2μA*Rcv)、(Vref+3μA*Rcv)。
為能區別讀取電壓Vrd可能的七種電壓值，比較電路135c需設置6個彼此等距的基準電壓Vstd[1]~Vstd[6]。藉由將讀取電壓Vrd和這六個基準電壓Vstd[1]~Vstd[6]分別比對後的結果，判斷讀取電壓Vrd的電壓值所在的範圍。
例如，當讀取電壓Vrd的電壓值較這6個基準電壓Vstd[1]~Vstd[6]都高時，代表讀取電壓Vrd的電壓值為，Vrd=(Vref+3μA*Rcv)。且，延續前述說明可以得知，當讀取電壓Vrd=(Vref+3μA*Rcv))時，代表路徑電流差值△I[n]=3μA，並可進一步推知在此感測路徑上的K=3個存算單元所對應計算出的K個乘積的加總結果為3。換言之，在同一個感測路徑上的K=3個存算單元對應的乘積均各自等於1。
又如，當讀取電壓Vrd的電壓值較最高的基準電壓Vstd[6]低，但較其餘的五個基準電壓Vstd[1]~Vstd[5]高時，代表讀取電壓Vrd的電壓值為，Vrd=(Vref+2μA*Rcv)。延續前述說明可以得知，當讀取電壓Vrd=(Vref+2μA*Rcv))時，代表路徑電流差值△I[n]=2μA。據此，可進一步推知在此感測路徑上的K=3個存算單元所對應計算出的乘積的加總結果為 2。換言之，在此感測路徑上的K=3個存算單元對應的乘積可能為：其中一個存算單元對應的乘積為0，另外兩個存算單元對應的乘積均為1。
再如，當讀取電壓Vrd的電壓值較最高的兩個基準電壓Vstd[5]、Vstd[6]低，但較其餘的四個基準電壓Vstd[1]~Vstd[4]高時，代表讀取電壓Vrd的電壓值為，Vrd=(Vref+1μA*Rcv)。延續前述說明可以得知，當讀取電壓Vrd=(Vref+1μA*Rcv))時，代表路徑電流差值△I[n]=1μA。據此，可進一步推知在此感測路徑上的K=3個存算單元所對應計算出的乘積的加總結果為1。換言之，在此感測路徑上的K=3個存算單元對應的乘積可能為以下情況。一種情況為，其中一個存算單元對應的乘積為1，另外兩個存算單元對應的乘積均為0。另一種情況為，其中一個存算單元對應的乘積為-1，另外兩個存算單元對應的乘積均為+1。由於卷積計算只需考慮乘積加總的結果，此處無須進一步區分△I[n]=1μA是基於哪種可能的情況所衍生的。
關於讀取電壓Vrd可能為其餘電壓值的情況，亦可類推前述說明得知。承上，讀取電壓Vrd的電壓值，確實可以反映在同一個感測路徑上的K個存算單元的乘積總和。接著說明當K=3時，分壓電路135a如何提供K*2=6個基準電壓Vstd[1]~Vstd[6]，作為判斷讀取電壓Vrd的電壓值使用。
當K=3時，分壓電路135a包含彼此串聯的分壓電阻dR[1]~dR[6]，且比較電路135c包含彼此並聯的6個比較器CMP[1]~CMP[6]。分壓電阻dR[1]、dR[2]、dR[5]、dR[6]的電阻值為Rd(dR[1]=dR[2]=dR[5]=dR[6]=0.5*Rd])，分壓電阻dR[3]、dR[4]的電阻值為0.5*Rd(dR[3]=dR[4=0.5*Rd])。分壓電阻dR[3]、dR[4]彼此相連的端點定義 為調整端點Nadj。如前所述，此處將透過對穩壓電阻Rstb的電阻值之調整，使調整端點Nadj的電壓值等於參考電壓Vref(Nadj=Vref)。
比較器CMP[1]~CMP[6]的非反相輸入端(+)接收讀取電壓Vrd。分壓電阻dR[1]~dR[6]共形成分別位於分壓電阻dR[1]、dR[2]、dR[3]上方，以及分壓電阻dR[4]、dR[5]、dR[6]下方的6個分壓端點。這6個分壓端點分別電連接至比較器CMP[1]~CMP[6]的反相輸入端(-)。此處將分壓端點上的電壓定義為第一階基準電壓Vstd[1]~第六階基準電壓Vstd[6]。其中，第一階基準電壓Vstd[1]的電壓值(Vstd[6]=Vref-2.5*Rd)最低、第六階基準電壓Vstd[6]的電壓值(Vstd[6]=Vref+2.5*Rd)最高。
換言之，比較器CMP[1]~CMP[6]同時將讀取電壓Vrd與第一階基準電壓Vstd[1]~第六階基準電壓Vstd[6]分別進行比較，並各自輸出放大器比較結果A[1]~A[6]。請留意，第一階基準電壓Vstd[1]~第六階基準電壓Vstd[6]是由分壓電阻dR[1]~dR[6]根據穩壓電阻Rstb與預設電流Icell而產生，其電壓值並不會隨著感測路徑的不同而改變。
此處可以將放大器CMP[1]~CMP[6]的輸出共同視為一個長度為K*2=6個位元的位元組合A[6：1]。例如，位元組合A[6：1]的最高有效位元(most significant bit，簡稱為MSB)代表比較器CMP[6]產生的放大器比較結果A[6]；位元組合A[6：1]的最低有效位元(least significant bit，簡稱為LSB)代表比較器CMP[1]產生的放大器比較結果A[1]；其餘類推。如表10所列，放大器CMP[1]~CMP[6]輸出的位元組合A[6：1]，相當於以數位方式代表與卷積計算電路conCKT[n]對應的卷積計算結果。
基於成本考量，期能減少在主機與記憶體電路間的接線數量。因此，在第11圖中，可另於讀取電路135中設置編碼器135e，用於將位元數量較多的放大器比較結果A[1]~A[K*2]轉換為位元數量較少的卷積計算結果R[J：1]。延續前述K=3的假設，則編碼器135e可提供長度為3個位元的卷積計算結果R[J：1](如表9所示)。其中，以MSB代表電流方向，並以另外兩個位元代表電流值。例如，當放大器比較結果A[3：1]為“011”時，以MSB的“0”代表電流方向為負，並以其餘的兩個位元“00”代表電流值為3μA。據此，卷積計算結果R[3：1]便代表，與卷積計算電路conCKT[n]對應的卷積計算結果為-3。
前述實施例係以反或閘(NOR)快閃記憶體之記憶胞為例，但本發明的系統架構(如第1圖所示)所搭配的記憶胞並不限於反或閘(NOR)快閃記憶體。例如，第12圖為使用RRAM架構作為記憶胞的第n個感測路徑。
請參見第12圖，其係存算單元memCU(n,1)’~memCU(n,K)’採用RRAM作為記憶胞時的第n個感測路徑之示意圖。採用RRAM作為記憶胞時，第n個感測路徑包含：卷積計算電路conCKT[n]’、路徑感測電路ptDCKT[n]與切換電路swCKT[n]。關於卷積計算電路conCKT[n]’內的存算單元memCU(n,1)~memCU(n,K)與源極信號線SL、字元線WL[n*2-1]、WL[n*2]和位元線BL[n*2-1]、BL[n*2]間的連接方式，可參見前述實施例的說明，此處不再詳述。
在第12圖中，存算單元memCU(n,1)’~memCU(n,K)’亦各自包含四個記憶胞MC1~MC4。惟，因採用RRAM架構的緣故，此處的記憶胞MC1’~MC4’均包含一個NMOS電晶體與一個可變電阻。請同時參見第2、12 圖。比較兩圖可以看出，除記憶胞MC1~MC4的內部組成元件不同外，這兩個圖式中的記憶胞MC1~MC4的控制方式和與信號線(源極信號線SL、字元線WL[n*2-1]、WL[n*2]和位元線BL[n*2-1]、BL[n*2])的連接關係均相似。因此，前述實施例的做法，亦可在適當修改後應用於第12圖的架構。是故，此處不再詳述如何利用第12圖的架構進行卷積計算。
根據本揭露的實施例，先根據權重參數parmWGT(n,k)而選擇性對記憶胞進行程式化，並藉由改變字元線WL[n*2-1]、WL[n*2]的電壓而設定輸入參數parmIN[n]。之後，直接從記憶體電路讀取代表權重參數parmWGT(n,k)和輸入參數parmIN[n]之卷積計算結果的感測電流後，再將其轉換為數位格式的卷積計算結果。此種記憶體裝置的存取方法透過單純地對記憶胞進行讀寫，即能達到卷積計算的效果。因此，本發明的記憶體電路可大幅提升卷積神經網路的處理速度。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
BL[n*2-1],BL[n*2]:位元線
IBL[n*2-1],IBL[n*2]:感測電流
prob:探測信號
MP1a,MP1b,MP2b,MP2a:PMOS電晶體
MN1,MN2:NMOS電晶體
N1,N2,Ns:端點
I1,I2,I3:電流
Vref:參考電壓
OP:運算放大器
Rcv:轉換電阻
ptDCKT[n]:路徑感測電路
crsCKT[n]:電流感測電路
cr2vCKT[n]:電流轉電壓電路
TG1,TG2:傳輸閘
swCKT[n]:切換電路
EN[n]:讀取致能信號
Enb[n]:反相讀取致能信號
Vrd:讀取電壓
Csmp:取樣電容
Vout[n]:輸出電壓
137:偏壓電路
Vbg:帶差電壓
Vcc:供應電壓
Vss:接地電壓
bgCKT:帶差參考電路
Vbs:偏壓
CMP:比較器
Msw:開關電晶體
Rref:參考電阻

Claims (9)

  1. 一種記憶體電路，包含：一記憶體陣列，包含：N個卷積計算電路，其中該等卷積計算電路中的一第n個卷積計算電路係包含：K個存算單元，其中該K個存算單元均電連接於一第一字元線、一第二字元線、一第一位元線與一第二位元線，且各該K個存算單元係分別儲存K個權重參數；以及一控制電路，包含：一控制器，電連接於該第一字元線與該第二字元線，其係根據一輸入參數而設定該第一字元線與該第二字元線的電壓，其中流經該第一位元線的一第一感測電流與流經該第二位元線的一第二感測電流係隨著該K個權重參數與該輸入參數而改變；N個路徑感測電路，其中該N個路徑感測電路中的一第n個路徑感測電路係包含：一電流感測電路，電連接於該第一位元線與該第二位元線，其係感測該第一感測電流與該第二感測電流之間的一路徑電流差值；以及，一電流轉電壓電路，電連接於該電流感測電路，其係將該路徑電流差值轉換為一輸出電壓，其中該輸出電 壓係代表該K個權重參數與該輸入參數進行一卷積計算的結果，其中n、N、K為正整數，且n小於或等於N。
  2. 如請求項1所述之記憶體電路，其中該控制電路更包含：一讀取電路，其係接收根據該輸出電壓而產生之一讀取電壓，包含：一分壓電路，包含：K*2個分壓電阻，根據一預設電流而分別產生K*2個基準電壓，其中該K*2個分壓電阻中的二個分壓電阻具有一第一電阻值，該K*2個分壓電阻中其餘的(K-2)個分壓電阻均具有一第二電阻值，且該第二電阻值為該第一電阻值的兩倍，其中具有該第一電阻值之該二個分壓電阻係共同電連接於一調整端點；一比較電路，電連接於該分壓電路，包含：K*2個比較器，分別電連接於該K*2個分壓電阻，其中該K*2個比較器係分別將該讀取電壓與該K*2個基準電壓的其中一者進行比較後，產生K*2個放大器比較結果；以及一穩壓電阻，電連接於該分壓電路與該比較電路，其中該調整端點的電壓係隨該穩壓電阻與該預設電流而決定。
  3. 如請求項2所述之記憶體電路，其中該讀取電路更包含： 一編碼器，電連接於該比較電路，其係自該K*2個比較器接收該K*2個放大器比較結果，並進而將該K*2個放大器比較結果轉換為長度為J個位元的一卷積計算結果，其中J為正整數，且J小於K*2。
  4. 如請求項2所述之記憶體電路，其中該控制電路更包含：N個切換電路，分別對應於該N個卷積計算電路，其中該N個切換電路中的一第n個切換電路係選擇性電連接於該第n個路徑感測電路與該讀取電路，其中，於一第一路徑感測期間，該第n個切換電路係電連接於該第n個路徑感測電路並與該讀取電路斷開，於一第二路徑感測期間，該第n個切換電路係與該第n個路徑感測電路斷開並電連接於該讀取電路。
  5. 如請求項4所述之記憶體電路，其中該第n個切換電路係包含：一第一取樣開關，電連接於該第n個路徑感測電路，其係於該第一路徑感測期間導通，並於該第二路徑感測期間斷開；一第二取樣開關，電連接於該讀取電路，其係於該第一路徑感測期間斷開，並於該第二路徑感測期間導通；以及一取樣電容，電連接於該第一取樣開關與該第二取樣開關，其係於該第一取樣開關導通時根據該輸出電壓而進行充電，並於該第二取樣開關導通時放電產生該讀取電壓。
  6. 如請求項1所述之記憶體電路，其中該電流感測電路係包含：一第一NMOS電晶體，電連接於該第一位元線；一第二NMOS電晶體，電連接於該第二位元線；一電流鏡電路，電連接於該第一NMOS電晶體與該第二NMOS電晶體，包含：一第一PMOS電晶體，電連接於該第一NMOS電晶體；以及一第二PMOS電晶體，電連接於該第二NMOS電晶體，其中該第一感測電流係流經該第一NMOS電晶體與該第一PMOS電晶體，且該第二感測電流係流經該第二NMOS電晶體。
  7. 如請求項1所述之記憶體電路，其中該電流轉電壓電路係包含：一轉換電阻，其中該路徑電流差值係流經該轉換電阻；一運算放大器，具有一非反相輸入端、一反相輸入端與一輸出端，其中該反相輸入端與該輸出端係分別電連接於該轉換電阻的兩端，且該非反相輸入端係接收一帶差電壓。
  8. 如請求項1所述之記憶體電路，其中該K個存算單元中的一第k個存算單元係包含：一第一記憶胞，電連接於該第一字元線與該第一位元線；一第二記憶胞，電連接於該第一字元線與該第二位元線；一第三記憶胞，電連接於該第二字元線與該第一位元線；以及 一第四記憶胞，電連接於該第二字元線與該第二位元線，其中k為正整數，且k小於或等於K。
  9. 如請求項8所述之記憶體電路，其中，該第一記憶胞係包含一第一N型浮動閘極金氧半場效電晶體；該第二記憶胞係包含一第二N型浮動閘極金氧半場效電晶體；該第三記憶胞係包含一第三N型浮動閘極金氧半場效電晶體；以及該第四記憶胞係包含一第四N型浮動閘極金氧半場效電晶體，其中該第一N型浮動閘極金氧半場效電晶體與該第二N型浮動閘極金氧半場效電晶體係隨著該第一字元線的電壓而選擇性導通，且該第三N型浮動閘極金氧半場效電晶體與該第四N型浮動閘極金氧半場效電晶體係隨著該第二字元線的電壓而選擇性導通。
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