JPS58166478A - マルチプロセツサシステムの起動方式 - Google Patents
マルチプロセツサシステムの起動方式Info
- Publication number
- JPS58166478A JPS58166478A JP4946182A JP4946182A JPS58166478A JP S58166478 A JPS58166478 A JP S58166478A JP 4946182 A JP4946182 A JP 4946182A JP 4946182 A JP4946182 A JP 4946182A JP S58166478 A JPS58166478 A JP S58166478A
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- JP
- Japan
- Prior art keywords
- program
- processor
- memory
- initial
- initial starting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ハードウェアを削減したマルチプロセッサシ
ステムの起動方式に関する。
ステムの起動方式に関する。
技術の背景
自動預金及びその引出しなどに用いられる自動預禽機、
金銭支払機などは一般に端末コントローラを介してホス
トへ接続される。端末コントローラは端末つまり自動預
金機などからの各種要求を処理してホストの負担軽減を
図るが、仕事量が多い場合はＣＰＵ （プロセンサ）を
複数として一方はＯ３（オペレーティングシステム）関
係の処理を他方はユテリティプログラム関係の処理を、
というように分担処理する。
金銭支払機などは一般に端末コントローラを介してホス
トへ接続される。端末コントローラは端末つまり自動預
金機などからの各種要求を処理してホストの負担軽減を
図るが、仕事量が多い場合はＣＰＵ （プロセンサ）を
複数として一方はＯ３（オペレーティングシステム）関
係の処理を他方はユテリティプログラム関係の処理を、
というように分担処理する。
従来技術と問題点
このようなマルチプロセッサシステムでは複数のＣＰＵ
がそれぞれ独自の仕事をするといっても稼動期間は同じ
で、一方が稼動中に他方は休止ということはない、また
ＣＰＵは動作開始に当って自動診断、初期セント、ＩＰ
Ｌなどを行うが、このためのプログラムをＲＯＭ （読
み取り専用メモリ）に格納して持っている。マルチプロ
セッサシステムのハードウェアの節減を特徴とする特許
のファームウェアが走行するＲＯＭを共有するというこ
とが考えられるが、自己診断、初期セ・ノドなどのため
のプログラムは各ＣＰＵで異なるので、単にＲＯＭを１
つに纏めたのではＲＯＭ容量がＣＰＵの数の倍数に増大
し、実効的な意味はない。
がそれぞれ独自の仕事をするといっても稼動期間は同じ
で、一方が稼動中に他方は休止ということはない、また
ＣＰＵは動作開始に当って自動診断、初期セント、ＩＰ
Ｌなどを行うが、このためのプログラムをＲＯＭ （読
み取り専用メモリ）に格納して持っている。マルチプロ
セッサシステムのハードウェアの節減を特徴とする特許
のファームウェアが走行するＲＯＭを共有するというこ
とが考えられるが、自己診断、初期セ・ノドなどのため
のプログラムは各ＣＰＵで異なるので、単にＲＯＭを１
つに纏めたのではＲＯＭ容量がＣＰＵの数の倍数に増大
し、実効的な意味はない。
発明の目的
本発明はマルチプロセッサシステムのハードウェアを実
質的に低減でき、勿論各ｃｐｕの動作には支障ないよう
にしようとするものである。
質的に低減でき、勿論各ｃｐｕの動作には支障ないよう
にしようとするものである。
発明の構成
即ち本発明は共通バスに複数のプロセッサを接続したマ
ルチプロセッサシステムの起動方式において、初期起動
のためのプログラム格納メモリは主となるプロセッサへ
のみ投げそして該メモリへは他のプロセッサの初期起動
のためのプログラムも格納しておき、主プロセツサは自
己のメモリから読出したプログラムによって初期起動を
行ない、そして該メ°モリより取り込んだプログラムに
より他のプロセッサへ初期起動プログラムのロードを行
ない、他のプロセッサは取り込んだプログラムにより初
期起動を行うことを特徴とするが、次に図面を参照しな
がらこれを詳細に説明する。
ルチプロセッサシステムの起動方式において、初期起動
のためのプログラム格納メモリは主となるプロセッサへ
のみ投げそして該メモリへは他のプロセッサの初期起動
のためのプログラムも格納しておき、主プロセツサは自
己のメモリから読出したプログラムによって初期起動を
行ない、そして該メ°モリより取り込んだプログラムに
より他のプロセッサへ初期起動プログラムのロードを行
ない、他のプロセッサは取り込んだプログラムにより初
期起動を行うことを特徴とするが、次に図面を参照しな
がらこれを詳細に説明する。
発明の実施例
第１図はマルチプロセッサシステムの従来例を示し、１
０は共通バス、１２．１４は共通バスに接続された第１
．第２あるいはメイン、サブプロセッサである。共通バ
スｌＯへは主記憶１６も接続され、またチャネル装置１
８を介して磁気ディスク２０が接続される。２２．２４
はプロセッサ１２．１４に接続されるローカルメモリ、
２６゜２８は各プロセッサ内臓のＲＯＭであり、プロセ
ソ号起動時の処理プログラムが格納されている。
０は共通バス、１２．１４は共通バスに接続された第１
．第２あるいはメイン、サブプロセッサである。共通バ
スｌＯへは主記憶１６も接続され、またチャネル装置１
８を介して磁気ディスク２０が接続される。２２．２４
はプロセッサ１２．１４に接続されるローカルメモリ、
２６゜２８は各プロセッサ内臓のＲＯＭであり、プロセ
ソ号起動時の処理プログラムが格納されている。
即ち電源が投入されるとプロセッサ１２．１４は各々の
ＲＯＭ２６．２８に記憶するプログラムを走行して以下
の処理を行う。
ＲＯＭ２６．２８に記憶するプログラムを走行して以下
の処理を行う。
■自己診断：各ローカルメモリ２２．２４に書込みを行
い、それを読出して正常にリードライト可能かを調べる
。またＥＣＣコードが付加してあって１ビツトエラーな
ら訂正可能となっているが、その機能が正常かをチェッ
クする。また各種ハード障害等に対して割込み信号が発
生するようにしであるが、その機能が正常かをチェック
する。
い、それを読出して正常にリードライト可能かを調べる
。またＥＣＣコードが付加してあって１ビツトエラーな
ら訂正可能となっているが、その機能が正常かをチェッ
クする。また各種ハード障害等に対して割込み信号が発
生するようにしであるが、その機能が正常かをチェック
する。
更に主記憶１６に対してもローカルメモリと同様なテス
トを行う。
トを行う。
■初期セント：プロセッサ内のスタックポインタ、割込
み発生用及びタイマ用などの各種ＬＳｉ、および各種レ
ジスタの初期設定を行う。
み発生用及びタイマ用などの各種ＬＳｉ、および各種レ
ジスタの初期設定を行う。
これらの自己診断および初期セントが終了するとサブプ
ロセッサ本例では１４はウェイト（通信待ち）状態とな
り、メインプロセッサ１２からの起動を待つ。
ロセッサ本例では１４はウェイト（通信待ち）状態とな
り、メインプロセッサ１２からの起動を待つ。
■メインプロセッサ１２はｊＰＬ（イニシャルプログラ
ムローディング）を起動して自己の処理プログラムをデ
ィスク２０からローカルメモリ２２へ取込む。
ムローディング）を起動して自己の処理プログラムをデ
ィスク２０からローカルメモリ２２へ取込む。
■次いでメインプロセッサ１２は割込みｌＰＬ＋により
サブプロセッサ１４にＩＰＬ起動を指示する。
サブプロセッサ１４にＩＰＬ起動を指示する。
■サブプロセッサ１４はｌＰＬを起動し、自己の処理プ
ログラムをディスク２０からローカルメモ１Ｊ２４へ取
込む。
ログラムをディスク２０からローカルメモ１Ｊ２４へ取
込む。
■以後プロセッサ１２．１４はローカルメモリ２２．２
４のプログラムを用いて通常処理に入る。
４のプログラムを用いて通常処理に入る。
これらのメモリ２２．２４，１６．２６．２８のアドレ
スは、第２図に示すように割振られている。
スは、第２図に示すように割振られている。
第３図は本発明の実施例を示し、第１図と同じ部分註は
同じ符号が付しである。これらを対比すれば明らかなよ
うに本発明ではサブプロセッサ１４のＲＯＭ２Ｂは取除
き、ハードウェアを簡素化している。またメインプロセ
ッサ１２のＲＯＭ２６へはサブプロセッサ１４の初期設
定用プログラムを付加しておく、か−るマルチプロセッ
サシステムの起動は、次の如く行う。
同じ符号が付しである。これらを対比すれば明らかなよ
うに本発明ではサブプロセッサ１４のＲＯＭ２Ｂは取除
き、ハードウェアを簡素化している。またメインプロセ
ッサ１２のＲＯＭ２６へはサブプロセッサ１４の初期設
定用プログラムを付加しておく、か−るマルチプロセッ
サシステムの起動は、次の如く行う。
プロセッサ１２ プロセッサ１４■自己診断
■初期設定 ■初期セット ■通信待ち ■ｉＰＬ起動 ■ｉＰＬされたプログラ ムでプロセッサ１４用 のＩＰＬを行う ■ｉＮＴ＋でプロセッサ ■メモリ２４へＩＰＬ１４を
起動する されたプログラムで自己診断、１Ｎ
Ｔ２ でその終了通知 ■以後通常処理 即ちメインプロセッサ１２は従来方式と同様に、内１１
ｉＲＯＭ２６の格納プログラムを用いて自己診断、初期
設定、およびｉＰＬを行うが、本発明ではこのＩＰＬさ
れたプログラムにプロセッサ１４用のＩＰＬのためのプ
ログラムが入っており、該プログラムに従ってメインプ
ロセッサ１２はサブプロセッサ１４の処理プログラムを
ディスク２０からローカルメモリ２４へ転送する。また
この転送されたプログラムにはプロセッサ１４の自己診
断プログラムが入っており、メインプロセッサ１２から
起動がかかるときサブプロセッサ１４は該プログラムに
従って自己診断を行う、サブプロセッサ１４の初期設定
は、共通バスを通してメインプロセッサ１２のＲＯＭ２
６から続出したプログラムにより行い、この初期設定で
スタックポインタ、各種ＬＳＩおよびレジスタがイニシ
ャライズされるのでメインプロセッサ１２からの割込み
１ＮＴ１などを受付は可能になる。
■初期設定 ■初期セット ■通信待ち ■ｉＰＬ起動 ■ｉＰＬされたプログラ ムでプロセッサ１４用 のＩＰＬを行う ■ｉＮＴ＋でプロセッサ ■メモリ２４へＩＰＬ１４を
起動する されたプログラムで自己診断、１Ｎ
Ｔ２ でその終了通知 ■以後通常処理 即ちメインプロセッサ１２は従来方式と同様に、内１１
ｉＲＯＭ２６の格納プログラムを用いて自己診断、初期
設定、およびｉＰＬを行うが、本発明ではこのＩＰＬさ
れたプログラムにプロセッサ１４用のＩＰＬのためのプ
ログラムが入っており、該プログラムに従ってメインプ
ロセッサ１２はサブプロセッサ１４の処理プログラムを
ディスク２０からローカルメモリ２４へ転送する。また
この転送されたプログラムにはプロセッサ１４の自己診
断プログラムが入っており、メインプロセッサ１２から
起動がかかるときサブプロセッサ１４は該プログラムに
従って自己診断を行う、サブプロセッサ１４の初期設定
は、共通バスを通してメインプロセッサ１２のＲＯＭ２
６から続出したプログラムにより行い、この初期設定で
スタックポインタ、各種ＬＳＩおよびレジスタがイニシ
ャライズされるのでメインプロセッサ１２からの割込み
１ＮＴ１などを受付は可能になる。
第４図は本発明方式でのメモリアドレスの割振りを示す
、また第５図は上記操作の一部を示すフローチャートで
、電導が投入されると、それはプロセッサ１２かの判断
が行なわれ、イエスＹならプロセッサ１２の自己診断、
初期セット、ｌＰＬが、ノーＮならプロセッサ１４の初
期セットが行なわれたのちウェイトとなる。
、また第５図は上記操作の一部を示すフローチャートで
、電導が投入されると、それはプロセッサ１２かの判断
が行なわれ、イエスＹならプロセッサ１２の自己診断、
初期セット、ｌＰＬが、ノーＮならプロセッサ１４の初
期セットが行なわれたのちウェイトとなる。
発明の詳細
な説明した本発明によれば、ＲＯＭはメインプロセッサ
のみに持たせてサブプロセッサでは省略するのでハード
ウェアが節減され、またメモリが主記憶、ローカルメモ
リ、ＲＯＭと３区分になっているとそれぞれのアクセス
タイミングは異なり、従ってどれへのアクセスかを知る
デコーダが必要になりタイミング制御も必要になるが、
ＲＯＭが共通になっていると該ＲＯＭは主記憶と同じ取
り扱いとしてローカルメモリか、主記憶、ＲＯＭかの区
別だけで済むことになり、この面でのハードウェア簡素
化も図ることができる。
のみに持たせてサブプロセッサでは省略するのでハード
ウェアが節減され、またメモリが主記憶、ローカルメモ
リ、ＲＯＭと３区分になっているとそれぞれのアクセス
タイミングは異なり、従ってどれへのアクセスかを知る
デコーダが必要になりタイミング制御も必要になるが、
ＲＯＭが共通になっていると該ＲＯＭは主記憶と同じ取
り扱いとしてローカルメモリか、主記憶、ＲＯＭかの区
別だけで済むことになり、この面でのハードウェア簡素
化も図ることができる。
第１図はマルチプロセッサシステムの一例を示すブロッ
ク図、第２図はそのメモリアドレス空間の説明図、第３
図は本発明の実施例を示すブロック図、第４図はそのメ
モリアドレス空間の説明図、第５図は本発明起動方式の
要部フローチャートである。 図面で、１０は共通バス、１２．１４はプロセッサ、１
６は主記憶、２０は磁気ディスク、２２．２４はローカ
ルメモリ、２６はプログラム格納メモリである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４図
ク図、第２図はそのメモリアドレス空間の説明図、第３
図は本発明の実施例を示すブロック図、第４図はそのメ
モリアドレス空間の説明図、第５図は本発明起動方式の
要部フローチャートである。 図面で、１０は共通バス、１２．１４はプロセッサ、１
６は主記憶、２０は磁気ディスク、２２．２４はローカ
ルメモリ、２６はプログラム格納メモリである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４図
Claims (1)
- 【特許請求の範囲】 共通バスに複数のプロセッサを接続したマルチプロセッ
サシステムの起動方式において、初期起動のためのプロ
グラム格納メモリは主となるプロセッサへのみ設けそし
て該メモリへは他のプロセッサの初期起動のためのプロ
グラムも格納しておき、 主プロセツサは自己のメモリから続出したプログラムに
よって初期起動を行ない、そして該メモリより取り込ん
だプログラムにより他のプロセッサへ初期起動プログラ
ムのロードを行ない、他のプロセッサは取り込んだプロ
グラムにより初期起動を行うことを特徴としたマルチプ
ロセッサシステムの起動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946182A JPS58166478A (ja) | 1982-03-27 | 1982-03-27 | マルチプロセツサシステムの起動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946182A JPS58166478A (ja) | 1982-03-27 | 1982-03-27 | マルチプロセツサシステムの起動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166478A true JPS58166478A (ja) | 1983-10-01 |
Family
ID=12831780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4946182A Pending JPS58166478A (ja) | 1982-03-27 | 1982-03-27 | マルチプロセツサシステムの起動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154493A (ja) * | 1984-12-26 | 1986-07-14 | Fanuc Ltd | サーボモータの駆動制御装置 |
| JPH02503485A (ja) * | 1987-05-11 | 1990-10-18 | アメリカン テレフォン アンド テレグラフ カムパニー | 多目的メモリ |
-
1982
- 1982-03-27 JP JP4946182A patent/JPS58166478A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154493A (ja) * | 1984-12-26 | 1986-07-14 | Fanuc Ltd | サーボモータの駆動制御装置 |
| JPH0226477B2 (ja) * | 1984-12-26 | 1990-06-11 | Fanuc Ltd | |
| JPH02503485A (ja) * | 1987-05-11 | 1990-10-18 | アメリカン テレフォン アンド テレグラフ カムパニー | 多目的メモリ |
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