JPH0126103B2 - - Google Patents
Info
- Publication number
- JPH0126103B2 JPH0126103B2 JP58173624A JP17362483A JPH0126103B2 JP H0126103 B2 JPH0126103 B2 JP H0126103B2 JP 58173624 A JP58173624 A JP 58173624A JP 17362483 A JP17362483 A JP 17362483A JP H0126103 B2 JPH0126103 B2 JP H0126103B2
- Authority
- JP
- Japan
- Prior art keywords
- shared
- shared channel
- channel processing
- access
- chp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012545 processing Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は共用CHPアクセス制御方式、特に複
数の仮想計算機が共用する共用チヤネル処理装置
（CHP）に対する専用プロセツサからのアクセス
に対し、制御ロジツクの簡単化を図り、CPU間
通信等によるオーバヘツドを解消した共用CHP
アクセス制御方式に関するものである。
数の仮想計算機が共用する共用チヤネル処理装置
（CHP）に対する専用プロセツサからのアクセス
に対し、制御ロジツクの簡単化を図り、CPU間
通信等によるオーバヘツドを解消した共用CHP
アクセス制御方式に関するものである。
(B) 従来技術と問題点
第１図は本発明に関連したシステム構成の例を
示す。図中、１−０ないし１−３は主記憶装置
（MSU）であつて、記憶素子にデータを記憶する
もの、２は記憶制御装置（MCU）であつて、主
記憶アクセスを制御するもの、３はサービス・プ
ロセツサ（SVP）であつて、本体装置とは独立
したプロセツサをそなえ、システムコンソール機
能、システム異常監視機能、保守コンソール機能
等を有するもの、４−０および４−１は中央処理
装置（CPU）であつて、命令制御ユニツト、演
算制御ユニツト、記憶制御ユニツト等をそなえ、
MSU１−０〜１−３に格納されている命令を実
行処理するもの、５−０ないし５−２はチヤネル
処理装置（CHP）であつて、配下に接続された
入出力装置（図示省略）とMSU１−０〜１−３
間のデータの流れを制御するものを表わす。
示す。図中、１−０ないし１−３は主記憶装置
（MSU）であつて、記憶素子にデータを記憶する
もの、２は記憶制御装置（MCU）であつて、主
記憶アクセスを制御するもの、３はサービス・プ
ロセツサ（SVP）であつて、本体装置とは独立
したプロセツサをそなえ、システムコンソール機
能、システム異常監視機能、保守コンソール機能
等を有するもの、４−０および４−１は中央処理
装置（CPU）であつて、命令制御ユニツト、演
算制御ユニツト、記憶制御ユニツト等をそなえ、
MSU１−０〜１−３に格納されている命令を実
行処理するもの、５−０ないし５−２はチヤネル
処理装置（CHP）であつて、配下に接続された
入出力装置（図示省略）とMSU１−０〜１−３
間のデータの流れを制御するものを表わす。
第１図図示の如きハードウエア構成のもとで、
仮想計算機システムを実現する場合、特定の仮想
計算機の処理の高速化のために、例えばCPU４
−１をその仮想計算機の専用プロセツサとし、ま
た専用CHPも予め任意に定めることができる。
この場合、どの仮想計算機からもアクセス可能な
共用CHPは、CPU４−０からのアクセスのみが
許される。
仮想計算機システムを実現する場合、特定の仮想
計算機の処理の高速化のために、例えばCPU４
−１をその仮想計算機の専用プロセツサとし、ま
た専用CHPも予め任意に定めることができる。
この場合、どの仮想計算機からもアクセス可能な
共用CHPは、CPU４−０からのアクセスのみが
許される。
そのため、従来、CPU４−１上で動作してい
る仮想計算機が、共用のCHPの配下の入出力装
置にアクセスするとき、いわゆるSIGP（Signal
Processor）命令を利用して、CPU間通信を行
い、CPU４−０へアクセス要求を通知し、CPU
４−０から共用CHPへアクセスするようにして
いた。従つて、制御が複雑化するとともに、
CPU間通信によるオーバ・ヘツドも増大すると
いう問題があつた。
る仮想計算機が、共用のCHPの配下の入出力装
置にアクセスするとき、いわゆるSIGP（Signal
Processor）命令を利用して、CPU間通信を行
い、CPU４−０へアクセス要求を通知し、CPU
４−０から共用CHPへアクセスするようにして
いた。従つて、制御が複雑化するとともに、
CPU間通信によるオーバ・ヘツドも増大すると
いう問題があつた。
(C) 発明の目的と構成
本発明は上記問題点の解決を図り、仮想計算機
システムのもとで、チヤネル・クロス・コール機
能が有効な仮想計算機が、動作中の専用プロセツ
サから、共用CHPへ入出力要求を発行した場合
における制御ロジツクを簡単化し、オーバ・ヘツ
ドを少なくして、システム全体の処理効率を向上
させることを目的としている。そのため、本発明
の共用CHPアクセス制御方式は、複数の中央処
理装置をそなえるとともに、複数の仮想計算機が
共有して使用する共用チヤネル処理装置をそな
え、仮想計算機制御部によつて各仮想計算機を制
御する仮想計算機システムにおいて、固定領域に
上記共用チヤネル処理装置の識別情報を記憶する
共用チヤネル処理装置情報記憶部をそなえ、上記
仮想計算機制御部は、チヤネル・クロス・コール
機能を使用する仮想計算機が、上記共用処理装置
を管理していない中央処理装置上で動作し入出力
命令を発行したときに、そのアクセスが上記共用
チヤネル処理装置を介するか否かを、上記共用チ
ヤネル処理装置情報記憶部を参照して判定するア
クセス判定部と、上記入出力命令によるアクセス
が上記共用チヤネル処理装置を介するものである
場合に、使用不可能状態を示す条件コードを生成
し返却する条件コード生成部とをそなえたことを
特徴としている。すなわち、一般に専用プロセツ
サから共用チヤネル処理装置へのアクセス頻度は
少ないこと、および該アクセスに対し、使用不可
能状態を示す条件コードCC＝３を返却すれば、
他の機会に共用プロセツサ側から共用チヤネル処
理装置へのアクセスがなされることに着目したも
のである。以下図面を参照しつつ実施例に従つて
説明する。
システムのもとで、チヤネル・クロス・コール機
能が有効な仮想計算機が、動作中の専用プロセツ
サから、共用CHPへ入出力要求を発行した場合
における制御ロジツクを簡単化し、オーバ・ヘツ
ドを少なくして、システム全体の処理効率を向上
させることを目的としている。そのため、本発明
の共用CHPアクセス制御方式は、複数の中央処
理装置をそなえるとともに、複数の仮想計算機が
共有して使用する共用チヤネル処理装置をそな
え、仮想計算機制御部によつて各仮想計算機を制
御する仮想計算機システムにおいて、固定領域に
上記共用チヤネル処理装置の識別情報を記憶する
共用チヤネル処理装置情報記憶部をそなえ、上記
仮想計算機制御部は、チヤネル・クロス・コール
機能を使用する仮想計算機が、上記共用処理装置
を管理していない中央処理装置上で動作し入出力
命令を発行したときに、そのアクセスが上記共用
チヤネル処理装置を介するか否かを、上記共用チ
ヤネル処理装置情報記憶部を参照して判定するア
クセス判定部と、上記入出力命令によるアクセス
が上記共用チヤネル処理装置を介するものである
場合に、使用不可能状態を示す条件コードを生成
し返却する条件コード生成部とをそなえたことを
特徴としている。すなわち、一般に専用プロセツ
サから共用チヤネル処理装置へのアクセス頻度は
少ないこと、および該アクセスに対し、使用不可
能状態を示す条件コードCC＝３を返却すれば、
他の機会に共用プロセツサ側から共用チヤネル処
理装置へのアクセスがなされることに着目したも
のである。以下図面を参照しつつ実施例に従つて
説明する。
(D) 発明の実施例
第２図は本発明の一実施例構成、第３図は第２
図図示実施例の制御説明図を示す。
図図示実施例の制御説明図を示す。
図中、符号１−０，４−０，４−１，５−０な
いし５−２は第１図に対応し、１０は仮想計算機
制御部（CP）、１１ないし１３は仮想計算機
（VM）、１４は割込みハンドラ、１５はアクセス
判定部、１６は条件コード生成部、１７は共用
CHP情報記憶部を表わす。
いし５−２は第１図に対応し、１０は仮想計算機
制御部（CP）、１１ないし１３は仮想計算機
（VM）、１４は割込みハンドラ、１５はアクセス
判定部、１６は条件コード生成部、１７は共用
CHP情報記憶部を表わす。
仮想計算機制御部（CP）１０は、仮想的な計
算機環境を整えて、仮想計算機１１〜１３を制御
し、各仮想計算機１１〜１３に対し、CPU４−
０，４−１やメモリ等の各種ハードウエア資源を
割当てるものである。各仮想計算機１１〜１３に
おいては、それぞれのオペレーテイング・システ
ム（OS）が、CPU４−０またはCPU４−１を
各々占有しているかのように、独立に実行制御す
るようになつている。特に本実施例の場合、
CPU４−１は、仮想計算機１３専用のプロセツ
サとなつており、仮想計算機１３の命令は、
CPU４−０とCPU４−１のいずれかによつて実
行処理されるようになつている。これに対して、
仮想計算機１１および１２の命令は、CPU４−
１が仮想計算機１３専用であるため、CPU４−
０によつてのみ実行される。
算機環境を整えて、仮想計算機１１〜１３を制御
し、各仮想計算機１１〜１３に対し、CPU４−
０，４−１やメモリ等の各種ハードウエア資源を
割当てるものである。各仮想計算機１１〜１３に
おいては、それぞれのオペレーテイング・システ
ム（OS）が、CPU４−０またはCPU４−１を
各々占有しているかのように、独立に実行制御す
るようになつている。特に本実施例の場合、
CPU４−１は、仮想計算機１３専用のプロセツ
サとなつており、仮想計算機１３の命令は、
CPU４−０とCPU４−１のいずれかによつて実
行処理されるようになつている。これに対して、
仮想計算機１１および１２の命令は、CPU４−
１が仮想計算機１３専用であるため、CPU４−
０によつてのみ実行される。
また、本実施例の場合、CHP５−０はどの仮
想計算機１１〜１３からもアクセス可能な共用チ
ヤネル処理装置に設定されており、CHP５−１
は仮想計算機１２の専用、またCHP５−２は仮
想計算機１３の専用に定められている。
想計算機１１〜１３からもアクセス可能な共用チ
ヤネル処理装置に設定されており、CHP５−１
は仮想計算機１２の専用、またCHP５−２は仮
想計算機１３の専用に定められている。
割込みハンドラ１４は、例えばプログラム割込
みの処理を行うものである。仮想計算機システム
の場合、一般にCP１０は特権モードで動作し、
仮想計算機１１〜１３のオペレーテイング・シス
テムは、仮想的には特権モードであるが、実際の
ハードウエア状態では非特権モードで動作する。
従つて、例えば入出力起動命令であるSIO（Start
Input Output）命令等の特権命令を実行すると、
プログラム割込みが起こる。CP１０の割込みハ
ンドラ１４は、割込み原因を解析することによ
り、各仮想計算機１１〜１３の処理要求を認知す
ることができる。
みの処理を行うものである。仮想計算機システム
の場合、一般にCP１０は特権モードで動作し、
仮想計算機１１〜１３のオペレーテイング・シス
テムは、仮想的には特権モードであるが、実際の
ハードウエア状態では非特権モードで動作する。
従つて、例えば入出力起動命令であるSIO（Start
Input Output）命令等の特権命令を実行すると、
プログラム割込みが起こる。CP１０の割込みハ
ンドラ１４は、割込み原因を解析することによ
り、各仮想計算機１１〜１３の処理要求を認知す
ることができる。
アクセス判定部１５は、割込みハンドラ１４か
ら、仮想計算機上においてSIO命令が発行された
ことを通知されたときに、該SIO命令が専用プロ
セツサからの発行であつて、かつそのアクセス・
バスが共用CHP５−０を経由するものであるか
どうかを判定するものである。アクセスが共用
CHP５−０に対するものでない場合には、従来
と同様な通常の入出力起動処理がなされる。アク
セスが共用CHP５−０に対するものである場合
には、実際のSIO命令を発行することなく、条件
コード生成部１６へ通知する。
ら、仮想計算機上においてSIO命令が発行された
ことを通知されたときに、該SIO命令が専用プロ
セツサからの発行であつて、かつそのアクセス・
バスが共用CHP５−０を経由するものであるか
どうかを判定するものである。アクセスが共用
CHP５−０に対するものでない場合には、従来
と同様な通常の入出力起動処理がなされる。アク
セスが共用CHP５−０に対するものである場合
には、実際のSIO命令を発行することなく、条件
コード生成部１６へ通知する。
条件コード生成部１６は、SIO命令の実行結果
を示す条件コードCCを、擬似的に生成するもの
である。通常の場合、条件コードは、命令の実行
によつてハードウエアが設定する。本発明の場
合、専用プロセツサからの共用CHP５−０への
アクセスに対して、条件コード生成部１６が、入
出力装置が使用不可能状態であることを示す条件
コードCC＝３を生成し、仮想計算機上で動作す
るオペレーテイング・システムに対しては、あた
かもハードウエアが条件コードCC＝３を設定し
たかのように見せる。
を示す条件コードCCを、擬似的に生成するもの
である。通常の場合、条件コードは、命令の実行
によつてハードウエアが設定する。本発明の場
合、専用プロセツサからの共用CHP５−０への
アクセスに対して、条件コード生成部１６が、入
出力装置が使用不可能状態であることを示す条件
コードCC＝３を生成し、仮想計算機上で動作す
るオペレーテイング・システムに対しては、あた
かもハードウエアが条件コードCC＝３を設定し
たかのように見せる。
共用CHP情報記憶部１７は、例えばMSU１−
０の低位アドレス部の固定領域に確保され、共用
CHPのCHP番号について記憶しておくものであ
る。この情報は、上記アクセス判定部１５が共用
CHPを判定する際に参照される。共用CHP情報
記憶部１７への共用CHP番号の設定は、例えば
システムのイニシヤル・プログラム・ローデイン
グ（IPL）時に、例えば第１図図示SVP３の有す
るシステム構成制御情報に基いて、行われる。
０の低位アドレス部の固定領域に確保され、共用
CHPのCHP番号について記憶しておくものであ
る。この情報は、上記アクセス判定部１５が共用
CHPを判定する際に参照される。共用CHP情報
記憶部１７への共用CHP番号の設定は、例えば
システムのイニシヤル・プログラム・ローデイン
グ（IPL）時に、例えば第１図図示SVP３の有す
るシステム構成制御情報に基いて、行われる。
次に第３図を参照して、第２図図示実施例の処
理制御について説明する。例えば、仮想計算機１
３のオペレーテイング・システムが、処理２０に
より、SIO命令を発行すると、特権命令の使用に
よる割込みが生じ、CP１０の処理２１によつて、
プログラム割込みが受け付けられる。プログラム
割込みの原因が、処理２２により解析され、SIO
命令の発行によるものであることがわかると、発
行元の資格チエツク後、処理２３により、入出力
要求のアクセス・バスから得られるCHP番号が、
共用CHP番号として、共用CHP情報記憶部１７
に登録されているか否かを判定する。なお、共用
CHP情報記憶部１７は各CPU毎に別々に用意す
ることができる。
理制御について説明する。例えば、仮想計算機１
３のオペレーテイング・システムが、処理２０に
より、SIO命令を発行すると、特権命令の使用に
よる割込みが生じ、CP１０の処理２１によつて、
プログラム割込みが受け付けられる。プログラム
割込みの原因が、処理２２により解析され、SIO
命令の発行によるものであることがわかると、発
行元の資格チエツク後、処理２３により、入出力
要求のアクセス・バスから得られるCHP番号が、
共用CHP番号として、共用CHP情報記憶部１７
に登録されているか否かを判定する。なお、共用
CHP情報記憶部１７は各CPU毎に別々に用意す
ることができる。
アクセス・バスが共用CHPに関連しないもの
であれば、処理２４により、必要に応じてチヤネ
ル・コマンド・ワード（CCW）のアドレス情報
等の書き換えを行い、実際にSIO命令を特権モー
ドの状態で再発行する。一方、アクセス・バスが
共用CHPに関連していれば、処理２５に制御を
移し、条件コードとして、使用不可能状態を示す
CC＝３を与える。
であれば、処理２４により、必要に応じてチヤネ
ル・コマンド・ワード（CCW）のアドレス情報
等の書き換えを行い、実際にSIO命令を特権モー
ドの状態で再発行する。一方、アクセス・バスが
共用CHPに関連していれば、処理２５に制御を
移し、条件コードとして、使用不可能状態を示す
CC＝３を与える。
仮想計算機１３のオペレーテイング・システム
は、SIO命令発行後、制御が戻つたならば、処理
２６により、条件コードがCC＝３であるかどう
かを判定する。CC＝３でない場合には、次の処
理へ移る。CC＝３である場合には、処理２７に
より当該入出力要求を保留状態にし、次の処理を
実行する。この場合、処理２０によつて発行した
SIO命令の入出力要求は、例えば、他の機会に
CPU４−０において取り上げられ、SIO命令が再
発行されることによつて、正常に処理されること
となる。
は、SIO命令発行後、制御が戻つたならば、処理
２６により、条件コードがCC＝３であるかどう
かを判定する。CC＝３でない場合には、次の処
理へ移る。CC＝３である場合には、処理２７に
より当該入出力要求を保留状態にし、次の処理を
実行する。この場合、処理２０によつて発行した
SIO命令の入出力要求は、例えば、他の機会に
CPU４−０において取り上げられ、SIO命令が再
発行されることによつて、正常に処理されること
となる。
(E) 発明の効果
以上説明した如く、本発明によれば、共用チヤ
ネル処理装置に対する専用プロセツサからのアク
セス制御が簡単になる。従つて、CPU間通信等
によるオーバ・ヘツドが解消し、システムの処理
効率が向上するとともに、制御ロジツク・ミス等
のバグも減少するため、信頼性も向上する。
ネル処理装置に対する専用プロセツサからのアク
セス制御が簡単になる。従つて、CPU間通信等
によるオーバ・ヘツドが解消し、システムの処理
効率が向上するとともに、制御ロジツク・ミス等
のバグも減少するため、信頼性も向上する。
第１図は本発明に関連したシステム構成の例、
第２図は本発明の一実施例構成、第３図は第２図
図示実施例の制御説明図を示す。 図中、１−０〜１−３は主記憶装置、４−０，
４−１は中央処理装置、５−０〜５−２はチヤネ
ル処理装置、１０は仮想計算機制御部、１１〜１
３は仮想計算機、１５はアクセス判定部、１６は
条件コード生成部、１７は共用CHP情報記憶部
を表わす。
第２図は本発明の一実施例構成、第３図は第２図
図示実施例の制御説明図を示す。 図中、１−０〜１−３は主記憶装置、４−０，
４−１は中央処理装置、５−０〜５−２はチヤネ
ル処理装置、１０は仮想計算機制御部、１１〜１
３は仮想計算機、１５はアクセス判定部、１６は
条件コード生成部、１７は共用CHP情報記憶部
を表わす。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置をそなえるとともに、複
数の仮想計算機が共有して使用する共用チヤネル
処理装置をそなえ、仮想計算機制御部によつて各
仮想計算機を制御する仮想計算機システムにおい
て、 固定領域に上記共用チヤネル処理装置の識別情
報を記憶する共用チヤネル処理装置情報記憶部を
そなえ、 上記仮想計算機制御部は、チヤネル・クロス・
コール機能を使用する仮想計算機が、上記共用チ
ヤネル処理装置を管理していない中央処理装置上
で動作し入出力命令を発行したときに、そのアク
セスが上記共用チヤネル処理装置を介するか否か
を、上記共用チヤネル処理装置情報記憶部を参照
して判定するアクセス判定部と、 上記入出力命令によるアクセスが上記共用チヤ
ネル処理装置を介するものである場合に、使用不
可能状態を示す条件コードを生成し返却する条件
コード生成部とをそなえたことを特徴とする共用
CHPアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173624A JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173624A JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065363A JPS6065363A (ja) | 1985-04-15 |
| JPH0126103B2 true JPH0126103B2 (ja) | 1989-05-22 |
Family
ID=15964057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173624A Granted JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065363A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140145A (ja) * | 1985-12-14 | 1987-06-23 | Nec Corp | 仮想計算機システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105741A (en) * | 1976-03-02 | 1977-09-05 | Nec Corp | Input and output sharing device |
-
1983
- 1983-09-20 JP JP58173624A patent/JPS6065363A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105741A (en) * | 1976-03-02 | 1977-09-05 | Nec Corp | Input and output sharing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065363A (ja) | 1985-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5437033A (en) | System for recovery from a virtual machine monitor failure with a continuous guest dispatched to a nonguest mode | |
| US6711605B2 (en) | Multi OS configuration method and computer system | |
| US5187802A (en) | Virtual machine system with vitual machine resetting store indicating that virtual machine processed interrupt without virtual machine control program intervention | |
| US5640600A (en) | Storage controller and bus control method for use therewith | |
| US5574878A (en) | Method of parallel purging of translation lookaside buffer in a multilevel virtual machine system | |
| JP3447404B2 (ja) | マルチプロセッサシステム | |
| JPH0430053B2 (ja) | ||
| US6081664A (en) | Method for monitoring a BIOS | |
| EP0348053B1 (en) | Controlling the initiation of logical systems in a data processing system with logical processor facility | |
| JPH0458056B2 (ja) | ||
| JPH06242987A (ja) | コンピュータ装置においてマイクロプロセッサの正常な処理の引継ぎをホストプロセッサが実行する方法および装置 | |
| US6907521B2 (en) | Enabling video BIOS and display drivers to leverage system BIOS platform abstract | |
| US4991083A (en) | Method and system for extending address space for vector processing | |
| US4628445A (en) | Apparatus and method for synchronization of peripheral devices via bus cycle alteration in a microprocessor implemented data processing system | |
| JPH05250337A (ja) | 処理をプロセッサにディスパッチするためのマイクロプログラム手段を有するマルチプロセッサシステム | |
| JPH0126103B2 (ja) | ||
| JPH07225694A (ja) | 仮想計算機システム | |
| JPS6049352B2 (ja) | デ−タ処理装置 | |
| US5201052A (en) | System for transferring first and second ring information from program status word register and store buffer | |
| JPS6336023B2 (ja) | ||
| EP0138045A2 (en) | Apparatus and method for synchronization of peripheral devices via bus cycle alteration in a microprocessor implemented data processing system | |
| US20240086219A1 (en) | Transmitting interrupts from a virtual machine (vm) to a destination processing unit without triggering a vm exit | |
| JPH0567973B2 (ja) | ||
| EP0382529A2 (en) | Microprocessor having store buffer | |
| JPS58166478A (ja) | マルチプロセツサシステムの起動方式 |