JP3126006B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP3126006B2 JP3126006B2 JP05041063A JP4106393A JP3126006B2 JP 3126006 B2 JP3126006 B2 JP 3126006B2 JP 05041063 A JP05041063 A JP 05041063A JP 4106393 A JP4106393 A JP 4106393A JP 3126006 B2 JP3126006 B2 JP 3126006B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sequence program
- execution
- programmable controller
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Programmable Controllers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルコントロ
ーラに係り、特に、シーケンスプログラムを高速に実行
するのに好適なプログラマブルコントローラに関する。
ーラに係り、特に、シーケンスプログラムを高速に実行
するのに好適なプログラマブルコントローラに関する。
【０００２】
【従来の技術】プログラマブルコントローラのシーケン
スプログラム実行速度を高速化したいとするユーザの要
望が高い。この要望には、シーケンスプログラム実行用
プロセッサの１命令当たりの処理速度を高速化すること
で対処できるが、これは、半導体チップの性能に関わる
ため、チップ製造技術に依存することになる。
スプログラム実行速度を高速化したいとするユーザの要
望が高い。この要望には、シーケンスプログラム実行用
プロセッサの１命令当たりの処理速度を高速化すること
で対処できるが、これは、半導体チップの性能に関わる
ため、チップ製造技術に依存することになる。
【０００３】そこで、マルチプロセッサ型コンピュータ
の例にならってＣＰＵを複数設け、シーケンスプログラ
ムを複数のＣＰＵで並列処理させることで、処理の高速
化を図ることが可能と考えられる。しかし、マルチプロ
セッサシステムの技術を単にそのままプログラマブルコ
ントローラに適用しても様々な問題が生じる。
の例にならってＣＰＵを複数設け、シーケンスプログラ
ムを複数のＣＰＵで並列処理させることで、処理の高速
化を図ることが可能と考えられる。しかし、マルチプロ
セッサシステムの技術を単にそのままプログラマブルコ
ントローラに適用しても様々な問題が生じる。
【０００４】マルチプロセッサ型コンピュータでは、プ
ログラムを並列処理用として作成しなければならず、プ
ログラム作成に高度な専門知識が必要である。従って、
これをプログラマブルコントローラに適用したとき、ユ
ーザに高度なプログラム作成知識が要求され、実用的で
ない。また、プログラマブルコントローラのユーザの傾
向から考えると、最初はＣＰＵ１個のプログラマブルコ
ントローラを購入し、高速化が必要になったとき後から
ＣＰＵを増設ししかもシーケンスプログラムは変更した
くないと考えるはずである。このため、コンピュータの
マルチプロセッサシステムの様に必ずプログラム側でマ
ルチプロセッサに対応しなければならない技術をそのま
まプログラマブルコントローラに適用することは不可能
である。
ログラムを並列処理用として作成しなければならず、プ
ログラム作成に高度な専門知識が必要である。従って、
これをプログラマブルコントローラに適用したとき、ユ
ーザに高度なプログラム作成知識が要求され、実用的で
ない。また、プログラマブルコントローラのユーザの傾
向から考えると、最初はＣＰＵ１個のプログラマブルコ
ントローラを購入し、高速化が必要になったとき後から
ＣＰＵを増設ししかもシーケンスプログラムは変更した
くないと考えるはずである。このため、コンピュータの
マルチプロセッサシステムの様に必ずプログラム側でマ
ルチプロセッサに対応しなければならない技術をそのま
まプログラマブルコントローラに適用することは不可能
である。
【０００５】従って、従来のＣＰＵを複数備えるプログ
ラマブルコントローラは、特開昭５７−２１２５１９号
公報記載の様に、各ＣＰＵが自己に割り当てられた１つ
のシーケンスプログラムを実行するものにすぎず、１つ
のシーケンスプログラムを複数のＣＰＵが並列処理する
ものとは程遠いものとなっている。
ラマブルコントローラは、特開昭５７−２１２５１９号
公報記載の様に、各ＣＰＵが自己に割り当てられた１つ
のシーケンスプログラムを実行するものにすぎず、１つ
のシーケンスプログラムを複数のＣＰＵが並列処理する
ものとは程遠いものとなっている。
【０００６】
【発明が解決しようとする課題】上記従来技術は、各Ｃ
ＰＵが夫々１つのシーケンスプログラムを実行するもの
のため、シーケンスプログラム実行速度を高速化するも
のではない。
ＰＵが夫々１つのシーケンスプログラムを実行するもの
のため、シーケンスプログラム実行速度を高速化するも
のではない。
【０００７】本発明の目的は、シーケンスプログラムの
変更なしにＣＰＵを後から自由に増設することができ複
数のＣＰＵで１つのシーケンスプログラムを並列処理し
て実行速度を向上させることの可能なプログラマブルコ
ントローラを提供することにある。
変更なしにＣＰＵを後から自由に増設することができ複
数のＣＰＵで１つのシーケンスプログラムを並列処理し
て実行速度を向上させることの可能なプログラマブルコ
ントローラを提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、シーケンス
プログラム実行用プロセッサとシステムメモリでＣＰＵ
モジュールを構成し、このＣＰＵモジュールにユーザプ
ログラムメモリから１回路単位にシーケンスプログラム
を読み出して実行する機能を持たせ、複数のＣＰＵモジ
ュールで１つのシーケンスプログラムを実行可能とする
ために、各ＣＰＵからのユーザプログラムメモリとデー
タメモリ及び各種Ｉ／Ｏへのアクセスを管理するバス競
合管理回路を設け、更に各ＣＰＵ間でシーケンスプログ
ラムの実行を管理するためにシーケンスプログラムの各
回路の先頭アドレスとその回路の実行フラグ領域からな
る管理テーブルをユーザプログラムメモリ内に持たせる
ことで、達成される。
プログラム実行用プロセッサとシステムメモリでＣＰＵ
モジュールを構成し、このＣＰＵモジュールにユーザプ
ログラムメモリから１回路単位にシーケンスプログラム
を読み出して実行する機能を持たせ、複数のＣＰＵモジ
ュールで１つのシーケンスプログラムを実行可能とする
ために、各ＣＰＵからのユーザプログラムメモリとデー
タメモリ及び各種Ｉ／Ｏへのアクセスを管理するバス競
合管理回路を設け、更に各ＣＰＵ間でシーケンスプログ
ラムの実行を管理するためにシーケンスプログラムの各
回路の先頭アドレスとその回路の実行フラグ領域からな
る管理テーブルをユーザプログラムメモリ内に持たせる
ことで、達成される。
【０００９】
【作用】各ＣＰＵモジュールが１回路単位に実行し、バ
ス競合管理回路と管理テーブルが管理する構成としたた
め、１つのシーケンスプログラムを複数のＣＰＵモジュ
ールで並列に実行し、高速処理することが可能になる。
しかも後からＣＰＵモジュールを増設するだけで、増設
後のＣＰＵモジュール数の並列処理が実行される。ユー
ザは並列処理を意識することなくシーケンスプログラム
を作成できる。
ス競合管理回路と管理テーブルが管理する構成としたた
め、１つのシーケンスプログラムを複数のＣＰＵモジュ
ールで並列に実行し、高速処理することが可能になる。
しかも後からＣＰＵモジュールを増設するだけで、増設
後のＣＰＵモジュール数の並列処理が実行される。ユー
ザは並列処理を意識することなくシーケンスプログラム
を作成できる。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、本発明の一実施例に係るプログラマブ
ルコントローラのハードウェア構成図である。本実施例
に係るプログラマブルコントローラは、３つのＣＰＵ
１，２，３を備え、各ＣＰＵ１，２，３は、夫々シーケ
ンスプログラム実行用プロセッサ１５とシステムメモリ
１６とを備える。プログラマブルコントローラは更に、
実行結果及び途中経過を格納するデータメモリ１０と、
ユーザが作成したシーケンスプログラムを格納するユー
ザプログラムメモリ１１と、ＣＰＵ１，２，３からデー
タメモリ１０及びユーザプログラムメモリ１１をアクセ
ス可能とするアドレスレコーダ１２と、外部制御信号の
入出力インタフェースを行うＰＩ／Ｏバスコントローラ
１３と、複数のＣＰＵ１，２，３からのデータメモリ１
０とユーザプログラムメモリ１１及びＰＩ／Ｏバスコン
トローラ１３のアクセスを管理するバス競合管理回路１
４とを備える。
明する。図１は、本発明の一実施例に係るプログラマブ
ルコントローラのハードウェア構成図である。本実施例
に係るプログラマブルコントローラは、３つのＣＰＵ
１，２，３を備え、各ＣＰＵ１，２，３は、夫々シーケ
ンスプログラム実行用プロセッサ１５とシステムメモリ
１６とを備える。プログラマブルコントローラは更に、
実行結果及び途中経過を格納するデータメモリ１０と、
ユーザが作成したシーケンスプログラムを格納するユー
ザプログラムメモリ１１と、ＣＰＵ１，２，３からデー
タメモリ１０及びユーザプログラムメモリ１１をアクセ
ス可能とするアドレスレコーダ１２と、外部制御信号の
入出力インタフェースを行うＰＩ／Ｏバスコントローラ
１３と、複数のＣＰＵ１，２，３からのデータメモリ１
０とユーザプログラムメモリ１１及びＰＩ／Ｏバスコン
トローラ１３のアクセスを管理するバス競合管理回路１
４とを備える。
【００１１】各ＣＰＵ１，２，３は、ユーザプログラム
メモリ１１に格納されているシーケンスプログラムを１
回路単位に読み出し実行する機能を持つ。各ＣＰＵ１，
２，３は、独立して動作し、同一のシーケンスプログラ
ムを１回路単位に分割し、並列に実行する。各ＣＰＵ
１，２，３のうち、ある固定の位置（たとえばユーザプ
ログラムメモリ１１に物理的に最も近い位置）に実装さ
れたＣＰＵ（図１の例ではＣＰＵ１）がマスタＣＰＵと
なり、シーケンスプログラムの１スキャン（プログラム
の先頭回路から最終回路まで）実行の管理を行う。
メモリ１１に格納されているシーケンスプログラムを１
回路単位に読み出し実行する機能を持つ。各ＣＰＵ１，
２，３は、独立して動作し、同一のシーケンスプログラ
ムを１回路単位に分割し、並列に実行する。各ＣＰＵ
１，２，３のうち、ある固定の位置（たとえばユーザプ
ログラムメモリ１１に物理的に最も近い位置）に実装さ
れたＣＰＵ（図１の例ではＣＰＵ１）がマスタＣＰＵと
なり、シーケンスプログラムの１スキャン（プログラム
の先頭回路から最終回路まで）実行の管理を行う。
【００１２】図２は、シーケンスプログラムの一例を示
す図である。シーケンスプログラムはラダー回路として
表現され、その１スキャンにおける実行は、各回路単位
に完結し、前段回路の実行結果が次段の回路の実行に関
わることはない。つまり、ある回路の実行結果が別の回
路の実行に関わる場合には、次のスキャン時にこの別の
回路の実行結果に反映され、同一スキャン中では各回路
の実行は独立である。従って、１つのシーケンスプログ
ラムを回路単位に分割し、別々のプロセッサで実行して
も、そのシーケンスプログラムで行う制御には影響しな
い。
す図である。シーケンスプログラムはラダー回路として
表現され、その１スキャンにおける実行は、各回路単位
に完結し、前段回路の実行結果が次段の回路の実行に関
わることはない。つまり、ある回路の実行結果が別の回
路の実行に関わる場合には、次のスキャン時にこの別の
回路の実行結果に反映され、同一スキャン中では各回路
の実行は独立である。従って、１つのシーケンスプログ
ラムを回路単位に分割し、別々のプロセッサで実行して
も、そのシーケンスプログラムで行う制御には影響しな
い。
【００１３】図３は、図２のシーケンスプログラムがユ
ーザプログラムメモリ１１に格納されたときのメモリ構
成を示すものである。シーケンスプログラムは１命令単
位にオペコードとオペランドに分割されて格納され、１
命令単位にアドレスが付けられる。
ーザプログラムメモリ１１に格納されたときのメモリ構
成を示すものである。シーケンスプログラムは１命令単
位にオペコードとオペランドに分割されて格納され、１
命令単位にアドレスが付けられる。
【００１４】図４は、ユーザプログラムメモリ１１内に
作成するシーケンスプログラム実行管理テーブルで、各
回路の先頭アドレスと実行フラグ領域で構成される。各
ＣＰＵは、この管理テーブルを参照し、実行を行ったす
ぐ後の回路からまだ実行されてない回路を探して実行フ
ラグをセットし、その回路の先頭アドレスを取り出して
そのアドレスからシーケンスプログラムを１回路分実行
する。実行フラグはシーケンスプログラムを１スキャン
実行したときにマスタＣＰＵによりクリアされる。
作成するシーケンスプログラム実行管理テーブルで、各
回路の先頭アドレスと実行フラグ領域で構成される。各
ＣＰＵは、この管理テーブルを参照し、実行を行ったす
ぐ後の回路からまだ実行されてない回路を探して実行フ
ラグをセットし、その回路の先頭アドレスを取り出して
そのアドレスからシーケンスプログラムを１回路分実行
する。実行フラグはシーケンスプログラムを１スキャン
実行したときにマスタＣＰＵによりクリアされる。
【００１５】図５及び図６は、ＣＰＵのシーケンスプロ
グラム実行処理を行うシステムプログラムの処理手順を
示すフローチャートである。シーケンスプログラムの実
行を開始すると、まず初期化処理として実行候補回路Ｎ
ｏ．に“１”を設定する（ステップ２００）。次に、シ
ーケンスプログラム実行管理テーブル（図４）の実行候
補回路の実行フラグを判断し（ステップ２０１）、候補
回路が未実行である場合は該候補回路１回路を実行する
（ステップ２０２）。ステップ２０２の候補回路の実行
後あるいはステップ２０１での判断で候補回路が既に実
行済である場合は、その回路が最終回路であるかどうか
判断し（ステップ２０３）、最終回路でない場合は実行
候補回路Ｎｏ．を＋１して再びステップ２０１に戻る。
グラム実行処理を行うシステムプログラムの処理手順を
示すフローチャートである。シーケンスプログラムの実
行を開始すると、まず初期化処理として実行候補回路Ｎ
ｏ．に“１”を設定する（ステップ２００）。次に、シ
ーケンスプログラム実行管理テーブル（図４）の実行候
補回路の実行フラグを判断し（ステップ２０１）、候補
回路が未実行である場合は該候補回路１回路を実行する
（ステップ２０２）。ステップ２０２の候補回路の実行
後あるいはステップ２０１での判断で候補回路が既に実
行済である場合は、その回路が最終回路であるかどうか
判断し（ステップ２０３）、最終回路でない場合は実行
候補回路Ｎｏ．を＋１して再びステップ２０１に戻る。
【００１６】ステップ２０１で実行フラグを判断する場
合、フラグの参照はフラグを読んだときにフラグがセッ
トされていなければ読み出しと同時にフラグがセットさ
れるテストアンドセットの方式とし、複数のＣＰＵが同
一の回路を同時に未実行と判断することを防止する。ス
テップ２０１〜２０４を、実行候補回路が最終回路にな
るまで繰り返すことにより、シーケンスプログラムが１
スキャン実行される。
合、フラグの参照はフラグを読んだときにフラグがセッ
トされていなければ読み出しと同時にフラグがセットさ
れるテストアンドセットの方式とし、複数のＣＰＵが同
一の回路を同時に未実行と判断することを防止する。ス
テップ２０１〜２０４を、実行候補回路が最終回路にな
るまで繰り返すことにより、シーケンスプログラムが１
スキャン実行される。
【００１７】１スキャンの実行が終了すると、ユーザプ
ログラムメモリにある各ＣＰＵに対応したスキャン終了
フラグ（図７）をセットし（ステップ２０５）、自分が
マスタＣＰＵになっているかどうかを判断し（ステップ
２０６）、マスタＣＰＵでなければ自分のスキャン終了
フラグがリセットされるのを待つ（ステップ２０８）。
スキャン終了フラグがリセットされた場合、再びステッ
プ２００に戻り、次のスキャンを実行する。
ログラムメモリにある各ＣＰＵに対応したスキャン終了
フラグ（図７）をセットし（ステップ２０５）、自分が
マスタＣＰＵになっているかどうかを判断し（ステップ
２０６）、マスタＣＰＵでなければ自分のスキャン終了
フラグがリセットされるのを待つ（ステップ２０８）。
スキャン終了フラグがリセットされた場合、再びステッ
プ２００に戻り、次のスキャンを実行する。
【００１８】ステップ２０６の判断で自分がマスタＣＰ
Ｕになっている場合は、全ＣＰＵのスキャン終了フラグ
がセットされるのを待ち（ステップ２０７）、全ＣＰＵ
のスキャン終了フラグがセットされたら、実行結果を外
部Ｉ／Ｏに反映する出力フレッシュ処理を行い（ステッ
プ２０９）、さらにその時点の入力信号を取り込む入力
フレッシュ処理を行い（ステップ２１０）、実行管理テ
ーブルの実行フラグを全てクリアし（ステップ２１
１）、全ＣＰＵのスキャン終了フラグをクリアして（ス
テップ２１２）、再びステップ２００に戻り、次のスキ
ャンを実行する。
Ｕになっている場合は、全ＣＰＵのスキャン終了フラグ
がセットされるのを待ち（ステップ２０７）、全ＣＰＵ
のスキャン終了フラグがセットされたら、実行結果を外
部Ｉ／Ｏに反映する出力フレッシュ処理を行い（ステッ
プ２０９）、さらにその時点の入力信号を取り込む入力
フレッシュ処理を行い（ステップ２１０）、実行管理テ
ーブルの実行フラグを全てクリアし（ステップ２１
１）、全ＣＰＵのスキャン終了フラグをクリアして（ス
テップ２１２）、再びステップ２００に戻り、次のスキ
ャンを実行する。
【００１９】本実施例では、マスタＣＰＵの決定をＣＰ
Ｕの実装位置により行うものとしたが、各ＣＰＵにスイ
ッチを設け、そのスイッチの設定によりマスタＣＰＵを
決定する方法もある。この方法にすると、ユーザが自分
で任意のＣＰＵをマスタＣＰＵに設定することができ
る。
Ｕの実装位置により行うものとしたが、各ＣＰＵにスイ
ッチを設け、そのスイッチの設定によりマスタＣＰＵを
決定する方法もある。この方法にすると、ユーザが自分
で任意のＣＰＵをマスタＣＰＵに設定することができ
る。
【００２０】図８は、ＣＰＵモジュールのプログラマブ
ルコントローラへの増設を説明する図である。従来のプ
ログラマブルコントローラは、ＣＰＵモジュールを装着
する位置が決まっていたが、本実施例では、プログラマ
ブルコントローラに複数のＣＰＵモジュールを装着でき
るようにするため、ＣＰＵモジュールや電源モジュール
等の各モジュールの接続部分を共通化する。これによ
り、各モジュールの装着順を気にすることなく、ＣＰＵ
モジュールをどの場所にも装着できるようになる。尚、
図８に示す様に、複数のＣＰＵモジュールを実装するの
ではなく、１つＣＰＵモジュール内にシーケンスプログ
ラム実行用プロセッサを複数内蔵する構成でもよいこと
はいうまでもない。この場合、ＣＰＵモジュールの占め
る実装面積が少なくて済む。また、モジュール形式では
なく、ＩＣカードを装着する形式とすることも可能であ
る。
ルコントローラへの増設を説明する図である。従来のプ
ログラマブルコントローラは、ＣＰＵモジュールを装着
する位置が決まっていたが、本実施例では、プログラマ
ブルコントローラに複数のＣＰＵモジュールを装着でき
るようにするため、ＣＰＵモジュールや電源モジュール
等の各モジュールの接続部分を共通化する。これによ
り、各モジュールの装着順を気にすることなく、ＣＰＵ
モジュールをどの場所にも装着できるようになる。尚、
図８に示す様に、複数のＣＰＵモジュールを実装するの
ではなく、１つＣＰＵモジュール内にシーケンスプログ
ラム実行用プロセッサを複数内蔵する構成でもよいこと
はいうまでもない。この場合、ＣＰＵモジュールの占め
る実装面積が少なくて済む。また、モジュール形式では
なく、ＩＣカードを装着する形式とすることも可能であ
る。
【００２１】上記実施例において、ダイレクト方式（入
出力のリフレッシュを行わない方式）を採用する場合に
は、マスタＣＰＵは不要とすることができる。この場
合、実行管理テーブルの実行フラグを各回路実行後にク
リアすれば良い。さらに、各ＣＰＵ毎のスキャン終了フ
ラグも不要である。
出力のリフレッシュを行わない方式）を採用する場合に
は、マスタＣＰＵは不要とすることができる。この場
合、実行管理テーブルの実行フラグを各回路実行後にク
リアすれば良い。さらに、各ＣＰＵ毎のスキャン終了フ
ラグも不要である。
【００２２】
【発明の効果】本発明によれば、ユーザはシーケンスプ
ログラム作成時に並列実行について何ら考慮する事な
く、プロセッサを複数実装することで、シーケンスプロ
グラムを各プロセッサが自動的に並列に実行し、シーケ
ンスプログラムを高速に実行することができる。また、
システム構築後も、後からＣＰＵモジュールを追加実装
するだけで、更に高速にシーケンスプログラムを実行す
ることができる。
ログラム作成時に並列実行について何ら考慮する事な
く、プロセッサを複数実装することで、シーケンスプロ
グラムを各プロセッサが自動的に並列に実行し、シーケ
ンスプログラムを高速に実行することができる。また、
システム構築後も、後からＣＰＵモジュールを追加実装
するだけで、更に高速にシーケンスプログラムを実行す
ることができる。
【図１】本発明の一実施例に係るプログラマブルコント
ローラのハードウェア構成図である。
ローラのハードウェア構成図である。
【図２】シーケンスプログラムの例を示す図である。
【図３】図２のシーケンスプログラムが格納されたとき
のユーザプログラムメモリの内容構成図である。
のユーザプログラムメモリの内容構成図である。
【図４】シーケンスプログラムの実行管理テーブル説明
図である。
図である。
【図５】ＣＰＵのシーケンスプログラム実行処理を示す
フローチャートである。
フローチャートである。
【図６】図５のフローチャートに続くフローチャートで
ある。
ある。
【図７】スキャン終了フラグ管理テーブル説明図であ
る。
る。
【図８】プログラマブルコントローラのＣＰＵモジュー
ル増設時の説明図である。
ル増設時の説明図である。
１，２，３…ＣＰＵ、１０…データメモリ、１１…ユー
ザプログラムメモリ、１２…アドレスデコーダ、１３…
ＰＩ／Ｏバスコントローラ、１４…バス競合管理回路、
１５…プロセッサ、１６…システムメモリ。
ザプログラムメモリ、１２…アドレスデコーダ、１３…
ＰＩ／Ｏバスコントローラ、１４…バス競合管理回路、
１５…プロセッサ、１６…システムメモリ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 19/04 - 19/05
Claims (4)
- 【請求項１】 シーケンスプログラムを記憶するユーザ
プログラムメモリと、前記シーケンスプログラムを前記
ユーザプログラムメモリより読み出しその制御を実行す
るプロセッサと、実行結果及び途中経過を格納するデー
タメモリと、制御のための外部信号を入出力するインタ
フェース部とを備えるプログラマブルコントローラにお
いて、前記プロセッサを複数設けると共に各プロセッサ
に前記シーケンスプログラム中の未実行の回路を１回路
単位に読み出して実行する手段を設けると共に、各プロ
セッサの前記ユーザプログラムメモリまたは前記データ
メモリまたは前記インタフェース部へのアクセスの競合
を回避するバス競合管理回路と、回路単位に各回路の先
頭アドレスと実行／未実行を示すフラグ領域とを有し各
プロセッサがフラグの値から未実行の回路を判断して該
未実行回路を実行したとき該フラグを実行を示す値に書
換える管理テーブルとを設けたことを特徴とするプログ
ラマブルコントローラ。 - 【請求項２】 シーケンスプログラムを構成する各回路
毎に回路先頭アドレスと該回路の実行の有無を示すフラ
グとの対を格納した管理テーブルと、該管理テーブルを
参照し実行無の回路を取り出し実行して該管理テーブル
の該当フラグを実行有にするプロセッサとを備え、該プ
ロセッサが複数装着されたとき各プロセッサが前記管理
テーブルを参照して回路単位に前記シーケンスプログラ
ムを並列処理することを特徴とするプログラマブルコン
トローラ。 - 【請求項３】 請求項２において、前記プロセッサを１
個内蔵するＣＰＵモジュールまたはＩＣカードの接続部
分を他のモジュールまたはＩＣカードと共通化し任意箇
所にＣＰＵモジュールまたはＩＣカードを装着可能とし
たことを特徴とするプログラマブルコントローラ。 - 【請求項４】 請求項２において、前記プロセッサを複
数個内蔵するＣＰＵモジュールまたはＩＣカードを備え
ることを特徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05041063A JP3126006B2 (ja) | 1993-03-02 | 1993-03-02 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05041063A JP3126006B2 (ja) | 1993-03-02 | 1993-03-02 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259114A JPH06259114A (ja) | 1994-09-16 |
| JP3126006B2 true JP3126006B2 (ja) | 2001-01-22 |
Family
ID=12597978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05041063A Expired - Lifetime JP3126006B2 (ja) | 1993-03-02 | 1993-03-02 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126006B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4547469B2 (ja) * | 2006-03-07 | 2010-09-22 | 三菱電機株式会社 | 複数の演算装置によるシーケンス処理実行装置 |
| JP5107152B2 (ja) * | 2008-06-19 | 2012-12-26 | 光洋電子工業株式会社 | Ｃｐｕ動作クロック同調式ｐｌｃバスシステム |
| US8347044B2 (en) * | 2009-09-30 | 2013-01-01 | General Electric Company | Multi-processor based programmable logic controller and method for operating the same |
| DE112013006915T5 (de) * | 2013-04-08 | 2015-12-24 | Mitsubishi Electric Corp. | Programmeditiergerät, Programmeditierverfahren und Programmeditierprogramm |
| KR101840990B1 (ko) | 2014-11-19 | 2018-03-21 | 미쓰비시덴키 가부시키가이샤 | 제어 장치, 제어 방법 및 프로그램 |
| EP3696627B1 (en) | 2017-10-12 | 2023-07-12 | Mitsubishi Electric Corporation | Distributed control system |
| JP7037787B1 (ja) * | 2021-01-08 | 2022-03-17 | 株式会社ザイテック | シーケンサー |
-
1993
- 1993-03-02 JP JP05041063A patent/JP3126006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06259114A (ja) | 1994-09-16 |
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