JP2014522040A - プロセッサキャッシュ−ランダムアクセスメモリ間の切り替え - Google Patents
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Abstract
【解決手段】専用のRAMを用いる代わりに、キャッシュ構成を有するメモリが動作中においてRAM構成を有するよう再構成され、その後、動作が完了すると、当該メモリは、再びキャッシュ構成を有するよう再構成される。多くの特定用途向けコンポーネントはキャッシュ構成を有するメモリを既に含んでいるので、専用のRAMを含めるのではなくこのメモリを再構成することにより、特定用途向けコンポーネントのダイサイズが小型化される。
【選択図】図2
Description
本開示は、2011年7月29日に提出された米国仮特許出願第61/513,443号の優先権を主張する。当該仮特許出願はその内容の全体が、参照により本明細書に組み込まれる。
本明細書は、プロセッサキャッシュとランダムアクセスメモリとの間でメモリを切り替えるための技術および装置を説明する。いくつかの態様において、これらの技術および装置は、特定用途向けコンポーネントのダイサイズの小型化を可能とし、これにより多くの場合において、製造コストが低減される、または性能が向上させられる。いくつかの態様において、技術および装置は、ランダムアクセスメモリ(RAM)の動作の特定用途向けコンポーネントによる実行を依然として可能としつつ従来の専用のRAMを省略することにより、ダイサイズを小型化出来る。専用のRAMを用いる代わりに、キャッシュ構成を有するメモリが動作中においてRAM構成を有するよう再構成され、その後、動作が完了すると、当該メモリは、再びキャッシュ構成を有するよう再構成される。特定用途向けコンポーネントはキャッシュ構成を有するメモリを既に含んでいるので、専用のRAMを含めるのではなくこのメモリを再構成することにより、特定用途向けコンポーネントのダイサイズが小型化される。
図1は、特定用途向けコンポーネント102とブートデバイス104とを有する動作環境100の一例を示す。特定用途向けコンポーネント102およびブートデバイス104はそれぞれ、集積回路−集積回路(I2C)バス、low pin count(LPC)バス、シリアルペリフェラルインターコネクト(SPI)バス、universal asynchronous receiver/transmitter(UART)バス、1ワイヤバスなどのデータバス106上で通信を行う。
以下において、プロセッサキャッシュ構成とランダムアクセスメモリ(RAM)構成との間でメモリを切り替えるための技術を説明する。これらの技術は、図1のコントローラ114など前述した環境を用いて実施され得る。これらの技術は、図2、3、5、および/または6に示される方法を含む。各方法は、1以上のエンティティにより実行される複数の動作からなるセットとして示されている。これらの方法の動作を実行する順序は、示されるものに必ずしも限定されない。さらに、これらの方法は、全体的に、または部分的に互いに組み合わせられ得、同じエンティティ、別々のエンティティ、またはこれらの組み合わせにより実施され得る。以下の説明のいくつかの箇所において、例として図1の動作環境100を参照する。そのように参照したからといって、動作環境100に限定されるものと見なされるべきではなく、様々な例のうちの1つを例示するものとして見なされるべきである。
図7は、上述した様々な態様を実施し得るシステムオンチップ(SoC)700を示す。SoCは、ビデオゲームコンソール、IP機能を有するテレビ、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、サーバ、ネットワーク機能を有するプリンタ、セットトップボックス、プリンタ、スキャナ、カメラ、写真フレーム、および/またはモバイルインターネット機器など何らかの適したデバイスで実装され得る。
Claims (20)
- システムオンチップ(SoC)であり、
プロセッサキャッシュ構成とランダムアクセスメモリ構成(RAM構成)とで切り替わる切り替え可能メモリと、
コントローラと
を備え、
前記コントローラは、
パワーダウンイベントまたはパワーオンイベントに応答して、前記切り替え可能メモリを前記プロセッサキャッシュ構成から前記RAM構成へ動的に切り替え、
前記切り替え可能メモリが前記RAM構成を有する場合、ブートコードを不揮発性メモリから前記切り替え可能メモリへロードし、
前記切り替え可能メモリが前記RAM構成を有する場合、前記SoCのオペレーティングシステムをブートするよう前記切り替え可能メモリから前記ブートコードを実行し、
前記SoCの前記オペレーティングシステムのブートに応答して、前記切り替え可能メモリを前記RAM構成から前記プロセッサキャッシュ構成へ動的に切り替える、システムオンチップ。 - 前記不揮発性メモリは、前記ブートコードを格納する、前記SoC内のブート読取専用メモリ(ROM)である、請求項1に記載のシステムオンチップ。
- 前記SoCは、前記ブートコードの実行専用のランダムアクセスメモリを含まない、請求項2に記載のシステムオンチップ。
- 前記コントローラはさらに、ハイバネーションモードまたは休止モードである前記パワーダウンイベントに応答して、および、リセットまたはコールドブートである前記パワーオンイベントの前に、前記切り替え可能メモリを前記プロセッサキャッシュ構成から前記RAM構成へ動的に切り替える、請求項1から3のいずれか1項に記載のシステムオンチップ。
- 前記コントローラはさらに、ハイバネーションモードまたは休止モードからのリセットである前記パワーオンイベントに応答して、前記切り替え可能メモリを前記プロセッサキャッシュ構成から前記RAM構成へ動的に切り替える、請求項1から4のいずれか1項に記載のシステムオンチップ。
- 前記ブートコードの実行により、前記オペレーティングシステムのオペレーティングシステムイメージを格納するブートデバイスから、前記SoCの前記オペレーティングシステムがブートされる、請求項1から5のいずれか1項に記載のシステムオンチップ。
- 前記切り替え可能メモリを前記RAM構成から前記プロセッサキャッシュ構成へ動的に切り替えた後、前記切り替え可能メモリが前記プロセッサキャッシュ構成を有する場合、前記コントローラはさらに、前記切り替え可能メモリを用いる、または前記切り替え可能メモリの利用を有効化する、請求項1から6のいずれか1項に記載のシステムオンチップ。
- 前記プロセッサキャッシュ構成は第2レベルキャッシュ構成(L2キャッシュ構成)であり、
前記RAM構成はスタティックRAM構成(SRAM構成)であり、
前記コントローラはさらに、
制御レジスタのイネーブルビットへ書き込むことにより前記切り替え可能メモリをL2キャッシュとして機能させなくし、
前記切り替え可能メモリをクリーニングし、
構成レジスタの読取専用メモリ選択ビット(RAM選択ビット)をクリアし、
前記切り替え可能メモリをL2キャッシュとして無効化し、
前記切り替え可能メモリがアイドル状態になるまで待機し、
前記構成レジスタに前記RAM選択ビットを設定し、
SRAMのための前記切り替え可能メモリのバンクを構成する
ことにより、前記切り替え可能メモリを前記L2キャッシュ構成から前記SRAM構成へ動的に切り替える、請求項1から7のいずれか1項に記載のシステムオンチップ。 - 前記プロセッサキャッシュ構成は第2レベルキャッシュ構成(L2キャッシュ構成)であり、
前記RAM構成はスタティックRAM構成(SRAM構成)であり、
前記コントローラはさらに、
前記切り替え可能メモリのバンクから第2メモリへデータをコピーし、
前記切り替え可能メモリの前記バンクを機能させなくし、
L2選択ビットをクリアし、
制御レジスタのL2キャッシュイネーブルビットをクリアし、
前記切り替え可能メモリを無効化する
ことにより、前記切り替え可能メモリを前記SRAM構成から前記L2キャッシュ構成へ動的に切り替える、請求項1から7のいずれか1項に記載のシステムオンチップ。 - パワーオンイベントに応答して、切り替え可能メモリをプロセッサキャッシュ構成からランダムアクセスメモリ構成(RAM構成)へ動的に切り替える段階と、
不揮発性メモリから、前記RAM構成を有する前記切り替え可能メモリへブートコードをロードする段階と、
オペレーティングシステムイメージを有するブートデバイスを検出し構成するよう、前記切り替え可能メモリから前記ブートコードの第1部分を実行する段階と、
前記ブートデバイスから前記オペレーティングシステムイメージをブートするよう、前記切り替え可能メモリから前記ブートコードの第2部分を実行する段階と、
前記ブートデバイスから前記オペレーティングシステムイメージをブートした後、前記切り替え可能メモリを前記RAM構成から前記プロセッサキャッシュ構成へ切り替える段階と
を備える方法。 - 前記パワーオンイベントは、リセット、コールドブート、ハイバネーションモードからの再開、またはスリープモードからの再開である、請求項10に記載の方法。
- 前記プロセッサキャッシュ構成は第2レベルキャッシュ構成(L2キャッシュ構成)であり、
前記RAM構成はスタティックRAM構成(SRAM構成)である、請求項10または11に記載の方法。 - 前記切り替え可能メモリを前記プロセッサキャッシュ構成から前記RAM構成へ動的に切り替える段階は、
制御レジスタのイネーブルビットへ書き込むことにより前記切り替え可能メモリをL2キャッシュとして機能させなくする段階と、
前記切り替え可能メモリをクリーニングする段階と、
構成レジスタの読取専用メモリ選択ビット(RAM選択ビット)をクリアする段階と、
前記切り替え可能メモリをL2キャッシュとして無効化する段階と、
前記切り替え可能メモリがアイドル状態になるまで待機する段階と、
前記構成レジスタに前記RAM選択ビットを設定する段階と、
SRAMのための前記切り替え可能メモリのバンクを構成する段階と
を有する、請求項12に記載の方法。 - 前記切り替え可能メモリを前記RAM構成から前記プロセッサキャッシュ構成へ切り替える段階は、
前記切り替え可能メモリのバンクから第2メモリへデータをコピーする段階と、
前記切り替え可能メモリの前記バンクを機能させなくする段階と、
L2選択ビットをクリアする段階と、
制御レジスタのL2キャッシュイネーブルビットをクリアする段階と、
前記切り替え可能メモリを無効化する段階と
を有する、請求項12または13に記載の方法。 - 前記第2メモリは、前記切り替え可能メモリが組み込まれたシステムオンチップの外部のダイナミックRAM(DRAM)またはフラッシュメモリである、請求項14に記載の方法。
- 前記方法は、特定用途向け集積回路(ASIC)、システムオンチップ(SoC)、アプリケーションプロセッサ、またはセルラープロセッサにより実施される、請求項10から15のいずれか1項に記載の方法。
- 前記ブートデバイスはフラッシュメモリを含み、
前記切り替え可能メモリからの前記ブートコードの前記第2部分の実行により、フラッシュコントローラを用いる前記ブートデバイスから前記オペレーティングシステムイメージがブートされる、請求項10から16のいずれか1項に記載の方法。 - 前記オペレーティングシステムイメージがブートされる前に、信頼されたオペレーティングシステムイメージとして前記オペレーティングシステムイメージを認証するよう、前記切り替え可能メモリから前記ブートコードの他の部分を実行する段階をさらに備える、請求項10から17のいずれか1項に記載の方法。
- コントローラであり、
パワーダウンイベントまたはパワーオンイベントに応答して、切り替え可能メモリをプロセッサキャッシュ構成からランダムアクセスメモリ構成(RAM構成)へ動的に切り替え、
前記切り替え可能メモリが前記RAM構成を有する場合、ブートコードを不揮発性メモリから前記切り替え可能メモリへロードし、
前記切り替え可能メモリが前記RAM構成を有する場合、オペレーティングシステムをブートするよう前記切り替え可能メモリから前記ブートコードを実行し、
前記オペレーティングシステムのブートに応答して、前記切り替え可能メモリを前記RAM構成から前記プロセッサキャッシュ構成へ動的に切り替える、コントローラ。 - 前記コントローラは、前記切り替え可能メモリを有するデバイス内のファームウェアまたは論理回路として実装される、請求項19に記載のコントローラ。
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