JPS622325A - モ−ド切換え制御方式 - Google Patents
モ−ド切換え制御方式Info
- Publication number
- JPS622325A JPS622325A JP60141171A JP14117185A JPS622325A JP S622325 A JPS622325 A JP S622325A JP 60141171 A JP60141171 A JP 60141171A JP 14117185 A JP14117185 A JP 14117185A JP S622325 A JPS622325 A JP S622325A
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- JP
- Japan
- Prior art keywords
- cpu
- switch
- processor
- switching
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、少くとも２つのグロセッサモードで動作する
データ処理システムに用いて好適なモード切換え制御方
式に−する。
データ処理システムに用いて好適なモード切換え制御方
式に−する。
従来、ｆ−夕処理システムはそのシステムが持つ性能に
適合したプロセッサユニットを有し、そのネイティブな
言語で曹かれたプログラムを実行している。
適合したプロセッサユニットを有し、そのネイティブな
言語で曹かれたプログラムを実行している。
ところで、近年パーソナルコンピュータの普及と共に、
・・−ドウニア及ｄ基本ソフトウ＝７の標準化がすすみ
、特定の機種のみならず標準的な全てのシステムを対シ
としたアプリクーレ１ンソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
・・−ドウニア及ｄ基本ソフトウ＝７の標準化がすすみ
、特定の機種のみならず標準的な全てのシステムを対シ
としたアプリクーレ１ンソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
上記流通ソフトウェアは年々増加する傾向にあり、ニー
ｆは１台のマシンで従来のメーカ特有のアプリケージ、
ンソフトウエアに加え、流通ソフトウェアが使えること
、あるいは数系統に分かれている流通ソフトウェアのう
ちの一方を、又は全てを便えることを強く要望している
。
ｆは１台のマシンで従来のメーカ特有のアプリケージ、
ンソフトウエアに加え、流通ソフトウェアが使えること
、あるいは数系統に分かれている流通ソフトウェアのう
ちの一方を、又は全てを便えることを強く要望している
。
もし、プロセッサユニット１個で上記パーソナリティを
実現しようとした場合、以下に列挙する方式を採ること
が通常行なわれている。
実現しようとした場合、以下に列挙する方式を採ること
が通常行なわれている。
（１）単一プロセッサユニットで異なるプロセッサユニ
ットのネイティブ言語をシミュレートする。
ットのネイティブ言語をシミュレートする。
（２） メーカ特有のソフトウェア用に１個、流通ソ
フトウェア用に１個というふうに複数のプロセッサユニ
ットを持ち、これらを切換え動作させる。
フトウェア用に１個というふうに複数のプロセッサユニ
ットを持ち、これらを切換え動作させる。
ところが前者によれば高い性能は望めず、又、後者によ
ればグロセッサ切替えをいかに行うべきかの新しい問題
が生じる。本発明は後者を採用した場合のプロセッサ切
換えのだめの一方式を提案するものである。
ればグロセッサ切替えをいかに行うべきかの新しい問題
が生じる。本発明は後者を採用した場合のプロセッサ切
換えのだめの一方式を提案するものである。
本発明は上記事情に基づいて成されたものであり、異な
るアーキテクチャを持つ少くとも２個のプロセッサユニ
ットで構成される比較的低価格のデータ処理システムに
おいて有効な、グロセッ丈モード切換えの一方式を提供
するととを目的とする。
るアーキテクチャを持つ少くとも２個のプロセッサユニ
ットで構成される比較的低価格のデータ処理システムに
おいて有効な、グロセッ丈モード切換えの一方式を提供
するととを目的とする。
本発明は、一時にいずれか１個が有効となる少くとも２
個のプロセッサユニットがバスを介して接続され、上記
有効となるプロセッサユニットが共通の入出力ハードウ
ェアリンースを使用してデータ処理を行なうデータ処理
システムにおいて、電源投入時もしくはシステムの初期
化時いずれか１個のプロセッサユニットによってのみバ
ス切換えの要求を検知出来るものとし、且つ、そのプロ
セッサユニットはシステムの初期化時、接続されるモー
ド切換えスイッチが示すスティタスを認識することによ
って有効とすべきプロセッサユニットを知シ、バス切換
えを行なう構成とした。
個のプロセッサユニットがバスを介して接続され、上記
有効となるプロセッサユニットが共通の入出力ハードウ
ェアリンースを使用してデータ処理を行なうデータ処理
システムにおいて、電源投入時もしくはシステムの初期
化時いずれか１個のプロセッサユニットによってのみバ
ス切換えの要求を検知出来るものとし、且つ、そのプロ
セッサユニットはシステムの初期化時、接続されるモー
ド切換えスイッチが示すスティタスを認識することによ
って有効とすべきプロセッサユニットを知シ、バス切換
えを行なう構成とした。
このことによυユーザ要求に促したプログラムの実行を
、容易に、且つ確実に行なうことが出来、比較的低価格
にてマルチ・セーンナリティシステムを実現することが
出来る。
、容易に、且つ確実に行なうことが出来、比較的低価格
にてマルチ・セーンナリティシステムを実現することが
出来る。
以下、図面を使用して本発明に関し詳細に説明する。第
１図は本発明が実行されるデータ処理システムの構成例
を示すブロック図である。
１図は本発明が実行されるデータ処理システムの構成例
を示すブロック図である。
図において、１，２はそれぞれ３２ビツトバスな持つ、
１６ビ、トアーキテクチャのマイクロプロセッサ、１６
ビツトアーキテクチヤのマイクロプロセッサである。（
ＣＰＵ−Ａは、例えばオフィスコンピュータ用のジョブ
を受ケ持つＣＰＵ 。
１６ビ、トアーキテクチャのマイクロプロセッサ、１６
ビツトアーキテクチヤのマイクロプロセッサである。（
ＣＰＵ−Ａは、例えばオフィスコンピュータ用のジョブ
を受ケ持つＣＰＵ 。
ＣＰＵ−Ｂは流通ソフトウェアを処理するＣＰＵである
。）以降の説明では便宜上前者をＣＰＵ−Ａ ＃後者を
ＣＰＵ−Ｂと称する。これらＣＰＵ−Ａ 、 ＣＰＵ−
Ｂが持つアドレス・データバス及びスティタス・コント
ロールラインはシステムコントローラ３が持つＣＰＵバ
ス７に共通に接続されている。
。）以降の説明では便宜上前者をＣＰＵ−Ａ ＃後者を
ＣＰＵ−Ｂと称する。これらＣＰＵ−Ａ 、 ＣＰＵ−
Ｂが持つアドレス・データバス及びスティタス・コント
ロールラインはシステムコントローラ３が持つＣＰＵバ
ス７に共通に接続されている。
システムコントローラｌは、ＣＰＵ−Ａ 、 ＣＰＵ−
Ｂが同時に動作することがない様に、プロセッサ切換え
のための制御部、及び各ＣＰＵによる、主メモリ（ＭＭ
Ｕ） ｓ 、入出力デバイスアクセス等の差異を吸収し
、共通のアクセス手順に変換する周辺制御部、そして入
出力デバイスとメモリ間のＤＭＡ転送を制御する制御部
とから成る。システムコントローラ旦のうち、プロセッ
サ切換えのための制御部は＠２図にその内部構成が示さ
れている。このシステムコントローラｌが持つ１６ビツ
ト幅のメモリバス８には主メモリ４が、又、８ビット幅
の入出力バス９には各種入出力インタ７エースユニツト
（Ｉ／□ ＩＮＴ） ５ 、６が接続される。入出力イ
ンタフェースユニット５には、例えばキーデートユニッ
トが、又、入出力インタフェースユニット６にはフロッ
ピーディスク装置が、それぞれ接続される。上記ＣＰＵ
−Ａ 。
Ｂが同時に動作することがない様に、プロセッサ切換え
のための制御部、及び各ＣＰＵによる、主メモリ（ＭＭ
Ｕ） ｓ 、入出力デバイスアクセス等の差異を吸収し
、共通のアクセス手順に変換する周辺制御部、そして入
出力デバイスとメモリ間のＤＭＡ転送を制御する制御部
とから成る。システムコントローラ旦のうち、プロセッ
サ切換えのための制御部は＠２図にその内部構成が示さ
れている。このシステムコントローラｌが持つ１６ビツ
ト幅のメモリバス８には主メモリ４が、又、８ビット幅
の入出力バス９には各種入出力インタ７エースユニツト
（Ｉ／□ ＩＮＴ） ５ 、６が接続される。入出力イ
ンタフェースユニット５には、例えばキーデートユニッ
トが、又、入出力インタフェースユニット６にはフロッ
ピーディスク装置が、それぞれ接続される。上記ＣＰＵ
−Ａ 。
ＣＰＵ−Ｂは、主メモリ４及び入出力インタフェースユ
ニｙト５ｒ６を介して接続される入出力デバイス（図示
せず）を共有使用する。
ニｙト５ｒ６を介して接続される入出力デバイス（図示
せず）を共有使用する。
第２図は、第１図に示したシステムコントローラｌのう
ち、プロセッサ切換えのための制御部のみを抽出して示
した図である。図において、３１はモードスイッチであ
り、マニーアル操作によＩ）ＣＰＵ−ＡとＣＰＵ−Ｂを
切換えるために設けられる。３２．３３はそれぞれ上記
スイッチ３１の操作により生じるノイズ除去のだめの抵
抗及びコンデンサである。３４はバッファ回路である。
ち、プロセッサ切換えのための制御部のみを抽出して示
した図である。図において、３１はモードスイッチであ
り、マニーアル操作によＩ）ＣＰＵ−ＡとＣＰＵ−Ｂを
切換えるために設けられる。３２．３３はそれぞれ上記
スイッチ３１の操作により生じるノイズ除去のだめの抵
抗及びコンデンサである。３４はバッファ回路である。
３５はノ臂ルス生成回路であり、モードスイッチ３１の
スティタスが変化（ＣＰＵ−７Ａ→ＣＰＵ−Ｂ 。
スティタスが変化（ＣＰＵ−７Ａ→ＣＰＵ−Ｂ 。
ＣＰＵ−Ｂ −＋ ＣＰＵ−Ａ） ｊ、たことを検知し
、パルスを生成し、イニシャライズ信号（ＳＹＳ ＩＮ
Ｔ）としてシステムを初期化する。３６はモードスイッ
チ３ノのスティタスを表示するレジスタであり、モード
スイッチがＣＰＵ−Ａ 、 ＣＰＵ−Ｂのいずれを示し
ているかを記憶する。このレジスタ３６出力はＣＰＵバ
ス２へ通知される。
、パルスを生成し、イニシャライズ信号（ＳＹＳ ＩＮ
Ｔ）としてシステムを初期化する。３６はモードスイッ
チ３ノのスティタスを表示するレジスタであり、モード
スイッチがＣＰＵ−Ａ 、 ＣＰＵ−Ｂのいずれを示し
ているかを記憶する。このレジスタ３６出力はＣＰＵバ
ス２へ通知される。
第３図は本発明実施例の動作を示すフローチャートであ
る。
る。
以下、本発明実施例の動作につき第３図に示したフロー
チャートを参照しながら詳細に説明する。第１図に示し
たデータ処理システムを構成するプロセッサユニット（
ＣＰＵ−Ａ 、 ＣＰＵ−Ｂ）は、同時に動作すること
なく、同時期にはいずれか一方のみ有効になるものとす
る。例えばＣＰＵ−Ａの制御で動いている時に、ＣＰＵ
−Ｈのモードに切り換えるには、モードスイッチ３１を
ＣＰＵ−Ｂ側に倒せば良い。モードスイッチ３１を切り
換えると、パルス生成回路３５には、ＨＩＧＨレベルか
らＬＯＷレベルに変化する信号が入力され、ここで、こ
の変化が検出され、一定幅のノ！ルスが生成出力される
。この信号は、システムのイニシャライズ（Ｓ７３ Ｉ
ＮＴ）を行うもので、電源投入時に自動生成されるクリ
ア信号と論理和条件がとられ、システムに供給される。
チャートを参照しながら詳細に説明する。第１図に示し
たデータ処理システムを構成するプロセッサユニット（
ＣＰＵ−Ａ 、 ＣＰＵ−Ｂ）は、同時に動作すること
なく、同時期にはいずれか一方のみ有効になるものとす
る。例えばＣＰＵ−Ａの制御で動いている時に、ＣＰＵ
−Ｈのモードに切り換えるには、モードスイッチ３１を
ＣＰＵ−Ｂ側に倒せば良い。モードスイッチ３１を切り
換えると、パルス生成回路３５には、ＨＩＧＨレベルか
らＬＯＷレベルに変化する信号が入力され、ここで、こ
の変化が検出され、一定幅のノ！ルスが生成出力される
。この信号は、システムのイニシャライズ（Ｓ７３ Ｉ
ＮＴ）を行うもので、電源投入時に自動生成されるクリ
ア信号と論理和条件がとられ、システムに供給される。
システムがイニシャライズされると、ＣＰＵ−Ａが動キ
、モードスイッチ３１が、どちらのプロセッサユニット
（ＣＰＵ−ＡあるいはＣＰＵ−Ｂ ）を指示しているか
をスティタスとして読みこむ。今、モードスイッチ３１
は、ＣＰＵ−Ｂを指示しているので、ＣＰＵ−Ａを切り
離し、ＣＰＵ−Ｈに対し、共有使用される入出力デバイ
スを接続する。尚、この作業は、第１図に示したシステ
ムコントローラ且が行う。その後に、ＣＰＵ−ＢがＩＰ
Ｌ （イニシャルグロダラムロード）を行い、以降、目
的とするジョブを実行する。
、モードスイッチ３１が、どちらのプロセッサユニット
（ＣＰＵ−ＡあるいはＣＰＵ−Ｂ ）を指示しているか
をスティタスとして読みこむ。今、モードスイッチ３１
は、ＣＰＵ−Ｂを指示しているので、ＣＰＵ−Ａを切り
離し、ＣＰＵ−Ｈに対し、共有使用される入出力デバイ
スを接続する。尚、この作業は、第１図に示したシステ
ムコントローラ且が行う。その後に、ＣＰＵ−ＢがＩＰ
Ｌ （イニシャルグロダラムロード）を行い、以降、目
的とするジョブを実行する。
このように制御することでモードスイッチ３ノの切換え
のみの動作で、いつでも簡単にプロセッサユニットを切
り換えることができる。
のみの動作で、いつでも簡単にプロセッサユニットを切
り換えることができる。
尚、本発明において、プロセッサ切換えは電源投入時も
しくはシステムの初期化時に限られるものであることは
言う迄もない。
しくはシステムの初期化時に限られるものであることは
言う迄もない。
以上説明の如く本発明によれば、ユーザが要求するプロ
グラムに合わせ、容易且つ確実にプロセッサのモード切
換えを行なうことが出来、比較的低価格にてマルチパー
ソナリティシステムを実現出来る。
グラムに合わせ、容易且つ確実にプロセッサのモード切
換えを行なうことが出来、比較的低価格にてマルチパー
ソナリティシステムを実現出来る。
第１図は本発明を実現するデータ処理システムの構成例
を示すブロック図、第２図は第１図に示したシステムコ
ントローラのうち、プロセッサ切換えのための制御部の
みを抽出して示した図、ｍ３図は本発明実施例の動作を
示すフローチャートである。 １．２・・・プロセッサユニット（ＣＰＵ−Ａ、ＣＰＵ
−Ｂ）、３・・・システムコントローラ、４・・・ＣＰ
Ｕバス、３１・・・モードスイッチ、３５・・・パルス
生成回路、３６・・・スティタスレノスタ。 出臥代理人 弁理士 鈴 江 武 彦 第１図 第２図 第３図
を示すブロック図、第２図は第１図に示したシステムコ
ントローラのうち、プロセッサ切換えのための制御部の
みを抽出して示した図、ｍ３図は本発明実施例の動作を
示すフローチャートである。 １．２・・・プロセッサユニット（ＣＰＵ−Ａ、ＣＰＵ
−Ｂ）、３・・・システムコントローラ、４・・・ＣＰ
Ｕバス、３１・・・モードスイッチ、３５・・・パルス
生成回路、３６・・・スティタスレノスタ。 出臥代理人 弁理士 鈴 江 武 彦 第１図 第２図 第３図
Claims (1)
- 一時にいずれか１個のみ有効となる少くとも２個のプロ
セッサユニットがバスを介して接続され、上記有効とな
るプロセッサユニットが共通の入出力ハードウェアリソ
ースを使用してデータ処理を行なうデータ処理システム
において、上記プロセッサユニットのうち有効とすべき
プロセッサユニットが選択設定されるモード切換えスイ
ッチを備えシステムの初期化時、上記プロセッサユニッ
トの特定の１つにより上記モード切換えスイッチのステ
ィタスを知り、バス切換えを行なうことにより該当する
プロセッサユニットに対し、プログラム実行を指示する
ことを特徴とするモード切換え制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141171A JPS622325A (ja) | 1985-06-27 | 1985-06-27 | モ−ド切換え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141171A JPS622325A (ja) | 1985-06-27 | 1985-06-27 | モ−ド切換え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622325A true JPS622325A (ja) | 1987-01-08 |
Family
ID=15285787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141171A Pending JPS622325A (ja) | 1985-06-27 | 1985-06-27 | モ−ド切換え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028187A (en) * | 1989-08-31 | 1991-07-02 | Kato Hatsujo Kaisha, Ltd. | Security fastener including integral plug body and socket body |
-
1985
- 1985-06-27 JP JP60141171A patent/JPS622325A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028187A (en) * | 1989-08-31 | 1991-07-02 | Kato Hatsujo Kaisha, Ltd. | Security fastener including integral plug body and socket body |
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