JPS6115264A - モ−ド切換え制御方式 - Google Patents
モ−ド切換え制御方式Info
- Publication number
- JPS6115264A JPS6115264A JP13596684A JP13596684A JPS6115264A JP S6115264 A JPS6115264 A JP S6115264A JP 13596684 A JP13596684 A JP 13596684A JP 13596684 A JP13596684 A JP 13596684A JP S6115264 A JPS6115264 A JP S6115264A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- unit
- bus
- switch
- units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は少くとも２つのプロセッサモードで動作するデ
ータ処理システムに用いて好適なモード切換え制御方式
に関する。
ータ処理システムに用いて好適なモード切換え制御方式
に関する。
従来データ処理システムはそのシステムが持つ性能に適
合したプロセツサユニツトＩＷＬ。
合したプロセツサユニツトＩＷＬ。
そのネイティブな言語で書かれたプログラムを実行して
いる。
いる。
ところで、近年ノや一ソナルコンピュータの普及と共に
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の８！種のみならず標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の８！種のみならず標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
上記流通ソフトウェアは年々増加する傾向にあり。
ユーザは１台のマシンで従来のメーカ特有のアプリケー
ションソフトウェアに加え、流通ソフトウェアが使える
こと、あるいは数系統に分かれている流通ソフトウェア
のうちの一方を、又は全てを使えることを強く要望して
いる。
ションソフトウェアに加え、流通ソフトウェアが使える
こと、あるいは数系統に分かれている流通ソフトウェア
のうちの一方を、又は全てを使えることを強く要望して
いる。
もし、プロセッサユニット１個で上記マルチパーソナリ
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
（１１単一プロセッサユニットで異なるプロセッサユニ
ットのネイティブ言語をシミュレートする。
ットのネイティブ言語をシミュレートする。
（２） メーカ特有のソフトウェア用に１個、流通ソ
フトウェア用に１個というふうに複数のプロセッサユニ
ットを持ち、これらを切換え動作させる。
フトウェア用に１個というふうに複数のプロセッサユニ
ットを持ち、これらを切換え動作させる。
ところが前者によれば高い性能は望めず、又、後者によ
ればゾロセッサ切換えをいかに行なうべきかの新しい問
題が生じる。
ればゾロセッサ切換えをいかに行なうべきかの新しい問
題が生じる。
本発明は上記事情に基づいて成されたものであり、異な
るアーキテクチャを持つ少くとも２個のプロセッサユニ
ットで構成される比較的低価格のデータ処理システムに
おいて有効なプロセッサモード切換えの一方式を提供す
ることを目的とする。
るアーキテクチャを持つ少くとも２個のプロセッサユニ
ットで構成される比較的低価格のデータ処理システムに
おいて有効なプロセッサモード切換えの一方式を提供す
ることを目的とする。
本発明は一時にいずれか１個が有効となる少くとも２個
のプロセッサユニットがバスヲ介して接続され、上記有
効となるプロセッサユニットが共通の入出力へ−ドクエ
アリソースを使用してデータ処理を行なう多重構成のプ
ロセッサシステムにおいて、いずれか１個のプロセンサ
ユニットによってのみバス切換えが許されるものとし、
且つ、そのプロセッサユニットはシステムの初期化時、
接続されるキーざ−どの特定キーの操作を認識すること
によって有効とすべかプロセンサユニットを知り、バス
切換えを行なう構成とした。
のプロセッサユニットがバスヲ介して接続され、上記有
効となるプロセッサユニットが共通の入出力へ−ドクエ
アリソースを使用してデータ処理を行なう多重構成のプ
ロセッサシステムにおいて、いずれか１個のプロセンサ
ユニットによってのみバス切換えが許されるものとし、
且つ、そのプロセッサユニットはシステムの初期化時、
接続されるキーざ−どの特定キーの操作を認識すること
によって有効とすべかプロセンサユニットを知り、バス
切換えを行なう構成とした。
このことによりユーザ要求に即したプログラムの実行を
容易に、且つ確実に行なうことが出来、比較的低価格に
てマルチパーソナリティシステムを提供することが出来
る。
容易に、且つ確実に行なうことが出来、比較的低価格に
てマルチパーソナリティシステムを提供することが出来
る。
以下、図面を使用して本発明に関し詳細に説明する。第
１図は本発明が実現されるデータ処理システムの構成例
を示すブロック図である。
１図は本発明が実現されるデータ処理システムの構成例
を示すブロック図である。
図において１，２はそれぞれ３２ビツトバスを持つ１６
ビツトアーキテクチヤのマイクロプロセッサ、一般的な
１６ビツトアーキテクチヤのマイクロプロセッサである
。以降の説明では便宜上前者をプロセッサユニット人、
後者をプロセッサ二二ソ）Ｂと称する。これらプロセッ
サ二二ソ）Ａ、Ｂが持つアドレス・データバス及びステ
ィタス・コントロールラインはシステム制御ユニット３
が持っＣＰＵバス４に共通に接続されている。５は上記
デロセッサユニン）Ａが実行するマイクロプログラムが
収納されるＲＯＭであり、ドライバ６を介し上記ＣＰＵ
バス４に接続される。
ビツトアーキテクチヤのマイクロプロセッサ、一般的な
１６ビツトアーキテクチヤのマイクロプロセッサである
。以降の説明では便宜上前者をプロセッサユニット人、
後者をプロセッサ二二ソ）Ｂと称する。これらプロセッ
サ二二ソ）Ａ、Ｂが持つアドレス・データバス及びステ
ィタス・コントロールラインはシステム制御ユニット３
が持っＣＰＵバス４に共通に接続されている。５は上記
デロセッサユニン）Ａが実行するマイクロプログラムが
収納されるＲＯＭであり、ドライバ６を介し上記ＣＰＵ
バス４に接続される。
システム制御ユニット３はプロセッサ切換えのための制
御部及び各プロセッサユニットＡ。
御部及び各プロセッサユニットＡ。
Ｂによる主メモリ、入出力デバイスアクセス等の差異を
吸収し、共通のアクセス手順に変換する周辺制御部、そ
して入出力ディバイスとメモリ間のＤＭＡ転送を制御す
る制御部とがら成る・このシステム制御ユニット３が持
つ１６ビツト幅のメモリバス７には主メモリ８が、又８
ビット幅の入出力バス９には各種入出力インタフェース
ユニット（Ｉ写 工／Ｆ）１０．１ノ。
吸収し、共通のアクセス手順に変換する周辺制御部、そ
して入出力ディバイスとメモリ間のＤＭＡ転送を制御す
る制御部とがら成る・このシステム制御ユニット３が持
つ１６ビツト幅のメモリバス７には主メモリ８が、又８
ビット幅の入出力バス９には各種入出力インタフェース
ユニット（Ｉ写 工／Ｆ）１０．１ノ。
１２が接続される。入出力インタフェース１０にはキー
ボードユニント１３が、入出力インタフェースユニント
１１にはフロンピーディスク装置１４が、入出力インタ
フェースユニソト１２にはＣＲＴディスプレイ１５がそ
れぞれ接続される。
ボードユニント１３が、入出力インタフェースユニント
１１にはフロンピーディスク装置１４が、入出力インタ
フェースユニソト１２にはＣＲＴディスプレイ１５がそ
れぞれ接続される。
上記プロセッサユニソ）Ａ、Ｂは上記主メモリ８及び上
記入出力インタフェースユニット１０．１１．１２を介
して接続される入出力デバイス１３，１４．１５を共有
使用する。尚。
記入出力インタフェースユニット１０．１１．１２を介
して接続される入出力デバイス１３，１４．１５を共有
使用する。尚。
本発明実施例において、上記キーボードユニットノ３を
構成するキースイッチのうち、ある特定部分（図中斜線
部）はプロセッサユニットＡ。
構成するキースイッチのうち、ある特定部分（図中斜線
部）はプロセッサユニットＡ。
Ｂ選択のためのデータキーとして使用されることを付言
しておく。これは１個のキースイッチであっても複数キ
ーであっても構わない。
しておく。これは１個のキースイッチであっても複数キ
ーであっても構わない。
第２図は本発明実施例であるシステム制御手順の概略フ
ローを示したものである。
ローを示したものである。
以下、本発明実施例の動作につき詳細に述べる。まず、
電源投入もしくはシステムイニシャライズが行なわれる
と、グロセソサユニツ）Ａが動作する。プロセッサユニ
ツ） Ａ ハＲＯＭ ５に格納されたマイクロプログラ
ムに基づきプログラムを実行すべきプロセッサ番号なＲ
ＥＡＤする。このプロセッサ番号はキーが一ドユニット
Ｊ３の特定キーを押下することにより指示される。ここ
でＲＥＡＤされたプロセッサ番号がプロセソサユニソ）
Ｂを指示していた場合、！ロセノサユニソ）Ａはシステ
ム制卸ユニソ）Ｊｌニ一対しＣＰＵバス４をプロセッサ
ユニットＡからＢへ切換える命令を発し、プロセッサユ
ニットＢを初期化する。ここでプロセッサユニツ）Ｂは
Ｉ Ｐ Ｌ （１ｎｉｔｉａｌ ｐｒｏｇｒａｍ ：［
、ｏａｄ ）を実行し。
電源投入もしくはシステムイニシャライズが行なわれる
と、グロセソサユニツ）Ａが動作する。プロセッサユニ
ツ） Ａ ハＲＯＭ ５に格納されたマイクロプログラ
ムに基づきプログラムを実行すべきプロセッサ番号なＲ
ＥＡＤする。このプロセッサ番号はキーが一ドユニット
Ｊ３の特定キーを押下することにより指示される。ここ
でＲＥＡＤされたプロセッサ番号がプロセソサユニソ）
Ｂを指示していた場合、！ロセノサユニソ）Ａはシステ
ム制卸ユニソ）Ｊｌニ一対しＣＰＵバス４をプロセッサ
ユニットＡからＢへ切換える命令を発し、プロセッサユ
ニットＢを初期化する。ここでプロセッサユニツ）Ｂは
Ｉ Ｐ Ｌ （１ｎｉｔｉａｌ ｐｒｏｇｒａｍ ：［
、ｏａｄ ）を実行し。
以降目的プログラムを実行する。
一方、ＲＥＡＤされたプロセッサ番号がプロセッサユニ
ン）Ａを指示していた場合、プロセッサユニン）ＡはＣ
ＰＵバス４を切換える必要はな（そのままＩＰＬを実行
する。この様に。
ン）Ａを指示していた場合、プロセッサユニン）ＡはＣ
ＰＵバス４を切換える必要はな（そのままＩＰＬを実行
する。この様に。
１個のプロセッサユニット（プロセッサユニット人）の
みがモード切換えを可能とするため、システム暴走をお
さえることが出来る。又このプロセッサ切換えは電源投
入時もしくはシステムの初期化時に限られる。
みがモード切換えを可能とするため、システム暴走をお
さえることが出来る。又このプロセッサ切換えは電源投
入時もしくはシステムの初期化時に限られる。
以上説明の如（本発明によれば、ユーザが要求するプロ
グラムに合わせ、容易且つ確実にプロセッサのモード切
換えを行なうことが出来。
グラムに合わせ、容易且つ確実にプロセッサのモード切
換えを行なうことが出来。
比較的低価格にてマルチ・ぐ−ソナリテ・イシステムを
提供できる。
提供できる。
第１図は本発明を実現するデータ処理システムの構成例
を示すブロック図、第２図は本発明実施例の動作を示す
フローチャートである。 １．２・・・プロセッサユニット、３・・・システム制
御ユニット、４・・・ＣＰＵバス、１３・・・キーゲー
ドユニソト。 出願人代理人 弁理士 鈴江武彦 第１図 ｂ 第２図
を示すブロック図、第２図は本発明実施例の動作を示す
フローチャートである。 １．２・・・プロセッサユニット、３・・・システム制
御ユニット、４・・・ＣＰＵバス、１３・・・キーゲー
ドユニソト。 出願人代理人 弁理士 鈴江武彦 第１図 ｂ 第２図
Claims (1)
- 一時にいずれか１個が有効となる少くとも２個のプロセ
ツサユニツトがバスを介して接続され上記有効となるプ
ロセツサユニツトが共通の入出力ハードウェアリソース
を使用してデータ処理を行なう多重構成のプロセツサシ
ステムにおいて、上記プロセツサユニツトのうちいずれ
か１個によつてのみプロセツサユニツトのバス切換えが
なされ、システムの初期化時、上記プロセツサユニツト
はシステムに接続されるキーボードユニツトの特定キー
の操作を認識することによつて有効とすべきプロセツサ
ユニツトを知り、バス切換えを行なうことにより該当す
るプロセツサユニツトに対しプログラム実行を指示する
ことを特徴とするモード切換え制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13596684A JPS6115264A (ja) | 1984-06-30 | 1984-06-30 | モ−ド切換え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13596684A JPS6115264A (ja) | 1984-06-30 | 1984-06-30 | モ−ド切換え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115264A true JPS6115264A (ja) | 1986-01-23 |
Family
ID=15164015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13596684A Pending JPS6115264A (ja) | 1984-06-30 | 1984-06-30 | モ−ド切換え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115264A (ja) |
-
1984
- 1984-06-30 JP JP13596684A patent/JPS6115264A/ja active Pending
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