JP2782987B2 - 計算機装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーションなどの計算機装置において、ア
ーキテクチャ、特に、基本入出力装置の構成や入出力ア
ドレスの割り当てが異なる異機種計算機装置において利
用可能なソフトウェアを異機種計算機装置のエミュレー
ションを行うことによって利用できるようにし、その応
用範囲を広げることを可能にする計算機装置のハードウ
ェアに関する。

【０００２】

【従来の技術】パーソナルコンピュータなどの計算機装
置では、多くのメーカがそれぞれに独自のアーキテクチ
ャに基づいて開発競争を行った結果、相互に互換性のな
いアーキテクチャが多数存在している。これらのパーソ
ナルコンピュータではハードウェアやソフトウェアの構
成が機種間で異なるため、それぞれの機種用に開発され
たアプリケーションソフトや拡張機能を付加するための
ハードウェアにも互換性はない。特にアプリケーション
ソフトの互換性の欠如のために、使用者が他の機種で動
作しているアプリケーションソフトを利用したいと望ん
でも、既に所有している装置の上では必ずしも実行でき
ず、新たにその装置を購入したり、あるいはアプリケー
ションソフトの改造、移植を待たなければならないなど
の不利益を被ることもあった。

【０００３】このような問題に対し、ある特定の機種
（以下、ベースマシンと呼ぶ）上で、異なるアーキテク
チャを持つ他の機種（以下、ターゲットマシンと呼ぶ）
との互換性を実現する試みは、いわゆる仮想計算機とし
て古くから大型コンピュータで行なわれてきた。パーソ
ナルコンピュータの場合は、ＬＳＩ技術の進歩等によっ
て異なるアーキテクチャを持つ装置を同一の基板上に集
積することも不可能ではなくなってきている。前者の方
法は主としてソフトウェアにより異機種向けのアプリケ
ーションを利用できるようにするものであり、後者は主
としてハードウェアにより異機種向けのアプリケーショ
ンを利用できるようにするものである。パーソナルコン
ピュータの場合、主として、その処理速度の制限のため
に複数アーキテクチャの互換性を実現するにはある程度
のハードウェアを付加する必要があり、ソフトウェアに
より他のパーソナルコンピュータの動作をシミュレート
する方法では必要な性能が得られない場合が多いのが現
状である。

【０００４】とりわけパーソナルコンピュータでは、画
面の表示情報の書き換えが頻繁であり、これを高速に行
なうために表示制御部をアプリケーションソフトが直接
アクセスして画面の書き換えを行うことも少なくない。
このことは表示制御部に関しては、アプリケーションソ
フトがターゲットマシンのハードウェアと等価な操作を
行えるものではなければならないことを意味すると同時
に、その処理に必要な処理時間も十分に短い、高い性能
を持つものでなければならないことを意味している。

【０００５】Ｉ／Ｏをソフトウェアによってシミュレー
トする方法は、特開昭62−279431号公報に開示されてい
る。また、ソフトウェアとハードウェアを併用し、ベー
スマシンの表示制御部を用いてターゲットマシンの表示
制御部をエミュレートする方法は、例えば、日経ＢＰ社
発行の日経バイト誌１９８７年１０月号第１４０頁から
第１５０頁に論じられている。

【０００６】

【発明が解決しようとする課題】ベースマシンの基本入
出力デバイスだけを用いてターゲットマシンの基本入出
力機能をエミュレートする方法では、実現できる機能は
ベースマシンの入出力機能によって制限されることにな
り、必ずしもターゲットマシンのすべての機能を実現で
きるとは限らない。また、入出力命令を実行する都度、
その命令によってターゲットマシンでなされるべき動作
をソフトウェアでシミュレートするので、入出力命令の
シミュレーションプログラムの実行に伴うオーバヘッド
による性能低下を伴う。即ち、ターゲットマシンのエミ
ュレーションを行っている間に実行される入出力命令は
ターゲットマシンにおける入出力アドレスに対するもの
であるので、入出力命令の実行はすべて、一旦、トラッ
プによって横取りし、ベースマシンにおいて実行可能な
入出力操作に置き換えたり、あるいは入出力装置そのも
のをシミュレートすることが必要になるからである。こ
のため、実行処理が一定時間内に終了しなければならな
い場合、例えば、通信制御などや、実時間性を要求する
機能、例えば、表示処理などをパーソナルコンピュータ
でエミュレートするには無理がある。一方、ベースマシ
ンの基本入出力デバイスに加え、ターゲットマシンの基
本入出力デバイスのすべてを同一の装置に組み込むこと
は経済性を損なうばかりでなく、装置の小型・軽量化に
も不向きであるという問題があった。

【０００７】本発明の目的はターゲットマシンのエミュ
レーションのための専用ハードウェアを付加し、さら
に、エミュレーションを行うときに特に高速性・実時間
性を要求される処理に対して、入出力アドレスの置き換
えをハードウェアで行うことによって経済性を損なうこ
と無く必要な処理速度を得ることが出来るターゲットマ
シンのエミュレーション機能を備えた計算機装置、特に
パーソナルコンピュータを提供することにある。

【０００８】

【課題を解決するための手段】上記目的は、ターゲット
マシンのエミュレーションのための専用ハードウェアを
付加し、さらにエミュレーションを行うときに特に高速
性・実時間性を要求される処理に対して、入出力アドレ
スの置き換えをハードウェアで行い、部分的にではある
がエミュレーションプログラムを介在させること無しに
アプリケーションプログラムを実行可能とすることによ
り達成される。同様にベースマシンとターゲットマシン
に共通するがアドレスの割当が異なるために入出力命令
のトラップが必要な場合、入出力アドレスの置き換えを
ハードウェアで行ってトラップを不要にし、また、エミ
ュレーション専用ハードウェアなどが占めるアドレスと
競合するベースマシンの基本入出力装置のアドレス割当
を他のアドレスに置き換えることにより、ターゲットマ
シンのエミュレーション中にもベースマシンの持つ入出
力機能を利用することが可能である。入出力アドレスの
置き換えはベースマシンの通常動作中とエミュレーショ
ン中とで異なるアドレスのデコードによって適当なアド
レスビットを強制的に１、または０としてバスに接続す
る入出力装置に与えることで実現される。

【０００９】

【作用】ベースマシンの基本バス構成は高速プロセッサ
に対応して高速にアクセス可能な主記憶メモリなどを接
続するプロセッサバスと、プロセッサバスの動作速度か
ら比べれば低速であるが、各種の入出力装置を接続する
ことが出来る入出力バスとに分け、入出力バスとプロセ
ッサバスの間のインタフェースはバス変換回路を介す
る。（このようなバス構成はプロセッサの動作速度の向
上に伴って一般的なものとなっており、プロセッサの動
作速度によって入出力バスの動作速度に影響を与えるこ
とがない。）バス変換回路とプロセッサバスとの間に設
けたアドレス変換回路はプロセッサが入出力バス上のデ
バイスをアクセスする時にはアドレス信号が示すアドレ
ス値を別のアドレス値に変換してバス変換回路に与え、
入出力バス上に接続する外部プロセッサデバイスがプロ
セッサからバスのアクセス権を奪ってプロセッサバスに
接続されているメモリデバイスをアクセスする時には外
部プロセッサデバイスが入出力バス上に出力したアドレ
スをバス変換回路を介してプロセッサバスに接続する。
この結果、入出力バスに接続するデバイスに対するプロ
セッサから見たアドレスの割り当てを切り換えることが
でき、ベースマシンとターゲットマシンのアドレス割当
の相違をソフトウェア処理を介することなく解消するこ
とが出来る。このとき、プロセッサとプロセッサバスに
直接接続するデバイスの間にはアドレス変換回路による
信号伝達の遅れはないので、メモリアクセスに必要なア
クセス時間にはオーバヘッドが無く、従ってプロセッサ
の処理速度の低下を引き起こすこともない。外部プロセ
ッサデバイスがプロセッサからバスのアクセス権を奪っ
てプロセッサバスに接続されているメモリデバイスをア
クセスする時には外部プロセッサデバイスが出力したア
ドレスがプロセッサバスを通じてメモリに与えられるの
で、アドレス変換回路の動作状態によって実際にアクセ
スされるメモリのアドレスが変化することはなく、外部
プロセッサデバイスのプロセッサバスメモリデバイスの
アクセスに対してコヒーレンシを保証することが出来
る。

【００１０】

【実施例】以下、本発明の一実施例を図１ないし図３を
参照しつつ説明する。

【００１１】図１は本発明の一実施例の全体構成を示す
ブロック図である。図１において、１０はアドレス変換
回路、１１，１２はアドレス変換によりアドレス信号を
強制的に１または０とするアドレスを検出するデコー
ダ、１３はアンドゲート、１４はオアゲート、１５，１
６はバッファ、２０はプロセッサ、３０はプロセッサバ
スに直接接続してプロセッサの動作速度に追随して動作
できる高速なメモリコントローラ、４０はメモリコント
ローラ３０により制御されるメモリ、５０はプロセッサ
バスと入出力バスの間のタイミングやインタフェース信
号の整合をとるためのバス変換回路、６０はプロセッサ
バス、７０は入出力バス、８０,８１,８２は入出力装
置、９０はプロセッサ２０がバスの使用を停止して他の
プロセッサまたはＤＭＡＣなどにバスを譲ることを示す
ホールドアクノリッヂ信号ＨＯＬＤＡである。

【００１２】図１に示すバス構成はプロセッサ２０の動
作速度に対応して高速にアクセス可能なプロセッサバス
６０と、プロセッサバス６０の動作速度から比べれば低
速であるが、各種の入出力装置を接続することが出来る
入出力バス７０とを分離した一般的なバス構成を持つ装
置にＩ／Ｏアドレス変換回路１０を付加したものと見る
ことが出来る。

【００１３】アドレス変換回路１０はプロセッサ２０が
入出力バス７０上のデバイスをアクセスする時にプロセ
ッサ２０が出力するアドレスを別のアドレスに変換して
バス変換回路５０に与える。アドレスの変換はプロセッ
サバス６０に出力されたアドレスをデコーダ１１、１２
がデコードし、所定のアドレスがアクセスされることを
検出するとアンドゲート１３またはオアゲート１４によ
ってプロセッサバス60のアドレスに含まれる適当なアド
レスビットを０または１としてバス変換回路50に与える
ことでなされる。プロセッサ２０のバスサイクルではＨ
ＯＬＤＡ９０はネゲートされているのでバッファ１５は
変換後のアドレス信号を伝達するがバッファ１６は高抵
抗状態となって信号を伝達しない。バス変換回路５０は
アドレス変換回路１０からバッファ１５を通じて与えら
れる変換後のアドレスに基づいて入出力バス７０上のデ
バイスをアクセスする。

【００１４】入出力バス７０上に接続する外部プロセッ
サデバイス（図示せず）がプロセッサ２０からバスのア
クセス権を奪ってプロセッサバスのメモリ４０をアクセ
スする時には、ＨＯＬＤＡ９０はアサートされているの
でバッファ１６はアドレス信号を伝達するがバッファ１
５は高抵抗状態となって信号を伝達しない。外部プロセ
ッサデバイスが入出力バス７０上に出力したアドレスは
バス変換回路５０でインタフェースの変換を受けた後、
バッファ１６を介してプロセッサバス６０に接続され
る。この結果、入出力バス７０に接続する入出力装置８
０−８２などに対するプロセッサ２０から見たアドレス
の割り当てを切り換えることができ、ベースマシンとタ
ーゲットマシンのアドレス割当の相違をソフトウェア処
理を介することなく解消することが出来る。このとき、
プロセッサ２０とプロセッサバスに直接接続するメモリ
コントローラ３０のようなデバイスとの間にはアドレス
変換回路１０による信号伝達の遅れはないので、メモリ
４０のアクセスに必要な時間にはオーバヘッドは加わら
ない。従って、プロセッサ２０の処理速度の低下を引き
起こすこともない。外部プロセッサデバイスがプロセッ
サ２０からバスのアクセス権を奪ってプロセッサバス６
０に接続されているメモリ４０などをアクセスする時に
は外部プロセッサデバイスが出力したアドレスがプロセ
ッサバスを通じてメモリコントローラ３０に与えられる
ので、アドレス変換回路１０によって実際にアクセスさ
れるメモリのアドレスが変化することはなく、外部プロ
セッサデバイスのメモリアクセスに対してコヒーレンシ
を保証することが出来る。

【００１５】図２は図１の実施例におけるアドレス変換
による論理Ｉ／Ｏアドレスと物理Ｉ／Ｏアドレスの対応
の一例を示すＩ／Ｏマップである。図２では物理Ｉ／Ｏ
アドレス００００Ｈから００ＦＦＨまでにベースマシン
の基本Ｉ／Ｏを第一のＩ／Ｏ系統として配置し、物理Ｉ
／Ｏアドレス０Ｃ００Ｈから０ＣＦＦＨにターゲットマ
シンのＩ／Ｏをエミュレートするための拡張Ｉ／Ｏを第
二のＩ／Ｏ系統として配置した例を示す。この場合、二
つのＩ／Ｏ系統を切り換えるためにはアドレス信号の１
０ビットと１１ビット（ここではＡ１０、Ａ１１とす
る）を同時に０、または１とすればいずれかのＩ／Ｏ系
統を選択してアクセスすることができる。例えば、論理
Ｉ／Ｏアドレス００００Ｈから００ＦＦＨを図１の実施
例におけるデコーダ１２で検出したときにオアゲート１
４によってアドレスＡ１０・Ａ１１を強制的に１にする
ことができ、この結果論理Ｉ／Ｏアドレス００００Ｈか
ら００ＦＦＨをアクセスしたときに物理Ｉ／Ｏアドレス
として０Ｃ００Ｈから０ＣＦＦＨが出力され、第二Ｉ／
Ｏ系統に属するＩ／Ｏ装置がアクセスされる。また、論
理Ｉ／Ｏアドレス０Ｃ００Ｈから０ＣＦＦＨを図１の実
施例におけるデコーダ１１で検出したときにオアゲート
１３によってアドレスＡ１０・Ａ１１を強制的に０にす
ることができ、この結果、論理Ｉ／Ｏアドレス０Ｃ００
Ｈから０ＣＦＦＨをアクセスしたときに物理Ｉ／Ｏアド
レスとして００００Ｈから００ＦＦＨが出力され、第一
Ｉ／Ｏ系統に属するＩ／Ｏ装置がアクセスされる。

【００１６】図３は図２のＩ／Ｏマップに示す論理Ｉ／
Ｏアドレスと物理Ｉ／Ｏアドレスの対応により実現可能
な論理Ｉ／Ｏアドレスマップである。図３（ａ）はアド
レスの変換を行わない場合を示し、ベースマシンの基本
Ｉ／Ｏとなる第一Ｉ／Ｏ系統とターゲットマシンのＩ／
Ｏエミュレーションのための第二Ｉ／Ｏ系統のすべてを
アクセスすることができる。図３（ｂ）は論理Ｉ／Ｏア
ドレス０Ｃ００Ｈから０ＣＦＦＨに対してアドレスビッ
トＡ１０・Ａ１１を強制的に０として物理Ｉ／Ｏとして
第一Ｉ／Ｏ系統をアクセスするようにした場合を示し、
この状態がベースマシンの基本的動作状態となる。この
状態ではベースマシンには本来備わっていない第二Ｉ／
Ｏ系統が不当にアクセスされることがないので、第二Ｉ
／Ｏ系統に装置の動作の根幹に関わるものが含まれてい
ても、不当なアクセスによって障害を引き起こす怖れを
回避することができる。また、通常パーソナルコンピュ
ータでは必ずしもアドレスをフルデコードしてはいない
ために、各種のＩ／Ｏレジスタに対してイメージアドレ
スなどと呼ばれる領域が発生している。イメージアドレ
スが存在するとＩ／Ｏレジスタを本来定義したアドレス
とは異なるアドレスからもアクセスできてしまうように
なるが、ベースマシン本来のアーキテクチャでイメージ
アドレスが存在するのであれば、図３（ｂ）に示される
ようにしてアドレス変換回路によってイメージアドレス
を作り出すことも容易である。イメージアドレスは、本
来は計算機装置のハードウェアの設計を簡略にしたため
に発生する、いわば代償のようなものであるが、事実上
の標準として業界に定着しているパーソナルコンピュー
タのアーキテクチャにもイメージアドレスが含まれてお
り、望ましいことではないがイメージアドレスの存在を
前提に作成されているアプリケーションプログラムも存
在しており、アーキテクチャの互換のためにイメージア
ドレスを故意に発生させることも必要になっている。本
発明はこのような場合にも適合することは明らかであ
る。図３（ｃ）は論理Ｉ／Ｏアドレス００００Ｈから０
０ＦＦＨに対してアドレスビットＡ１０・Ａ１１を強制
的に１として物理Ｉ／Ｏとして第二Ｉ／Ｏ系統をアクセ
スするようにした場合を示し、この状態がターゲットマ
シンの基本的動作状態となる。この状態ではターゲット
マシンのＩ／Ｏ機能をエミュレートするのに必要な第二
Ｉ／Ｏ系統を（ほとんどのパーソナルコンピュータのア
ーキテクチャにおいて基本Ｉ／Ｏ系が配置される）論理
Ｉ／Ｏアドレス００００Ｈから００ＦＦＨに配置するこ
とができる。このことはターゲットマシンのエミュレー
ションに必要となるＩ／Ｏデバイスを任意のアドレスに
配置することが可能であることを意味し、エミュレーシ
ョンを行うに当たってＩ／Ｏアドレスをソフトウェアに
よってＩ／Ｏ命令をトラップして置き換えるような操作
を不要にすることができる。従って、Ｉ／Ｏ機能のエミ
ュレーションに当たって必要になるエミュレーションソ
フトウェアの負荷を軽減することができ、エミュレーシ
ョン中の処理性能の向上に役立つ。また、ターゲットマ
シンは本来備わっていない第一Ｉ／Ｏ系統が不当にアク
セスされることもない。ターゲットマシン本来のアーキ
テクチャでイメージアドレスが存在するのであれば、図
３（ｃ）に示されるようにしてアドレス変換回路によっ
てイメージアドレスを作り出すことができるのは図３
（ｂ）と同様である。図３（ｄ）は論理Ｉ／Ｏアドレス
００００Ｈから００ＦＦＨに対してアドレスビットＡ１
０・Ａ１１を強制的に１として物理Ｉ／Ｏとして第二Ｉ
／Ｏ系統をアクセスし、論理Ｉ／Ｏアドレス０Ｃ００Ｈ
から０ＣＦＦＨに対してアドレスビットＡ１０・Ａ１１
を強制的に０として物理Ｉ／Ｏとして第１Ｉ／Ｏ系統を
アクセスするようにした場合を示している。この状態は
ターゲットマシンのエミュレーションＩ／Ｏハードウェ
アだけではパーソナルコンピュータとして備えるすべて
の機能を利用できない場合にベースマシンの持つＩ／Ｏ
機能を利用することを可能にするものである。また、実
際のパーソナルコンピュータではフロッピーディスクや
ハードディスクなどのファイルデバイス、ＲＳ−２３２
Ｃなどの通信インタフェィスなどは如何なるアーキテク
チャでもほぼ共通に備えており、これらをベースマシン
のものとターゲットマシンのものの二系統備えることは
不経済であるばかりでなく、装置の小型化、消費電力の
低減、データや周辺接続機器の共有、共通化などのいず
れの面でも望ましくない。従って、第二Ｉ／Ｏ系統には
これらのＩ／Ｏ機能のためのハードウェアは含めず、ベ
ースマシンの標準Ｉ／Ｏを利用できるようにすることは
合理的な方法である。このような場合、第二Ｉ／Ｏ系統
に含めるべきエミュレーションハードウェアは処理速度
・動作速度が重要になるものやソフトウェアによるエミ
ュレーションだけでは実現困難なＩ／Ｏ機能に限定する
ことができ、エミュレーション用のＩ／Ｏハードウェア
の規模を小さくすることができる。

【００１７】以下、本発明の第二の実施例を図４ないし
図８を参照しつつ説明する。

【００１８】図４は本発明の別の実施例によって実現さ
れる論理Ｉ／Ｏアドレスマップである。図５ないし図７
は図４の論理Ｉ／Ｏアドレスマップを実現するためのア
ドレス変換回路をプログラマブルデバイスによって構成
するための回路記述の一例である。図８は図５ないし図
７の回路記述により得られるプログラマブルデバイスを
等価的にブロック図としたものである。図８において番
号を付した部分は基本的に図１の実施例と同等の機能を
果たし、図１ないし図３の実施例と異なるのはデコーダ
１１、１２のアドレスデコード条件のみである。

【００１９】図４ないし図８に示す実施例は図１ないし
図３の実施例とまったく同等の構成ではあるがより細か
なアドレスの変換を実現した実施例であり、本発明のア
ドレス変換回路が小規模なハードウェアにより実現で
き、かつ決め細かい変換にも対応できることを示す。

【００２０】図４は本発明の第二の実施例により実現す
るベースマシンでの論理Ｉ／Ｏアドレスの割り当てとタ
ーゲットマシンのエミュレーション中での論理Ｉ／Ｏア
ドレスの割り当てとを示す。図３では第一Ｉ／Ｏ系統と
第二Ｉ／Ｏ系統と同一の広さのアドレス領域をしめる
が、図４では第二Ｉ／Ｏ系統として設けるエミュレーシ
ョン用のハードウェアを最小限とし、さらにターゲット
マシンの本来のアドレスに合わせるため三つのアドレス
領域に分割した例を示している。このため、ターゲット
マシンのエミュレーションを行う時にはこれら三つの領
域をベースマシンの基本Ｉ／Ｏが占めるアドレス領域の
重なり合う部分に対してのみアドレスの変換によって配
置する。この結果ベースマシンの基本Ｉ／Ｏがエミュレ
ーション中には部分的にアクセスできなくなるので、こ
れらをアドレス上位の領域に配置し直す。これらのアド
レスの配置変更した基本Ｉ／Ｏをアクセスするためには
ベースマシンの本来のアドレスとは異なるアドレスを使
用することが必要となるが、ベースマシンの基本Ｉ／Ｏ
の一部のみを検知して本来のアドレスと異なるアドレス
をアクセスするよりもベースマシンの基本Ｉ／Ｏ全体を
移動して、エミュレーション中にベースマシンのＩ／Ｏ
をアクセスする時にはすべてこちらのアドレスを使用す
ることがエミュレーションプログラムの負荷の軽減につ
ながる。すなわち、ベースマシンの本来のＩ／Ｏのため
に割り当てられていたアドレスに対しては、ターゲット
マシンのエミュレーションのためにそれらのアドレスが
あたかもターゲットマシンのＩ／Ｏのためのアドレスで
あるかのように処理する必要があり、このためにＩ／Ｏ
命令のトラップが行われる。トラップ処理プログラムで
はＩ／Ｏ命令がベースマシンのＩ／Ｏをアクセス仕様と
するもの課ターゲットマシンのＩ／Ｏをアクセス仕様と
するものなのかを判別してからターゲットマシンのＩ／
Ｏエミュレーションを行うか、ベースマシンのＩ／Ｏア
クセスを行わなければならないが、図４のようにベース
マシンのＩ／Ｏアクセスには独立したアドレスを使用す
るようにしておけばこのような判別が不要になり、さら
にベースマシンのＩ／Ｏアクセスに対してはトラップ処
理そのものが不要になるのでトラップ処理によるオーバ
ヘッドも軽減され、処理速度の向上にもつながり得る。

【００２１】図５ないし図７はプログラマブルデバイス
を用いて図４のようなアドレスの変換を実現するために
必要となる回路の記述である。図４のアドレスの変換は
これから分かるようにただ一個のプログラマデバイスを
図１実施例の構成に示したような装置に組み込むことで
実現できる。図８は図５ないし図７の回路記述によって
得られるプログラマブルデバイスの機能を模式的に表し
たブロック図である。アドレス変換を有効にすると論理
Ｉ／Ｏアドレス０Ｃ００Ｈから０ＣＦＦＨのアクセスに
対して、アドレスビットＡ１０・Ａ１１を強制的に０と
してベースマシンの基本Ｉ／Ｏをアクセスできるように
する。論理Ｉ／Ｏアドレス００８０Ｈ、００８４Ｈ、０
０Ｃ０Ｈから００ＤＦＨのアクセスに対してはアドレス
ビットＡ１０・Ａ１１を強制的に１としてターゲットマ
シンのエミュレーション用のＩ／Ｏをアクセスできるよ
うにする。図８のブロック図の構成は図１の実施例に示
したアドレス変換回路１０と全く同じ構成を持ち、アド
レスのデコード条件を変更しただけのものであることが
明らかである。

【００２２】

【発明の効果】本発明では、ターゲットマシンのエミュ
レーションのための専用ハードウェアを付加し、さらに
エミュレーションを行うときに特に高速性・実時間性を
要求される処理に対して、入出力アドレスの置き換えを
ハードウェアで行い、部分的にではあるがエミュレーシ
ョンプログラムを介在させること無しにアプリケーショ
ンプログラムを実行可能とする。この時プロセッサとプ
ロセッサバスに直接接続するデバイスの間にはアドレス
変換回路による信号伝達の遅れはないので処理速度の低
下を引き起こすことがない。外部プロセッサデバイスが
プロセッサバス上のメモリデバイスをアクセスする時に
は外部プロセッサデバイスが出力したアドレスがメモリ
に与えられるので、アドレス変換回路の動作状態によっ
てアクセスされるメモリのアドレスが変化することはな
く、プロセッサバスのメモリデバイスのコヒーレンシは
保たれる。ベースマシンとターゲットマシンに共通する
がアドレスの割当が異なるために入出力命令のトラップ
が必要な場合、入出力アドレスの置き換えをハードウェ
アで行うのでトラップが不要になり、また、エミュレー
ション専用ハードウェアなどが占めるアドレスと競合す
るベースマシンの基本入出力装置のアドレス割当を他の
アドレスに置き換えることにより、ターゲットマシンの
エミュレーション中にもベースマシンの持つ入出力機能
を利用することができる。アプリケーションソフトから
見るとアドレスは互換に見えるため、互換性の面でも問
題はない。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック
図、

【図２】図１の実施例におけるアドレス変換による論理
Ｉ／Ｏアドレスと物理Ｉ／Ｏアドレスの対応の一例を示
すＩ／Ｏマップ図、

【図３】図１の実施例におけるアドレス変換により実現
される論理Ｉ／Ｏアドレスマップ図、

【図４】

【図５】

【図６】本発明の別の実施例によって実現される論理Ｉ
／Ｏアドレスマップ図、

【図７】図４の論理Ｉ／Ｏアドレスマップを実現するた
めのアドレス変換回路をプログラマブルデバイスによっ
て構成するための回路の説明図、

【図８】図５ないし図７の回路記述により得られるプロ
グラマブルデバイスを等価的にブロック図。

【符号の説明】

１０…Ｉ／Ｏアドレス変換回路、１１、１２…デコー
ダ、１３…アンドゲート１４…オアゲート、１５、１６
…バッファ、２０…プロセッサ、３０…メモリコントロ
ーラ、５０…バス変換回路、６０…プロセッサバス、７
０…入出力バス、８０、８１、８２…入出力装置。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−91753（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/36 G06F 13/10

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサの動作速度に追従して動作する
   相対的に高速であるプロセッサバスと標準的な外部接続
   デバイスを接続するための相対的に低速である標準バス
   とを階層的に接続したバスを備えた計算機装置であっ
   て、 前記プロセッサバスに直接接続し、相対的に高速で動作
   するデバイスの制御を行うプロセッサバス直結Ｉ／Ｏコ
   ントローラとプロセッサバスと相対的に低速で動作する
   標準バスとの間のインタフェースを整合させるバス変換
   回路とを備え、メモリなど前記プロセッサの動作速度に
   影響の大きいデバイスは前記プロセッサバス直結のコン
   トローラによって制御し、標準バスに接続されるデバイ
   スも利用できるようにして標準入出力デバイスとの互換
   性を損なうことなく装置全体としての性能の向上を図っ
   た計算機装置において、 前記バス変換回路と前記プロセッサバスとの間に主プロ
   セッサが標準バス上のデバイスをアクセスする時には前
   記主プロセッサが出力するアドレス信号が示すアドレス
   値を別のアドレス値に変換して前記バス変換回路に与
   え、標準バス上に接続する外部プロセッサデバイスが前
   記主プロセッサからバスのアクセス権を奪って前記プロ
   セッサバスに直接接続するデバイスをアクセスする時に
   は前記外部プロセッサデバイスが標準バス上に出力した
   アドレスを前記バス変換回路により変換して出力するア
   ドレス信号を前記プロセッサバスにアドレス値の変換を
   行うことなく接続するアドレス変換回路を設けて前記標
   準バスに接続する複数のデバイスに対する前記主プロセ
   ッサから見たアドレスの割り当てを可変、または切り換
   えることを可能にし、 さらに前記標準バス上には特定の計算機装置を実現する
   ために必要となる第一の基本入出力デバイス系と、その
   計算機装置とは異なる基本入出力デバイス系を持つ他の
   計算機装置の入出力機能の少なくとも一部の機能を代替
   する第二の基本入出力デバイス系とを接続し、 前記アドレス変換回路によって前記第一の基本入出力デ
   バイス系と前記第二の基本入出力デバイス系のそれぞれ
   に対するアドレスの割り当てを適宜変更することによっ
   て異なる基本入出力デバイス系を持つ他の計算機装置の
   エミュレーションを行うことを特徴とする計算機装置。
2. 【請求項２】請求項１において、 アドレス変換回路は計算機装置の通常の動作状態での入
   出力デバイスに対するアドレスの割り当てと他の計算機
   装置のエミュレーションを行おうとする動作状態での入
   出力デバイスに対するアドレスの割り当てとで相異なる
   アドレス値をデコードし、バス変換回路に与えるアドレ
   ス信号をビット単位にプロセッサが出力した値のまま、
   あるいは強制的に０または１に固定することによってプ
   ロセッサが出力する論理的な入出力アドレスと標準バス
   に接続する入出力デバイスの入力となる物理的な入出力
   アドレスとの対応を決定する計算機装置。