CN1014558B - 高速缓存器的控制装置及其控制方法 - Google Patents

Abstract

在如图所示的主从式多处理机系统中，从处理机(10)包含一个随机存取的存贮器阵列(119)，它在初启时用作为从处理机的引导存贮器，而在正常操作期间则用作为从处理机的高速暂存器。当这个存贮器阵列被用作为引导存贮器时，也就是系统复位时，主处理机(120)把从处理机的引导程序写入到这个存贮器阵列。

Description

本发明从一般意义上讲是与处理机有关，更细一点讲，则与数据处理机的存贮器有关。

为了方便使用和提高处理机的性能，当今的典型处理机包含了若干种特定用途的存贮器。在这些存贮器中，有一个引导用的存贮器和一个高速缓冲存贮器，引导用的存贮器通常是用来存贮引导程序的只读存贮器（ROM），在系统加电或复位时由该处理机中的中央处理器（CPU）执行引导程序，从而使CPU初始化。高速缓冲存贮器是一种随机存取的存贮器（RAM），在处理机正常操作期间，它被用作为在CPU和该处理机的联机主存贮器之间传送信息（即数据或者指令或者两者）用的高速缓冲器。

为了实现上述两种功能的存贮器，利用现存技术必须要使用各自的设备，这既增加了处理机的成本，又占用了宝贵的电路板的空间，在单板机的情形下，节省电路板的空间是要特别认真考虑的，因为整个处理机要求在单块电路板上实现。在这种情形下，为了实施上面提到的两种存贮功能，可能只好牺牲处理机的其它一些能力，因为电路板的空间不足以做到两者兼顾。

因此，现有技术所面临的一个问题是：用最少的存贮设备来提供处理机中要用的专用存贮器的功能，从而使处理机的成本降到最低，所占用的电路板的空间最少。

本发明旨在解决现有技术中存在的上述的和其它一些问题，按照本发明的做法，有一个存贮器在不同时刻作不同用途，还有一个控制逻辑使此存贮器在某个时间用于第一种功能并排斥第二种功能，而在 另一时间又用于第二种功能并排斥第一种功能。具体地说，象处理机这样的设备将包括一个处理器、一个与此处理器相配合的存贮器和一个与此存贮器相配合的控制装置，这个装置有选择地使此存贮器：（a）在某个时刻用来存贮由该处理器执行的初始化用的引导程序，（b）在另外时刻，用来缓冲正常操作期间在处理器和另一个（主）存贮器之间传递的信息。因而，使该存贮器有选择地要么用作为引导存贮器，要么用作为处理器的高速暂存器。更细一点说，上述的整个设备应包括一种机构，使得该存贮器用作为引导存贮器时能够有效地存贮引导程序。直接了当地说，该设备是一个多处理机，其中，处理器和主存贮器属于一个处理机，而使所说的存贮器能够有效地存贮引导程序的机构则属于另一台处理机。

因为所述的存贮器在不同时刻为不同的功能服务，所以在此系统中不必要有实现每个功能的各自的存贮设备，而是通过同一个存贮设备来实现上述的全部功能。节省额外的存贮设备有利于降低系统成本并减少了存贮设备所占的电路板的区域。

通过下述的对本发明的实施例的具体说明并结合图例，将会清楚地理解本发明的上面提到过的和尚未讲到的优点和特性。

图1是一个处理系统的方块图，它包含本发明的一个具体的实例。

图2是与图1所示的主处理机的初始化操作部分有关的流程图。

图1表示一个多处理机系统。明确地说，这个系统是由AT&T公司生产的3B2/600型计算机扩充而成的，通过接上第二台处理机，使该系统成为主从式的多处理机配置。3B2/600机的原来的处理机在该系统中起主处理机（120）的作用，增加的第二台处理机则起从处理机（110）的作用。实际上，处理机110是从处理机120照搬过来后作了下述改动而成的。从处理机与3B2/600计算机的系统总线 100的输入/输出（I/O）槽相连。一个联机的主存（109）和一个诸如磁盘那样的I/O子系统被接到系统总线100的其它槽口。108、109和110三个部件通过总线100与主处理机120连结以便相互通讯。

系统总线100包括地址总线101，数据总线102、底板选通线103和系统复位线104。

从处理机110包括一个中央处理器（CPU）和存贮管理部件（MMU）111。CPU/MMU111由一组WE32100型的微处理器芯片组成。CPU/MMU111通过双向三芯缓冲器112和113分别与地址总线101和数据总线102相连。数据线142把CPU/MMU111与缓冲器113相连，而地址线141则把CPU/MMU111连到缓冲器112。缓冲器112和113受接口控制器114的控制，接口控制器则与底板选择线103相连（而底板选择线103是与从处理机110相联系的），并经由允许线147与CPU/MMU111相连。

从处理机110还包括一个控制状态寄存器（CSR）115。CSR115被连到与从处理机110有关的底板选择线103中的那一条线，此外CSR115还与系统复位线104、数据线142、地址线141、复位请求线144、总线请求线146和高速暂存器开放（CACHEON）线148相连。线144和146把CSR与CPU/MMU111连接起来。

从处理机110还进一步包括一个静态随机存取存贮器（SRAM）阵列119。SRAM阵列119连到地址线141和数据线142。SRAM阵列119通过读写（RW）选通线149受高速暂存器控制器117的控制。

顾名思义，高速暂存器控制器使SRAM阵列119象典型高速暂存 器那样工作。逻辑上高速暂存器控制器117被分为两个部分131和132，其中每一个都在不同时刻起作用并使SRAM阵列119以不同方式工作。控制部分132使阵列119以常用的高速暂存器方式工作，如同一个虚拟的地址/数据的高速暂存器，用以缓冲CPU/MMU111和主存109之间传递的信息。因为是用作为高速缓存器，存储器的每一存储单元可由多个地址中的任一个访问。有一个惯用的特征存贮器118协助控制部分132工作，118与阵列119相连，也与132以通信方式相连。特征存贮器118还与地址线141连接。控制部分131使阵列119在诊断”方式下工作，从而使阵列119的每个单元均可被寻址和读写。控制部分131借助于一个传统的地址译码器116工作。译码器116经由SRAM选择线150与控制部分131连接，经由CSR选择线151与CSR115连接，还与地址线141连接。关于两个控制部分131和132中的哪一部分生效来控制阵列119，因而使阵列以相应方式工作这样的决择是由CSR115通过高速暂存器启用线148来作出的。

为了进一步理解本发明，现在将结合图2来描述图1所示系统的操作过程。

当系统加电或重新初启时，主处理机120向系统复位线104发出脉冲信号（暂时要求占用），即图2中200这一步。这个动作使CSR115中的RESET位和HALT位置1。HALT位的置1导致CSR115去占用总线请求线146。RESET位的置1使CSR115去占用复位请求线144。

CPU/MMU111响应复位请求线144的请求使从处理机110复位，这包括清除CSR115中的某些位，特别是RESET位和CACHEON位。RESET位和CACHEON位的清零使CSR115放弃使用复位请求线144和高速暂存器启用线148。CPU/MMU111响应 总线请求线146上的请求信号（它指出对地址线141和数据线142有了最高优先权的访问要求），占用允许线147并仃止其它活动。然后，CPU/MMU111等待总线请求线146被释放。

在主处理机120暂时占用系统复位线104的同时，它从主存109或者从辅存的I/O子系统盘108中取出使CPU/MMU111初始化用的引导程序，这就是图2中201所示的这一步。被取出的引导程序被存贮在SRAM119中，即202这步。明确地讲，这一步的执行过程如下。

当主处理机120从主存中取出引导程序的一条指令后，它就占用底板选择线103中与从处理机110有关的那条线、把SRAM阵列119的地址范围内的准备用来贮存该指令用的一个地址放到地址总线101上，并把该指令送到数据总线102上。

在允许线147抬高后，占用底板选择线103的从处理机将使接口控制器114打开缓冲器112和113，从而使来自地址总线101和数据总线102的信息能够分别传送到地址线141和数据线142。地址译码器116检查地址线141上出现的地址。当它确认一个地址是在SRAM阵列119的地址范围内时，它就占用SRAM的选择线150。

当高速暂存器启用线148被释放后，高速暂存器控制部分131响应SRAM选择线150上的信号，从而通过R/W选通线149向SRAM阵列119发出一个选通信号。SRAM阵列119响应这个选择信号把数据线142送来的指令存贮到由地址线141指定的那个单元中。

上述过程一直重复到主处理机120把整个引导程序存入SRAM阵列119为止。然后，主处理机120以写SRAM阵列119一样的方式访问并写CSR115，以便使HALT位清零。地址译码器116把主处 理机120产生的地址看成是CSR115的一个地址。地址译码器因而就占用CSR选择线151，使CSR115响应分别出现在地址线141和数据线142上的地址和数据。CSR115对此的响应结果是使它的HALT位置O，从而释放总线请求线146。

总线请求线146的释放使CPU/MMU111继续它的正常操作。伴随着复位的正常操作涉及到初始化过程，这就是开始执行存贮在存贮器中的单一予定地址开始的引导程序。这单一予定地址被置成SRAM119中的引导程序开头的那个地址。因而，CPU/MMU111在地址线141上生成一个SRAM阵列119的地址。这个单一地址被地址译码器116看作为SRAM阵列119的地址，因而就占用了SRAM选择线150。高速暂存器启用线148仍然保持释放状态，所以高速暂存器的控制部分131起作用，它通过R/W选通线149向SRAM阵列119发出一个选通信号，以此作为对SRAM选择线150被占用后的响应。SRAM阵列119响应这个选通信号把存放在地址线141上所表示的那个单一地址中的指令送到数据线142上。CPU/MMU111接着接收数据线142上的指令并执行它。这个循环一直重复到CPU/MMU111执行完此引导程序为止。因此SRAM阵列119对CPU/MMU111来说相当于用作引导存贮器3。

完成引导后，CPU/MMU111能够开始存取和执行主存109中的程序3。而这些程序还可以是进一步初始化的程序。初始化后，当CPU/MMU111将进入包括虚地址方式在内的正常工作方式时，CPU/MMU111把CSR115的CACHEON位置1。CPU/MMU111通过地址线141上产生CSR115的地址而对CSR115进行存取。这个地址被地址译码器116认出后将导致CSR的选择线151被占用。CSR115则因CSR选择线151的被占而使CPU/MMU111能够通过 地址线141和数据线142对CSR115作一次写操作。

CSR115对CACHEON位的置1作出响应，从而导致高速暂存器启用线148被占用。148线的占用将使高速暂存器控制部分131失去作用，从而它不再理采地址译码116占用SRAM选择线150这件事，而使高速暂存器的控制部分132来控制SRAM119。如上所述，控制部分132对CPU/MMU111而言使SRAM119象一个虚拟的地址/指令的高速暂存器那样以传统的方式工作。当控制部分132起作用时，它先刷新（即抹掉）高速暂存器中的内容，从而使这个暂存器初始化。

由此往后，图1所示的系统以传统的方式工作，直到系统复位线104再次被占用时为止。这时将重复前面讲过的操作。

显然，对于熟悉本专业技术的人来说，可以对上述的实例作出各种改动和修正。例如，图1所示的系统可以包括一个以上的从处理机110或者该系统是一单处理机接一多用途的存贮器，利用一个象I/O控制器那样的别的系统部件把引导程序送入到这个多用途存贮器。此外，其它功能，诸如暂存器的功能也可包含在这个多用途的存贮器之中。作上述这样的变动和改进不会脱离本发明的精神，也不会降低相应的优越性。因此，这样的变动和改进应属于下面的权利要求范围之内。

Claims (23)

1、一种超高速缓存器的控制设备，包括含有至少一个可访问存储器单元的第一存储器，其特征在于所述设备包括：

一个连接到所述第一存储器的装置(115、131、132)，用于控制存储器单元，使其在一个时刻可由单一的地址访问，即为第一种功能服务并排斥第二种功能，而在另一时刻可由多个地址中的任一个访问，即为第二种功能服务并排斥第一种功能。

2、根据权利要求1的设备，其特征在于还包括：

一个处理机（111）;

连接到所述处理机的含有至少一个可访问存储器单元的第二存储器（109）;

一个高速缓存装置，包括所述控制装置，所述控制装置使第一存储器的存储单元在一个时刻可由单一的地址访问，存储由所述处理机执行的初始化程序，而在另一个时刻又使该存储器单元可由多个地址中的任一个访问，缓存在处理机与第一存储器之间传递的信息。

3、根据权利要求1的设备，其特征在于还包括一个连接到所述存储器的一个处理机，其中所述的控制装置包括一个部件，它使所述的存储器在一个时刻用作该处理机的引导存储器，而在另一时刻用作该处理机的高速缓存器。

4、根据权利要求3的设备，其特征在于所述的部件包括一个机构，当该存储器被用作引导存储器时，将该处理机的引导程序存入该存储器。

5、根据权利要求1的设备，其特征在于还包括一个处理机，其中所述的第一存储器具有多个可访问的存储单元，并连接到所述的处理机，所述的控制装置可选择地使得每一存储单元，或者用作（a）可由单一地址访问的所述处理机的引导存储器，或者用作（b）可由多个地址中的任一个访问的所述处理机的高速缓存器，所述的设备还包括一个连接到所述存储器的装置（120），当该存储器被用作引导存储器时，将该处理机的引导程序存入该存储器。

6、根据权利要求1的设备，其特征在于还包括：

（A）第一处理机，它包括：

（1）一个处理单元（111）;

（2）一个高速缓存装置，它包括：

（a）所述第一存储器，它是一个连接到所述处理单元的随机存取存储器，含有多个可访问的存储单元

（b）所述控制装置，其中的第一种功能使每一所述存储单元可由单一的地址来访问，用作为处理单元的引导存储器，其中的第二种功能使得所述每一存储单元可由多个地址中的任一个来访问，用作为处理单元的高速缓存器，所述的控制装置包括用于执行第一种功能的第一装置（131）和用于执行第二种功能的第二装置（132）;

（3）第三装置（115），连接到第一和第二装置，用于选择地起动第一和第二装置中的一个，并同时撒消对其中另一个的起动;

（B）第二处理机（120），用于使第三装置起动第一装置，并且当第一装置被起动时，将该处理单元的引导程序存入该存储器。

7、根据权利要求1的设备，其特征在于还包括：

一个处理单元（111）;

一个高速缓存装置，它包括：

所述第一存储器（119），它是连接到所述处理单元的随机存取存储器，含有多个可访问的存储单元;

所述控制装置，它包括：

连接到所述存储器的第一装置，它的起动使得每一存储器单元用作为可由单一地址访问的所述处理单元的引导存储器;

连接到所述存储器的第二装置，它的起动使得每一所述存储器单元用作为可由多个地址中的任一个访问的该处理单元的高速缓存器;

连接到所述第一和第二装置的第三装置，用于选择地起动第一和第二装置之一，并同时撤消对第一和第二装置中的另一个的起动。

8、根据权利要求1的设备，其特征在于：

第一存储器包括许多可访问的存储器单元;

一种装置，它使每一存储器单元在一个时刻可由单一的地址访问，而在另一时刻可由多个地址中的任一个访问。

9、根据权利要求1的设备，其特征在于：所述控制装置包括第一、第二和第三装置;所述第一装置用于将所述设备连接到第一存储器，所述第一存储器是一高速缓存器;所述第二装置连接到所述第一装置，它使该高速缓存器的存储单元可由单一的地址访问;所述第三装置连接到所述第一装置，使该存储单元可由多个地址中的任一个访问。

10、根据权利要求9的设备，其特征在于：还包括连接到所述第二和第三装置的第四装置（148），用于在一个时刻起动所述第三装置并去掉对第二装置的起动，而在另一时刻取消对第三装置的起动并起动第二装置。

11、根据权利要求9的设备，其特征在于：所述的存储器包括多个可访问的存储单元;所述的第二装置使得每一存储器单元可由单一的地址访问;所述的第三装置使得每一存储器单元可由多个地址中的任一个访问。

12、根据权利要求10的设备，其特征在于：所述的单一地址是固定的，所述的多个地址的该个依懒于该地址单元的现存内容。

13、根据权利要求9的设备，其特征在于：还包括：一个连接到所述存储器上的处理机;

所述的第二装置包括一个机构，它使该存储器用作为该处理机的引导存储器;

所述的第三装置包括一个机构，它使该存储器用作为该处理机的高速缓存器。

14、根据权利要求9的设备，其中：所述的第三装置包括一个高速特征缓存器;所述的单一地址是固定的;所述的多个地址之一是由对应于该单元的高速特征缓存器的内容来决定的。

15、根据权利要求1的设备，其中有包含有许多可访问存储单元的所述第一存储器;

其特征在于还包括：

一个连接到所述第一存储器的装置，使该存储器用作为高速缓存器，其中所述存贮器的每一单元可由多个地址中的各自的一个来访问;

一个用于暂时禁止该存储器作为高速缓存器工作的装置，使得每个所述存储器的单元只能由各自的单一地址访问。

16、根据权利要求15的设备，其特征在于包括：

一个处理机;

一种装置，用于使所述的存储器存贮由该处理机执行的初始化程序，并同时禁止把所述存储器用作为高速缓存器。

17、根据权利要求16的系统，其特征在于：使所述的存储器存贮处理机执行的初始化程序的装置包括一个第二处理机，用它起动所述的禁止装置，实现在所述存储器中存贮该处理机的引导程序，同时禁止把所述存储器用作为高速缓存器。

18、一种操作高速缓存设备的方法，该设备包括一个含有许多可访问存储单元的存储器，该方法的特征在于包括步骤：

控制存储单元，使其在一个时刻可由单一的地址访问，服务于第一种功能而禁止为第二种功能服务，而在另一时刻该存储单元可由多个地址中的任一个访问，为第二种功能服务并禁止为第一种功能服务。

19、根据权利要求18的方法，其特征在于：

根据第一信号的接收，起动用于控制该存储器的第一装置，并撤消对控制该存储器的第二装置的起动;

在被起动的第一装置的控制之下，通过单一的地址访问任一存储器单元，这时，该存储器服务于第一种功能;

根据第二信号的接收，去激励第一装置而起动第二装置;

在被起动的第二装置的控制之下，通过多个地址中的任一个访问任一存储器单元，这时，该存储器为第二种功能服务。

20、根据权利要求19的方法，其特征在于，

作为引导存储器的存储器功能是以第一种方式工作的;

作为超高速缓存器的存储器功能是以第二种方式工作的。

21、根据权利要求20的方法，其中通过单一地址访问任一存储器单元的步骤包括在该存储器中存储引导程序的步骤。

22、根据权利要求18的方法，该方法的特征在于其控制步骤包括：把该存储器用作为高速缓存器，其中存储器的每一单元可由多个地址中的各自的一个来访问;暂时禁止将该存储器用作为高速缓存器，使每一所述的存储器单元只能由各自的单一地址访问。

23、根据权利要求22的方法，还包括将初始化程序存储在所述存储器中，并执行该初始化程序，同时禁止将所述存储器用作为高速缓存器。

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