JPS6095649A - メモリカ−ド割付方式 - Google Patents
メモリカ−ド割付方式Info
- Publication number
- JPS6095649A JPS6095649A JP20219883A JP20219883A JPS6095649A JP S6095649 A JPS6095649 A JP S6095649A JP 20219883 A JP20219883 A JP 20219883A JP 20219883 A JP20219883 A JP 20219883A JP S6095649 A JPS6095649 A JP S6095649A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- address
- memory
- capacity
- card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は任意の容量のメモリカードを複数枚使用してア
クセスタイムをより早く、且つメモリカードの実装順序
を任意にできるメモリカード割付方式に関する。
クセスタイムをより早く、且つメモリカードの実装順序
を任意にできるメモリカード割付方式に関する。
（２）技術の背景
任意の容量のメモリカード複数枚で構成されるメモリカ
ードで割付アドレスを設定するとき、人手で行うとする
とその手間がかかり、ミスをなくすために、メモリ空間
への割イ」を自動的にできることが望ましい。
ードで割付アドレスを設定するとき、人手で行うとする
とその手間がかかり、ミスをなくすために、メモリ空間
への割イ」を自動的にできることが望ましい。
（３）従来技術と問題点
そのような割付の従来手段は問題が多かった。
第１図は従来例の１つを示し、メモリカードＭＣＤ１〜
ＭＣＤ ４がアドレスバスＡＤＢ、データバスＤＴＢと
共通接続され、データの書込み、読み取りを行う。各メ
モリカードＭＣＤにはメモリカードｌ−ＭＵＴ、メモリ
容量設定手段ＭＣ３、加算回路ＡＤ、大小比較回路ＣＰ
などを具備している。
ＭＣＤ ４がアドレスバスＡＤＢ、データバスＤＴＢと
共通接続され、データの書込み、読み取りを行う。各メ
モリカードＭＣＤにはメモリカードｌ−ＭＵＴ、メモリ
容量設定手段ＭＣ３、加算回路ＡＤ、大小比較回路ＣＰ
などを具備している。
割付下限アドレス印加端子ＬＬＡのうら当初のメモリカ
ードＭＣＤ １の端子には、全″０″を印加し、大小比
較回路ＣＰのＸ入力とする。自己のメモリ容量を設定手
段ＭＣ３から加算回路ＡＤに人力し、加算回路ＡＤの他
方の入力ＬＬへの信号はこの場合“０″のためカードＭ
ＣＤ １の容量が隣接する下位カードＭＣＤ２の下限ア
ドレスとなって、大小比較回路などに印加される。図示
しな％ｓ中央処理装置からアドレスバスＡＤＢを介して
送られたアドレスｒＡＪが 割付下限アドレス≦Ａ Ａく割付下限アドレス士実装容量 を満足するメモリカードがアクセスされる。それはアド
レスの上位ビットＹ入力が大小比較回路ＣＰにおいてＸ
入力と比較され、Ｙ＞Ｘであって、且つ隣接下位カード
からのＹ＜Ｘの信号を受取り両者のアンド演算ができた
時、メモリユニ・ノドＭＵＴに対するセレクト信号が“
Ｈ”となるからである。この構成では大小比較回路ＣＰ
の動作遅延時間が大きく、またアンド演算も時間を要す
るためアクセスタイムは遅くなった。
ードＭＣＤ １の端子には、全″０″を印加し、大小比
較回路ＣＰのＸ入力とする。自己のメモリ容量を設定手
段ＭＣ３から加算回路ＡＤに人力し、加算回路ＡＤの他
方の入力ＬＬへの信号はこの場合“０″のためカードＭ
ＣＤ １の容量が隣接する下位カードＭＣＤ２の下限ア
ドレスとなって、大小比較回路などに印加される。図示
しな％ｓ中央処理装置からアドレスバスＡＤＢを介して
送られたアドレスｒＡＪが 割付下限アドレス≦Ａ Ａく割付下限アドレス士実装容量 を満足するメモリカードがアクセスされる。それはアド
レスの上位ビットＹ入力が大小比較回路ＣＰにおいてＸ
入力と比較され、Ｙ＞Ｘであって、且つ隣接下位カード
からのＹ＜Ｘの信号を受取り両者のアンド演算ができた
時、メモリユニ・ノドＭＵＴに対するセレクト信号が“
Ｈ”となるからである。この構成では大小比較回路ＣＰ
の動作遅延時間が大きく、またアンド演算も時間を要す
るためアクセスタイムは遅くなった。
第２図も従来例の１つで、第１図の大小比較回路ＣＰを
一致比較回路ＣＭＰに取替えた場合を示している。−数
比較回路ＣＭＰは例えば排他的論理和回路で構成する。
一致比較回路ＣＭＰに取替えた場合を示している。−数
比較回路ＣＭＰは例えば排他的論理和回路で構成する。
このときはカードセレクト信号を得るときのアンド演算
が必要なく、且つ大小比較回路よりも一致比較回路の方
が動作遅延時間が短いためアクセスタイムは早くなるが
、反面割付下限アドレスは必ずメモリカードの容量の整
数倍である必要があり、実装のとき容量の大きいメモリ
カードから順に実装して行く必要があった。
が必要なく、且つ大小比較回路よりも一致比較回路の方
が動作遅延時間が短いためアクセスタイムは早くなるが
、反面割付下限アドレスは必ずメモリカードの容量の整
数倍である必要があり、実装のとき容量の大きいメモリ
カードから順に実装して行く必要があった。
そのため実装が終わった後、既に実装済みのカードより
大きい容量のカードを追加する場合にはメモリカードの
入れ換えを要した。従来アドレス指定に１２ビツトを要
し、−数比較回路に４ビツトを使用しているとき、メモ
リユニットＭＵＴの容量が大となったため、アドレス指
定に１４ビツトを要する時は、−数比較回路ＣＭＰでは
２ビツトのみ使うこととなり、二重選択の危険もでてき
た。
大きい容量のカードを追加する場合にはメモリカードの
入れ換えを要した。従来アドレス指定に１２ビツトを要
し、−数比較回路に４ビツトを使用しているとき、メモ
リユニットＭＵＴの容量が大となったため、アドレス指
定に１４ビツトを要する時は、−数比較回路ＣＭＰでは
２ビツトのみ使うこととなり、二重選択の危険もでてき
た。
（４）発明の目的
本発明の目的は前述の欠点を改善し、アクセスタイムを
できるだけ早く、且つメモリカートの実装順を任意にで
きるメモリカードの割付方式を提供することにある。
できるだけ早く、且つメモリカートの実装順を任意にで
きるメモリカードの割付方式を提供することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、任意の容
量のメモリカード複数枚で構成し、付与されたアドレス
により各メモリのアドレスを自動的にメモリ空間に割付
けるメモリカード割付方式において、各メモリカードに
は割付下限アドレスを設定するレジスタと、付与された
アドレスと該設定レジスタのアドレスとの一致比較回路
とを設け、メモリカード割付けのときは容量の大きいメ
モリカードから順次割付けることである。
量のメモリカード複数枚で構成し、付与されたアドレス
により各メモリのアドレスを自動的にメモリ空間に割付
けるメモリカード割付方式において、各メモリカードに
は割付下限アドレスを設定するレジスタと、付与された
アドレスと該設定レジスタのアドレスとの一致比較回路
とを設け、メモリカード割付けのときは容量の大きいメ
モリカードから順次割付けることである。
（６）発明の実施例
第３図は本発明の一実施例を示す構成図で、第１図・第
２図と同一符号は同様のものを示し、ＣＮＳはカード番
号設定手段、ＡＭＣはアクセスモード制御回路、ＬＬＡ
−ＲＧは割イ」下限アドレスを設定するレジスタ、ＭＰ
Ｘはマルチプレクサを示している。アクセスモード制御
回路ＡＭＣに設定されるモードは、通當のメモリ読取モ
ード・メモリ書込みモードの外に、実装容量読取モード
及び割付下限アドレス設定レジスタ書込みモードがある
。中央処理装置はこれらアクセスモードをアクセスモー
ドバスＡＭＢを介して設定することにより各メモリカー
ドの実装容量値を読取ったり、レジスタに値を設定する
。中央処理装置は当初は各メモリカードの容量を総て読
取り、それから容量の大きかったカードから順に設定値
を計算して、メモリ空間に割付で行く。
２図と同一符号は同様のものを示し、ＣＮＳはカード番
号設定手段、ＡＭＣはアクセスモード制御回路、ＬＬＡ
−ＲＧは割イ」下限アドレスを設定するレジスタ、ＭＰ
Ｘはマルチプレクサを示している。アクセスモード制御
回路ＡＭＣに設定されるモードは、通當のメモリ読取モ
ード・メモリ書込みモードの外に、実装容量読取モード
及び割付下限アドレス設定レジスタ書込みモードがある
。中央処理装置はこれらアクセスモードをアクセスモー
ドバスＡＭＢを介して設定することにより各メモリカー
ドの実装容量値を読取ったり、レジスタに値を設定する
。中央処理装置は当初は各メモリカードの容量を総て読
取り、それから容量の大きかったカードから順に設定値
を計算して、メモリ空間に割付で行く。
具体例として３枚のメモリカートで構成されるとして、
メモリカード＃１の容量が２５６にハイド＃２ １Ｍハ
イド ＃３ ’ ５１２にバイト のとき、第４図Ａに示すようにメモリカートが配置され
ているとする。メモリカード＃２の容量が最大であると
判るから、中央処理装置はメモリカード＃２を選択し、
そのアクセスモード制御回路ＡＭＣを、割付下限アドレ
ス設定レジスタ古体みモードとして設定レジスタＬＬＡ
−ＲＧに０”を設定する。次の大きさの容量を有するメ
モリカード＃３について同様にレジスタを“１Ｍハイド
”とし、更に容量の最も小さいメモリカード＃１に”
（ＩＭ＋ ５１２ｋ）ハイド”を設定する。したがって
実装最大容量は（ＩＭ＋ ５１２に＋ ２５６ｋ）ハイ
ドである。第４図Ｂは設定されたメモリ空間を示す図で
ある。なお、前述の実装容量を読取るとき及び割（（下
限アドレス設定レジスフ書込みのとき、メモリカードの
番号を指定して選択するには、アドレスの一部をカード
アドレスとして使用し、カード番号設定手段ＣＮＳで予
め設定されていた値と、カートアドレスとを一致比較回
路ＣＭＰの一方で比較し、一致したカードについてアク
セスモード制御回路ＡＭＣが起動されて選択できる。
メモリカード＃１の容量が２５６にハイド＃２ １Ｍハ
イド ＃３ ’ ５１２にバイト のとき、第４図Ａに示すようにメモリカートが配置され
ているとする。メモリカード＃２の容量が最大であると
判るから、中央処理装置はメモリカード＃２を選択し、
そのアクセスモード制御回路ＡＭＣを、割付下限アドレ
ス設定レジスタ古体みモードとして設定レジスタＬＬＡ
−ＲＧに０”を設定する。次の大きさの容量を有するメ
モリカード＃３について同様にレジスタを“１Ｍハイド
”とし、更に容量の最も小さいメモリカード＃１に”
（ＩＭ＋ ５１２ｋ）ハイド”を設定する。したがって
実装最大容量は（ＩＭ＋ ５１２に＋ ２５６ｋ）ハイ
ドである。第４図Ｂは設定されたメモリ空間を示す図で
ある。なお、前述の実装容量を読取るとき及び割（（下
限アドレス設定レジスフ書込みのとき、メモリカードの
番号を指定して選択するには、アドレスの一部をカード
アドレスとして使用し、カード番号設定手段ＣＮＳで予
め設定されていた値と、カートアドレスとを一致比較回
路ＣＭＰの一方で比較し、一致したカードについてアク
セスモード制御回路ＡＭＣが起動されて選択できる。
（７）発明の効果
このようにして本発明によると、メモリカードの使用開
始前に各メモリカードの容量を認識して順次に割付りを
行うから、格別人手を介して行う必要がなく、スムース
にできる。そして実際に使用するときは一致比較回路の
動作でアクセスされるから、アクセスタイムが早（でき
る効果を有する。また、一旦実装した後他のメモリカー
ドを追加するときは、容量に対応する割付をやり直すこ
とで良＜、機械的な配列を変えないから処理がやり易い
。
始前に各メモリカードの容量を認識して順次に割付りを
行うから、格別人手を介して行う必要がなく、スムース
にできる。そして実際に使用するときは一致比較回路の
動作でアクセスされるから、アクセスタイムが早（でき
る効果を有する。また、一旦実装した後他のメモリカー
ドを追加するときは、容量に対応する割付をやり直すこ
とで良＜、機械的な配列を変えないから処理がやり易い
。
第１図・第２図は従来のメモリカード割付を説明する図
、 第３図は本発明の一実施例を示す構成図、第４図は第３
図によるメモリカート配設を説明する図である。 ＭＣＤ−メモリカード ＡＤＢ−アドレスバス ＤＴＢ−−−データバス Ａ Ｍ Ｂ−−アクセスモートハス ＣＮ５−カード番号設定手段 ＡＭＣ，−−−アクセスモード制御回路Ｌ Ｌ Ａ −
ＲＧ−割イ」下限アドレス設定レジスタ特許出願人 冨
士辿株式会社 代理人 弁理士 鈴木栄祐 ■、事件の表示 昭和５８年特許願第２０２１９８号 ２、発明の名称 メモリカード割付方式 ３、補正をする者 事件との関係 特許用１頭人 住所 神奈川県用崎市中原区上小田中１０１５番地名称
（５２２） 冨士通株式会社 代表有山本車眞 ４、 代理人 住所 東京都渋谷区代々木２−１３−３６、補正により
増加する発明の数 なし側、１ｚ、３Ｙ
、 第３図は本発明の一実施例を示す構成図、第４図は第３
図によるメモリカート配設を説明する図である。 ＭＣＤ−メモリカード ＡＤＢ−アドレスバス ＤＴＢ−−−データバス Ａ Ｍ Ｂ−−アクセスモートハス ＣＮ５−カード番号設定手段 ＡＭＣ，−−−アクセスモード制御回路Ｌ Ｌ Ａ −
ＲＧ−割イ」下限アドレス設定レジスタ特許出願人 冨
士辿株式会社 代理人 弁理士 鈴木栄祐 ■、事件の表示 昭和５８年特許願第２０２１９８号 ２、発明の名称 メモリカード割付方式 ３、補正をする者 事件との関係 特許用１頭人 住所 神奈川県用崎市中原区上小田中１０１５番地名称
（５２２） 冨士通株式会社 代表有山本車眞 ４、 代理人 住所 東京都渋谷区代々木２−１３−３６、補正により
増加する発明の数 なし側、１ｚ、３Ｙ
Claims (1)
- 任意の容量のメモリカード複数枚で構成し１、付与され
たアドレスにより各メモリのアドレスを自動的にメモリ
空間に割付けるメモリカード割（す方式において、各メ
モリカードには割伺下限アドレスを設定するレジスタと
、付与されたアドレスと該設定レジスタのアドレスとの
一致比較回路とを設け、メモリカード割付けのときは容
量の大きいメモリカードから順次割付りることを特徴と
するメモリカード割付方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20219883A JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20219883A JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095649A true JPS6095649A (ja) | 1985-05-29 |
| JPH0148570B2 JPH0148570B2 (ja) | 1989-10-19 |
Family
ID=16453589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20219883A Granted JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095649A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280945A (ja) * | 1986-05-30 | 1987-12-05 | Fujitsu Ltd | メモリ・システム |
| JPS63211448A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカ−トリツジ |
| JPS6444559A (en) * | 1987-08-12 | 1989-02-16 | Fujitsu Ltd | Automatic setting system for memory constitution |
| JPH023841A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| JPH02123640U (ja) * | 1989-03-16 | 1990-10-11 | ||
| JP2012168979A (ja) * | 2000-08-17 | 2012-09-06 | Sandisk Corp | ホストと順次通信する複数の取り外し可能な不揮発性メモリ・カード |
-
1983
- 1983-10-28 JP JP20219883A patent/JPS6095649A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280945A (ja) * | 1986-05-30 | 1987-12-05 | Fujitsu Ltd | メモリ・システム |
| JPS63211448A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカ−トリツジ |
| JPS6444559A (en) * | 1987-08-12 | 1989-02-16 | Fujitsu Ltd | Automatic setting system for memory constitution |
| JPH023841A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| JPH02123640U (ja) * | 1989-03-16 | 1990-10-11 | ||
| JP2012168979A (ja) * | 2000-08-17 | 2012-09-06 | Sandisk Corp | ホストと順次通信する複数の取り外し可能な不揮発性メモリ・カード |
| US8386678B2 (en) | 2000-08-17 | 2013-02-26 | Sandisk Corporation | Enhanced data storage device |
| US8700833B2 (en) | 2000-08-17 | 2014-04-15 | Sandisk Corporation | Data storage device with host-accessible indicator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0148570B2 (ja) | 1989-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |