JP2000298624A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000298624A JP2000298624A JP11104719A JP10471999A JP2000298624A JP 2000298624 A JP2000298624 A JP 2000298624A JP 11104719 A JP11104719 A JP 11104719A JP 10471999 A JP10471999 A JP 10471999A JP 2000298624 A JP2000298624 A JP 2000298624A
- Authority
- JP
- Japan
- Prior art keywords
- defective
- memory device
- column address
- chip
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】デバイスの最終状態での欠陥を認識し、その欠
陥を回避することで物理的欠陥に対して救済可能なチッ
プを増加させ、信頼性および歩留を向上し、低コストの
半導体記憶装置を提供する。 【解決手段】フラッシュ型ＥＥＰＲＯＭ等のメモリチッ
プ２と、メモリチップ２を制御するコントローラ１を備
え、コントローラ１は、メモリセルの欠陥コラムアドレ
スを保持するコラムエラーレジスタ１３と、コラムアド
レスを発生するコラムアドレス発生回路１５と、コラム
アドレスと欠陥コラムアドレスを比較しアドレス一致信
号を出力する比較回路１４と、欠陥のあるメモリセルに
対する書き込み及び読み出しが実施された場合に回避す
る制御手段１６とを具備している。
陥を回避することで物理的欠陥に対して救済可能なチッ
プを増加させ、信頼性および歩留を向上し、低コストの
半導体記憶装置を提供する。 【解決手段】フラッシュ型ＥＥＰＲＯＭ等のメモリチッ
プ２と、メモリチップ２を制御するコントローラ１を備
え、コントローラ１は、メモリセルの欠陥コラムアドレ
スを保持するコラムエラーレジスタ１３と、コラムアド
レスを発生するコラムアドレス発生回路１５と、コラム
アドレスと欠陥コラムアドレスを比較しアドレス一致信
号を出力する比較回路１４と、欠陥のあるメモリセルに
対する書き込み及び読み出しが実施された場合に回避す
る制御手段１６とを具備している。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリチップとし
てフラッシュ型ＥＥＰＲＯＭ、強誘電体メモリまたは揮
発性メモリなどを備え、このメモリチップを制御するコ
ントローラを備えた半導体記憶装置に関するものであ
る。
てフラッシュ型ＥＥＰＲＯＭ、強誘電体メモリまたは揮
発性メモリなどを備え、このメモリチップを制御するコ
ントローラを備えた半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】従来の半導体記憶装置において、欠陥の
あるメモリセルを回避して書き込み及び読み出しを実施
する方法として、メモリチップ内に通常メモリセルと冗
長メモリセルを設けて、欠陥のあるメモリセルに対する
書き込み及び読み出しを実施する場合、欠陥アドレスを
認識することで通常メモリセルから冗長メモリセルに切
り替えて書き込み及び読み出しを実施することを特徴と
していた。また、メモリチップとコントローラを別々の
パッケージ及び別々の半導体チップにより実現してい
た。
あるメモリセルを回避して書き込み及び読み出しを実施
する方法として、メモリチップ内に通常メモリセルと冗
長メモリセルを設けて、欠陥のあるメモリセルに対する
書き込み及び読み出しを実施する場合、欠陥アドレスを
認識することで通常メモリセルから冗長メモリセルに切
り替えて書き込み及び読み出しを実施することを特徴と
していた。また、メモリチップとコントローラを別々の
パッケージ及び別々の半導体チップにより実現してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、各チップに対しての欠陥救済がウェーハ
状態で実施され、その状態で全メモリセルが完全と判断
されるので、その後の初期不良スクリーニング工程など
における物理的欠陥を救済することができないという欠
点を有していた。
来の構成では、各チップに対しての欠陥救済がウェーハ
状態で実施され、その状態で全メモリセルが完全と判断
されるので、その後の初期不良スクリーニング工程など
における物理的欠陥を救済することができないという欠
点を有していた。
【０００４】本発明は、上記従来の問題点を解決するも
ので、デバイスの最終状態での欠陥を認識し、その欠陥
を回避することで物理的欠陥に対して救済可能なチップ
を増加させ、信頼性および歩留を向上し、低コストの半
導体記憶装置を提供することを目的とする。
ので、デバイスの最終状態での欠陥を認識し、その欠陥
を回避することで物理的欠陥に対して救済可能なチップ
を増加させ、信頼性および歩留を向上し、低コストの半
導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、メモリチップと、このメモリチップを制御す
るコントローラを備えた半導体記憶装置であって、コン
トローラは、メモリセルの欠陥コラムアドレスを保持す
る欠陥コラムアドレス保持手段と、メモリチップに対す
る書き込み及び読み出しコラムアドレスを発生するコラ
ムアドレス発生手段と、メモリチップに対する書き込み
及び読み出しコラムアドレスと欠陥コラムアドレス保持
手段に保持された欠陥コラムアドレスを比較し、メモリ
セルに対する書き込み及び読み出しが実施された場合、
アドレス一致信号を出力する比較手段と、欠陥のあるメ
モリセルに対する書き込み及び読み出しが実施された場
合に回避する制御手段と具備したものである。
憶装置は、メモリチップと、このメモリチップを制御す
るコントローラを備えた半導体記憶装置であって、コン
トローラは、メモリセルの欠陥コラムアドレスを保持す
る欠陥コラムアドレス保持手段と、メモリチップに対す
る書き込み及び読み出しコラムアドレスを発生するコラ
ムアドレス発生手段と、メモリチップに対する書き込み
及び読み出しコラムアドレスと欠陥コラムアドレス保持
手段に保持された欠陥コラムアドレスを比較し、メモリ
セルに対する書き込み及び読み出しが実施された場合、
アドレス一致信号を出力する比較手段と、欠陥のあるメ
モリセルに対する書き込み及び読み出しが実施された場
合に回避する制御手段と具備したものである。
【０００６】請求項１記載の半導体記憶装置によれば、
欠陥のあるメモリセルに対する書き込み及び読み出しが
実施された場合、欠陥のあるメモリセルを回避して、欠
陥のないメモリセルに対して書き込み及び読み出しをす
ることができる。したがって、デバイスの最終状態での
欠陥を認識し、その欠陥を回避することで救済可能なチ
ップが増加し、更に物理的欠陥が回避されるため信頼性
が向上する。このため、低コストで高信頼性の半導体記
憶装置を提供することができる。
欠陥のあるメモリセルに対する書き込み及び読み出しが
実施された場合、欠陥のあるメモリセルを回避して、欠
陥のないメモリセルに対して書き込み及び読み出しをす
ることができる。したがって、デバイスの最終状態での
欠陥を認識し、その欠陥を回避することで救済可能なチ
ップが増加し、更に物理的欠陥が回避されるため信頼性
が向上する。このため、低コストで高信頼性の半導体記
憶装置を提供することができる。
【０００７】請求項２記載の半導体記憶装置は、請求項
１において、第１の制御手段をパラレル／シリアル及び
シリアル／パラレル変換回路で構成し、比較手段からの
アドレス一致信号により、パラレル／シリアル及びシリ
アル／パラレル変換回路をディスエーブルにすることで
欠陥のあるメモリセルに対する書き込み及び読み出しを
回避するものである。
１において、第１の制御手段をパラレル／シリアル及び
シリアル／パラレル変換回路で構成し、比較手段からの
アドレス一致信号により、パラレル／シリアル及びシリ
アル／パラレル変換回路をディスエーブルにすることで
欠陥のあるメモリセルに対する書き込み及び読み出しを
回避するものである。
【０００８】請求項２記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
請求項１と同様な効果がある。
【０００９】請求項３記載の半導体記憶装置は、請求項
１または請求項２において、メモリチップを、フラッシ
ュ型ＥＥＰＲＯＭまたは強誘電体メモリとするものであ
る。
１または請求項２において、メモリチップを、フラッシ
ュ型ＥＥＰＲＯＭまたは強誘電体メモリとするものであ
る。
【００１０】請求項３記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。
請求項１または請求項２と同様な効果がある。
【００１１】請求項４記載の半導体記憶装置は、請求項
１または請求項２において、メモリチップを揮発性メモ
リとするものである。
１または請求項２において、メモリチップを揮発性メモ
リとするものである。
【００１２】請求項４記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。
請求項１または請求項２と同様な効果がある。
【００１３】請求項５記載の半導体記憶装置は、請求項
１、請求項２、請求項３または請求項４において、メモ
リチップとコントローラとを同一のパッケージに実装さ
せてなるものである。
１、請求項２、請求項３または請求項４において、メモ
リチップとコントローラとを同一のパッケージに実装さ
せてなるものである。
【００１４】請求項５記載の半導体記憶装置によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
【００１５】請求項６記載の半導体記憶装置は、請求項
１、請求項２、請求項３または請求項４において、メモ
リチップとコントローラとを同一の半導体チップ上に実
装させてなるものである。
１、請求項２、請求項３または請求項４において、メモ
リチップとコントローラとを同一の半導体チップ上に実
装させてなるものである。
【００１６】請求項６記載の半導体記憶装置によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
【００１７】
【発明の実施の形態】以下本発明の一実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１８】図１は本発明の一実施の形態における半導
体記憶装置の構成を示すものである。図１において、１
はコントローラ、１１はＣＰＵ、１２は制御回路、１３
はコラムエラーレジスタ、１４は比較回路、１５はコラ
ムアドレス発生回路、１６はシリアル／パラレル・パラ
レル／シリアル変換回路、２はメモリチップである。
体記憶装置の構成を示すものである。図１において、１
はコントローラ、１１はＣＰＵ、１２は制御回路、１３
はコラムエラーレジスタ、１４は比較回路、１５はコラ
ムアドレス発生回路、１６はシリアル／パラレル・パラ
レル／シリアル変換回路、２はメモリチップである。
【００１９】本実施の形態の半導体記憶装置は、メモリ
チップ２としてフラッシュ型ＥＥＰＲＯＭを備え、この
フラッシュ型ＥＥＰＲＯＭを制御するコントローラ１を
備えた半導体記憶装置において、メモリセルの欠陥コラ
ムアドレスを保持する欠陥コラムアドレス保持手段すな
わちデータラッチ手段であるコラムエラーレジスタ１３
と、メモリチップ２に対する書き込み及び読み出しコラ
ムアドレスを発生する手段であるコラムアドレス発生回
路１５と、メモリチップ２に対する書き込み及び読み出
しコラムアドレスとコラムエラーレジスタ１３に保持さ
れた欠陥コラムアドレスを比較し、メモリセルに対する
書き込み及び読み出しが実施された場合、アドレス一致
信号を出力する比較手段である比較回路１４と、欠陥の
あるメモリセルに対する書き込み及び読み出しが実施さ
れた場合に回避する制御手段であるシリアル／パラレル
・パラレル／シリアル変換回路１６とを具備し、さらに
コラムエラーレジスタ１３、コラムアドレス発生回路１
５、比較回路１４およびシリアル／パラレル・パラレル
／シリアル変換回路１６を制御する制御手段である制御
回路１２と、その制御回路１２及びメモリセルの欠陥コ
ラムアドレスを保持するコラムエラーレジスタ１３を制
御するＣＰＵ１１を設けることにより、欠陥のあるメモ
リセルに対する書き込み及び読み出しを上記構成により
回避することを特徴としている。
チップ２としてフラッシュ型ＥＥＰＲＯＭを備え、この
フラッシュ型ＥＥＰＲＯＭを制御するコントローラ１を
備えた半導体記憶装置において、メモリセルの欠陥コラ
ムアドレスを保持する欠陥コラムアドレス保持手段すな
わちデータラッチ手段であるコラムエラーレジスタ１３
と、メモリチップ２に対する書き込み及び読み出しコラ
ムアドレスを発生する手段であるコラムアドレス発生回
路１５と、メモリチップ２に対する書き込み及び読み出
しコラムアドレスとコラムエラーレジスタ１３に保持さ
れた欠陥コラムアドレスを比較し、メモリセルに対する
書き込み及び読み出しが実施された場合、アドレス一致
信号を出力する比較手段である比較回路１４と、欠陥の
あるメモリセルに対する書き込み及び読み出しが実施さ
れた場合に回避する制御手段であるシリアル／パラレル
・パラレル／シリアル変換回路１６とを具備し、さらに
コラムエラーレジスタ１３、コラムアドレス発生回路１
５、比較回路１４およびシリアル／パラレル・パラレル
／シリアル変換回路１６を制御する制御手段である制御
回路１２と、その制御回路１２及びメモリセルの欠陥コ
ラムアドレスを保持するコラムエラーレジスタ１３を制
御するＣＰＵ１１を設けることにより、欠陥のあるメモ
リセルに対する書き込み及び読み出しを上記構成により
回避することを特徴としている。
【００２０】以上のように構成された半導体記憶装置に
ついて、図２及び図４を用いて詳細に説明する。
ついて、図２及び図４を用いて詳細に説明する。
【００２１】図２は、本実施の形態における半導体記憶
装置の詳細な構成を示すもので、コントローラ１内のデ
ータバス幅が８ビット、メモリチップ２内のデータバス
幅が２ビット構成の場合の欠陥のあるメモリセルに対す
る書き込みを回避する回路構成を示すものである。図２
において、２１は８ビット幅のパラレルデータＰＩＮ
〔００：０７〕を１ビット幅のシリアルデータＳＩ１０
に変換するパラレル／シリアル変換回路、２２はアドレ
ス一致信号ＥＢＩＴをタイミング調整するＤフリップフ
ロップ、２３は１ビット幅のシリアルデータをパラレル
データＳＩ０、ＳＩ１に変換するイネーブル付きＤフリ
ップフロップ、２４はＳＩ１０データかプリチャージ信
号ＤＣＨＧを選択してＳＩ０、ＳＩ１へ信号を伝達する
セレクタである。
装置の詳細な構成を示すもので、コントローラ１内のデ
ータバス幅が８ビット、メモリチップ２内のデータバス
幅が２ビット構成の場合の欠陥のあるメモリセルに対す
る書き込みを回避する回路構成を示すものである。図２
において、２１は８ビット幅のパラレルデータＰＩＮ
〔００：０７〕を１ビット幅のシリアルデータＳＩ１０
に変換するパラレル／シリアル変換回路、２２はアドレ
ス一致信号ＥＢＩＴをタイミング調整するＤフリップフ
ロップ、２３は１ビット幅のシリアルデータをパラレル
データＳＩ０、ＳＩ１に変換するイネーブル付きＤフリ
ップフロップ、２４はＳＩ１０データかプリチャージ信
号ＤＣＨＧを選択してＳＩ０、ＳＩ１へ信号を伝達する
セレクタである。
【００２２】次に、図４は本実施の形態における半導体
記憶装置の各部の動作を示すタイミングチャートであ
り、メモリチップ２内のコラムアドレス０２及び０Ｆに
欠陥がある場合に欠陥を回避して、メモリチップ２に対
する書き込みデータを発生する場合のものである。
記憶装置の各部の動作を示すタイミングチャートであ
り、メモリチップ２内のコラムアドレス０２及び０Ｆに
欠陥がある場合に欠陥を回避して、メモリチップ２に対
する書き込みデータを発生する場合のものである。
【００２３】まず、電源投入後、メモリチップ２である
フラッシュ型ＥＥＰＲＯＭにデータを書き込む場合、Ｃ
ＰＵ１１がメモリチップ２であるフラッシュ型ＥＥＰＲ
ＯＭの特定場所に格納されている欠陥情報を読み出し、
コラムエラーレジスタ１３にセットする。すなわち、欠
陥のあるコラムアドレスが０２及び０Ｆであるので、コ
ラムエラーレジスタ１３には０２及び０Ｆがラッチされ
ており、ＥＢ０Ｂ＝０２及びＥＢ１Ｂ＝０Ｆとなる。
フラッシュ型ＥＥＰＲＯＭにデータを書き込む場合、Ｃ
ＰＵ１１がメモリチップ２であるフラッシュ型ＥＥＰＲ
ＯＭの特定場所に格納されている欠陥情報を読み出し、
コラムエラーレジスタ１３にセットする。すなわち、欠
陥のあるコラムアドレスが０２及び０Ｆであるので、コ
ラムエラーレジスタ１３には０２及び０Ｆがラッチされ
ており、ＥＢ０Ｂ＝０２及びＥＢ１Ｂ＝０Ｆとなる。
【００２４】そこで、外部から書き込みデータが制御回
路１２に入力され、それを介してシリアル／パラレル・
パラレル／シリアル変換回路１６にＰＩＮ［００：０
７］＝Ｅ４，４Ｅ，Ｅ４，４Ｅ・・・という型式で順次
入力されると、図４に示すＥＮＩ信号によりコラムアド
レス発生回路１５がイネーブルとなる。
路１２に入力され、それを介してシリアル／パラレル・
パラレル／シリアル変換回路１６にＰＩＮ［００：０
７］＝Ｅ４，４Ｅ，Ｅ４，４Ｅ・・・という型式で順次
入力されると、図４に示すＥＮＩ信号によりコラムアド
レス発生回路１５がイネーブルとなる。
【００２５】その後、コラムアドレス発生回路１５によ
り発生される書き込みアドレスＣＮＴ８とコラムエラー
レジスタ１３にラッチされている値が一致すると比較回
路１４からアドレス一致信号ＥＢＩＴが１クロック幅
で”Ｈ”レベルとなる。そのＥＢＩＴ出力により、パラ
レル／シリアル変換回路２１をディスエーブルにすると
ともに、セレクター２４をＤＣＨＧ入力に切り換えて”
Ｌ”レベルを欠陥のあるメモリセルに書き込む制御を実
施する。その結果、入力されたＰＩＮ［００：０７］＝
Ｅ４，４Ｅ，Ｅ４，４Ｅ，・・・は、パラレル／シリア
ル変換回路２１において、シリアルデータに変換され、
欠陥のあるコラムアドレス０２及び０Ｆに相当するメモ
リセルを飛ばして、データが書き込まれることになる。
ＳＩ１、ＳＩ０は、ＳＩ１０Ｄ信号より順にＳＩ１、Ｓ
Ｉ０、ＳＩ１、ＳＩ０、…とデータを１ビット幅から２
ビット幅に変換され、メモリチップにデータ入力として
印加される。
り発生される書き込みアドレスＣＮＴ８とコラムエラー
レジスタ１３にラッチされている値が一致すると比較回
路１４からアドレス一致信号ＥＢＩＴが１クロック幅
で”Ｈ”レベルとなる。そのＥＢＩＴ出力により、パラ
レル／シリアル変換回路２１をディスエーブルにすると
ともに、セレクター２４をＤＣＨＧ入力に切り換えて”
Ｌ”レベルを欠陥のあるメモリセルに書き込む制御を実
施する。その結果、入力されたＰＩＮ［００：０７］＝
Ｅ４，４Ｅ，Ｅ４，４Ｅ，・・・は、パラレル／シリア
ル変換回路２１において、シリアルデータに変換され、
欠陥のあるコラムアドレス０２及び０Ｆに相当するメモ
リセルを飛ばして、データが書き込まれることになる。
ＳＩ１、ＳＩ０は、ＳＩ１０Ｄ信号より順にＳＩ１、Ｓ
Ｉ０、ＳＩ１、ＳＩ０、…とデータを１ビット幅から２
ビット幅に変換され、メモリチップにデータ入力として
印加される。
【００２６】更に、欠陥のあるメモリセルに対する読み
出しを回避する制御も同様で、図３及び図５を用いて詳
細に説明する。
出しを回避する制御も同様で、図３及び図５を用いて詳
細に説明する。
【００２７】図３は本実施の形態における半導体記憶装
置の詳細な構成を示すもので、コントローラ１内のデー
タバス幅が８ビット、メモリチップ２内のデータバス幅
が２ビット構成の場合の欠陥のあるメモリセルに対する
読み出しを回避する回路構成を示すものである。図３に
おいて、３１は１ビット幅のシリアルデータＳＯ１０を
８ビット幅のパラレルデータＰＯＵＴ〔００：０７〕に
変換するシリアル／パラレル変換回路、３２はアドレス
一致信号ＥＢＩＴをタイミング調整するＤフリップフロ
ップ、３３はパラレルデータＳＯ０、ＳＯ１をシリアル
データに変換するイネーブル付きＤフリップフロップ、
３４はＳＯ０とＳＯ１を選択しＳＯ１０Ｄ信号を発生す
るセレクタである。
置の詳細な構成を示すもので、コントローラ１内のデー
タバス幅が８ビット、メモリチップ２内のデータバス幅
が２ビット構成の場合の欠陥のあるメモリセルに対する
読み出しを回避する回路構成を示すものである。図３に
おいて、３１は１ビット幅のシリアルデータＳＯ１０を
８ビット幅のパラレルデータＰＯＵＴ〔００：０７〕に
変換するシリアル／パラレル変換回路、３２はアドレス
一致信号ＥＢＩＴをタイミング調整するＤフリップフロ
ップ、３３はパラレルデータＳＯ０、ＳＯ１をシリアル
データに変換するイネーブル付きＤフリップフロップ、
３４はＳＯ０とＳＯ１を選択しＳＯ１０Ｄ信号を発生す
るセレクタである。
【００２８】次に、図５は本実施の形態における半導体
記憶装置の各部の動作を示すタイミングチャートであ
り、メモリチップ２内のコラムアドレス０２及び０Ｆに
欠陥がある場合に欠陥を回避して、メモリチップ２から
データを読み出す場合のものである。
記憶装置の各部の動作を示すタイミングチャートであ
り、メモリチップ２内のコラムアドレス０２及び０Ｆに
欠陥がある場合に欠陥を回避して、メモリチップ２から
データを読み出す場合のものである。
【００２９】書き込みの場合と同様に、まず、電源投入
後、メモリチップ２であるフラッシュ型ＥＥＰＲＯＭか
らデータを読み出す場合、ＣＰＵ１１がメモリチップ２
であるフラッシュ型ＥＥＰＲＯＭの特定場所に格納され
ている欠陥情報を読み出し、コラムエラーレジスタ１３
にセットする。すなわち、欠陥のあるコラムアドレスが
０２及び０Ｆであるので、コラムエラーレジスタ１３に
は０２及び０Ｆがラッチされており、ＥＢ０Ｂ＝０２及
びＥＢ１Ｂ＝０Ｆとなる。
後、メモリチップ２であるフラッシュ型ＥＥＰＲＯＭか
らデータを読み出す場合、ＣＰＵ１１がメモリチップ２
であるフラッシュ型ＥＥＰＲＯＭの特定場所に格納され
ている欠陥情報を読み出し、コラムエラーレジスタ１３
にセットする。すなわち、欠陥のあるコラムアドレスが
０２及び０Ｆであるので、コラムエラーレジスタ１３に
は０２及び０Ｆがラッチされており、ＥＢ０Ｂ＝０２及
びＥＢ１Ｂ＝０Ｆとなる。
【００３０】そこで、メモリチップ２の出力であるＳＯ
０，１端子から読み出しデータが順次コントローラ１に
入力されると、図５に示すＥＮＯ信号によりコラムアド
レス発生回路１５がイネーブルとなる。
０，１端子から読み出しデータが順次コントローラ１に
入力されると、図５に示すＥＮＯ信号によりコラムアド
レス発生回路１５がイネーブルとなる。
【００３１】コラムアドレス発生回路１５により発生さ
れる書き込みアドレスＣＮＴ８とコラムエラーレジスタ
１３にラッチされている値が一致すると比較回路１４か
らアドレス一致信号ＥＢＩＴが１クロック幅で”Ｈ”レ
ベルとなる。そのＥＢＩＴ出力により、シリアル／パラ
レル変換回路３１をディスエーブルにする。その結果、
入力された２ビットのＳＯ０，１は、シリアル／パラレ
ル変換回路３１において、パラレルデータに変換され、
欠陥のあるコラムアドレス０２及び０Ｆに相当するメモ
リセルからの読み出しデータが削除されたＰＯＵＴ［０
０：０７］＝１３，ＦＢ，６８，・・・が出力される。
れる書き込みアドレスＣＮＴ８とコラムエラーレジスタ
１３にラッチされている値が一致すると比較回路１４か
らアドレス一致信号ＥＢＩＴが１クロック幅で”Ｈ”レ
ベルとなる。そのＥＢＩＴ出力により、シリアル／パラ
レル変換回路３１をディスエーブルにする。その結果、
入力された２ビットのＳＯ０，１は、シリアル／パラレ
ル変換回路３１において、パラレルデータに変換され、
欠陥のあるコラムアドレス０２及び０Ｆに相当するメモ
リセルからの読み出しデータが削除されたＰＯＵＴ［０
０：０７］＝１３，ＦＢ，６８，・・・が出力される。
【００３２】以上のように、本実施の形態によれば、メ
モリチップとしてフラッシュ型ＥＥＰＲＯＭまたは強誘
電体メモリまたは揮発性メモリ等を備え、メモリチップ
を制御するコントローラを備えた半導体記憶装置におい
て、メモリセルの欠陥コラムアドレスを保持する欠陥コ
ラムアドレス保持手段と、メモリチップに対する書き込
み及び読み出しコラムアドレスを発生する手段と、メモ
リチップに対する書き込み及び読み出しコラムアドレス
と前記欠陥コラムアドレス保持手段に保持された欠陥コ
ラムアドレスを比較し、当該メモリセルに対する書き込
み及び読み出しが実施された場合、アドレス一致信号を
出力する比較手段と、欠陥のあるメモリセルに対する書
き込み及び読み出しが実施された場合に回避する第１の
制御手段とを具備し、更に前記それぞれの手段を制御す
る第２の制御手段と、その第２の制御手段及びメモリセ
ルの欠陥コラムアドレスを保持する欠陥コラムアドレス
保持手段を制御するＣＰＵを設けることにより、デバイ
スの最終状態での欠陥を認識し、その欠陥を回避するこ
とで救済可能なチップが増加し、更に物理的欠陥が回避
されるため信頼性が向上する。
モリチップとしてフラッシュ型ＥＥＰＲＯＭまたは強誘
電体メモリまたは揮発性メモリ等を備え、メモリチップ
を制御するコントローラを備えた半導体記憶装置におい
て、メモリセルの欠陥コラムアドレスを保持する欠陥コ
ラムアドレス保持手段と、メモリチップに対する書き込
み及び読み出しコラムアドレスを発生する手段と、メモ
リチップに対する書き込み及び読み出しコラムアドレス
と前記欠陥コラムアドレス保持手段に保持された欠陥コ
ラムアドレスを比較し、当該メモリセルに対する書き込
み及び読み出しが実施された場合、アドレス一致信号を
出力する比較手段と、欠陥のあるメモリセルに対する書
き込み及び読み出しが実施された場合に回避する第１の
制御手段とを具備し、更に前記それぞれの手段を制御す
る第２の制御手段と、その第２の制御手段及びメモリセ
ルの欠陥コラムアドレスを保持する欠陥コラムアドレス
保持手段を制御するＣＰＵを設けることにより、デバイ
スの最終状態での欠陥を認識し、その欠陥を回避するこ
とで救済可能なチップが増加し、更に物理的欠陥が回避
されるため信頼性が向上する。
【００３３】また、上記の実施の形態のメモリチップ２
とコントローラ１とを同一のパッケージに実装させても
よく、またメモリチップ２とコントローラ１とを同一の
半導体チップ上に実装させてもよい。
とコントローラ１とを同一のパッケージに実装させても
よく、またメモリチップ２とコントローラ１とを同一の
半導体チップ上に実装させてもよい。
【００３４】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、欠陥のあるメモリセルに対する書き込み及び読み出
しが実施された場合、欠陥のあるメモリセルを回避し
て、欠陥のないメモリセルに対して書き込み及び読み出
しをすることができる。したがって、デバイスの最終状
態での欠陥を認識し、その欠陥を回避することで救済可
能なチップが増加し、更に物理的欠陥が回避されるため
信頼性が向上する。このため、低コストで高信頼性の半
導体記憶装置を提供することができる。
ば、欠陥のあるメモリセルに対する書き込み及び読み出
しが実施された場合、欠陥のあるメモリセルを回避し
て、欠陥のないメモリセルに対して書き込み及び読み出
しをすることができる。したがって、デバイスの最終状
態での欠陥を認識し、その欠陥を回避することで救済可
能なチップが増加し、更に物理的欠陥が回避されるため
信頼性が向上する。このため、低コストで高信頼性の半
導体記憶装置を提供することができる。
【００３５】請求項２記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
請求項１と同様な効果がある。
【００３６】請求項３記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。
請求項１または請求項２と同様な効果がある。
【００３７】請求項４記載の半導体記憶装置によれば、
請求項１または請求項２と同様な効果がある。
請求項１または請求項２と同様な効果がある。
【００３８】請求項５記載の半導体記憶装置によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
【００３９】請求項６記載の半導体記憶装置によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
請求項１、請求項２、請求項３または請求項４と同様な
効果がある。
【図１】本発明の一実施の形態における半導体記憶装置
の構成を示す構成図である。
の構成を示す構成図である。
【図２】本発明の一実施の形態における半導体記憶装置
の詳細な構成、とくに欠陥のあるメモリセルに対する書
き込みを回避する構成を示す図である。
の詳細な構成、とくに欠陥のあるメモリセルに対する書
き込みを回避する構成を示す図である。
【図３】本発明の一実施の形態における半導体記憶装置
の詳細な構成、とくに欠陥のあるメモリセルに対する読
み出しを回避する構成を示す図である。
の詳細な構成、とくに欠陥のあるメモリセルに対する読
み出しを回避する構成を示す図である。
【図４】本発明の一実施の形態における半導体記憶装置
の書き込みを回避する構成の動作を示すタイミングチャ
ートである。
の書き込みを回避する構成の動作を示すタイミングチャ
ートである。
【図５】本発明の一実施の形態における半導体記憶装置
の読み出しを回避する構成の動作を示すタイミングチャ
ートである。
の読み出しを回避する構成の動作を示すタイミングチャ
ートである。
１ コントローラ １１ ＣＰＵ １２ 制御回路 １３ コラムエラーレジスタ １４ 比較回路 １５ コラムアドレス発生回路 １６ シリアル／パラレル・パラレル／シリアル変換
回路 ２ メモリチップ ２１ パラレル／シリアル変換回路 ２２ Ｄフリップフロップ ２３ イネーブル付きＤフリップフロップ ２４ セレクタ ３１ シリアル／パラレル変換回路 ３２ Ｄフリップフロップ ３３ イネーブル付きＤフリップフロップ ３４ セレクタ
回路 ２ メモリチップ ２１ パラレル／シリアル変換回路 ２２ Ｄフリップフロップ ２３ イネーブル付きＤフリップフロップ ２４ セレクタ ３１ シリアル／パラレル変換回路 ３２ Ｄフリップフロップ ３３ イネーブル付きＤフリップフロップ ３４ セレクタ
Claims (6)
- 【請求項１】 メモリチップと、このメモリチップを制
御するコントローラを備えた半導体記憶装置であって、
前記コントローラは、 メモリセルの欠陥コラムアドレスを保持する欠陥コラム
アドレス保持手段と、 前記メモリチップに対する書き込み及び読み出しコラム
アドレスを発生するコラムアドレス発生手段と、 前記メモリチップに対する書き込み及び読み出しコラム
アドレスと前記欠陥コラムアドレス保持手段に保持され
た欠陥コラムアドレスを比較し、前記メモリセルに対す
る書き込み及び読み出しが実施された場合、アドレス一
致信号を出力する比較手段と、 欠陥のある前記メモリセルに対する書き込み及び読み出
しが実施された場合に回避する制御手段とを具備した半
導体記憶装置。 - 【請求項２】 第１の制御手段をパラレル／シリアル及
びシリアル／パラレル変換回路で構成し、比較手段から
のアドレス一致信号により、前記パラレル／シリアル及
びシリアル／パラレル変換回路をディスエーブルにする
ことで欠陥のあるメモリセルに対する書き込み及び読み
出しを回避する請求項１記載の半導体記憶装置。 - 【請求項３】 メモリチップを、フラッシュ型ＥＥＰＲ
ＯＭまたは強誘電体メモリとする請求項１または請求項
２記載の半導体記憶装置。 - 【請求項４】 メモリチップを揮発性メモリとする請求
項１または請求項２記載の半導体記憶装置。 - 【請求項５】 メモリチップとコントローラとを同一の
パッケージに実装させてなる請求項１、請求項２、請求
項３または請求項４記載の半導体記憶装置。 - 【請求項６】 メモリチップとコントローラとを同一の
半導体チップ上に実装させてなる請求項１、請求項２、
請求項３または請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104719A JP2000298624A (ja) | 1999-04-13 | 1999-04-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104719A JP2000298624A (ja) | 1999-04-13 | 1999-04-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000298624A true JP2000298624A (ja) | 2000-10-24 |
Family
ID=14388306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104719A Pending JP2000298624A (ja) | 1999-04-13 | 1999-04-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000298624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262614A (ja) * | 2007-04-10 | 2008-10-30 | Mega Chips Corp | 不揮発性半導体記憶装置 |
-
1999
- 1999-04-13 JP JP11104719A patent/JP2000298624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262614A (ja) * | 2007-04-10 | 2008-10-30 | Mega Chips Corp | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1315176B1 (en) | Memory circuit having parity cell array | |
| US6388929B1 (en) | Semiconductor memory device performing redundancy repair based on operation test and semiconductor integrated circuit device having the same | |
| US4862416A (en) | Semiconductor memory device with redundant memory cell | |
| US8797808B2 (en) | Semiconductor device and semiconductor memory device | |
| US7512001B2 (en) | Semiconductor memory device, test system including the same and repair method of semiconductor memory device | |
| US6535452B2 (en) | Semiconductor memory device having error correction function for data reading during refresh operation | |
| US7719914B2 (en) | Semiconductor memory and test system | |
| US10600498B1 (en) | Reduced footprint fuse circuit | |
| JP2009176384A (ja) | 半導体記憶装置 | |
| US7107501B2 (en) | Test device, test system and method for testing a memory circuit | |
| US20030156453A1 (en) | Integrated memory and method for operating an integrated memory | |
| US6731553B2 (en) | Memory circuit having compressed testing function | |
| US20090049348A1 (en) | Semiconductor storage device | |
| US7013414B2 (en) | Test method and test system for semiconductor device | |
| JP4257342B2 (ja) | 半導体記憶装置、メモリモジュール及びメモリモジュールの検査方法 | |
| JP4951304B2 (ja) | 半導体装置 | |
| US20020004923A1 (en) | Integrated circuit | |
| JP2000298624A (ja) | 半導体記憶装置 | |
| JP2008299962A (ja) | 半導体記憶装置 | |
| KR100821583B1 (ko) | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 | |
| US20080151659A1 (en) | Semiconductor memory device | |
| US20040141387A1 (en) | Semiconductor storage device | |
| JP2003173698A (ja) | 半導体メモリ | |
| WO2004057353A1 (ja) | 半導体装置及びその試験方法 | |
| JP2892715B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051220 |