TW569235B - Memory circuit having parity cell array - Google Patents

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TW569235B
TW569235B TW091124393A TW91124393A TW569235B TW 569235 B TW569235 B TW 569235B TW 091124393 A TW091124393 A TW 091124393A TW 91124393 A TW91124393 A TW 91124393A TW 569235 B TW569235 B TW 569235B
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circuit
parity
test
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TW091124393A
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Shinya Fujioka
Waichiro Fujieda
Kota Hara
Toru Koga
Katsuhiro Mori
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Fujitsu Ltd
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Description

569235 玖、發明說明 (發明說明應敛明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） t發明戶斤屬之技術領域3 發明領域 本發明係關於具有一同位晶胞陣列之記憶體電路，且 5 更特別關於一個能夠測試一實際晶胞陣列與一同位晶胞振 陣列之記憶體電路。 本發明亦關於一種半導體記憶體，其具有用來儲存寫 入資料之同位資料之記憶體晶胞陣列且具有内建自我測試 (BIST)功能。 10 【先前技術】 發明背景 單電晶體型式動悲隨機存取記憶體（DRAM)廣泛地用 如低成本、咼容夏記憶體’但由於其依電性而即使在電源 打開之狀態下仍需求一種更新的操作。另一方面關於靜態 15隨機存取記憶體（DRAM)，雖然其成本隨容量而增高，但 SRAM可以在電源打開之狀態下就能連續地維持資料之儲 存，這表示它不需要操控如DRAM之情況的更新操作。 傳統上，不需要做更新控制的SRAM以使用在行動電 話和行動式資訊終端機及其他相關類似產品，但近年來隨 2〇著網際網路轉變之頻寬與連結而衍生出對於高容量記憶體 之需要，而其例即用DRAM來取代傳統之战錢有成長的趨 勢。因此，已興起提供一種不需從外部#更新操作之 DRAM的需求〇 6 玖、發明說明 别述不具更新模式之DRAM的情形包含一種更新控制 電路，該電路執行-種依據預設週期之更新操作而非自外 部命令而提供更新。此類更新控制電路藉產生一依據預設 週』之更新π求戒號、提供指定給_更新位址之一更新位 址計數器值給解碼器、及連續地更新涉及此預設週期之内 部記憶體來執行控制。此處，#有_來自外部之讀取命令 乂及内部產生的更新請求衝突時，即使已接收到來自外 部的讀取請求，-更狀操作仍會應㈣更新請求而被執 行。 為了使上述的操作可行，本案申請人已發明出一種除 了一實際晶胞陣列外尚具有一同位晶胞陣列之記憶體，其 對一同位晶胞陣列計算及儲存一自資料寫入至實際晶胞陣 列之同位位元。 然而前述DRAM在實施晶胞陣列之資料被讀取時，實 施晶胞陣列之資料有時可部分地與從同位晶胞陣列讀出之 同位位it連接’因此產生一種問題’即不可能在運送之前 合宜地執行操作測試。 換句話說’既然同位晶胞陣列係為了以一同位位元回 復一實際晶胞陣列之資料而被載入’在操作測試期間便無 法從輸出至資料輸入/輸出端子之資料判斷實施晶胞陣列 之。貝取和寫入操作是否正常。此外，同位晶胞陣列之資料 只用於内部資料回復’此即不具備用於外部讀出之電路。 因此其亦無法判斷同位晶胞陣列是否可被正常地讀取或寫 569235 玖、發明說明 入0 5 簡稱"ECC") 24樣的問題不偈限於沒有更新模式之dram。褒配以 藉由外部電路回復缺陷位元之記憶體亦有相同的問題，此 類記憶體使用-同位位^或其他諸如此類之校正石馬（以下 再者，希望增大用以形成半導體之晶元尺寸以降低製 作半導體S己憶體之成本。因此將晶元尺寸變大，作在晶元 上之半導體記憶體晶片之數量增加，因而每個晶元之測試 時間亦增加。因此，關於安裝測試電路於半導體記憶體並 10縮短測試時間之内建自我測試（咖τ)技術已被發明。 在一内建自我測試中，在自我測試模式期間，測試電 路產生-測試圖案（寫入位址、寫入資料）。然後依據此測 試圖案’測試電路將資料寫入記憶體晶胞，接著比較記憶 體晶胞讀出之資料與期望值藉此確認半導體記憶體係正確 15地操作。然後此測試圖案被供至接近外部端子之節點以測 試用於正常操作下之位址與資料之信號路徑。 第19圖繪示一操作如3譲之dram的概要圖。在此圖 中’具多數個以粗線表示之信號線。dram具有—位址緩 衝器11〇、—資料輸入/輸出緩衝器122、一同位產生電路 124、-同位測試電路142、多數個實際晶胞陣列隐、 以及一同位晶胞陣列PCA。 實際曰曰胞陣列RCA係各自形成以便對照資料輸入/輸 出端子DQ。同位晶胞陣列PCA儲存存在實施晶胞陣列禮 8 20 569235 玫、發明說明 内之同位 > 料更新#作依據包含於DRAM内之計時器, 未示出）輸出之更新請求而執行。 同位產生電路1 2 4為寫入操作期間之寫入資料產生同 位資料，並寫入此同位資料至同位晶胞陣列心。此外， 5經由資料輸入/輸出端子峨應之寫入資料被直接寫入實 際晶胞陣列RCA中。 記憶體晶胞更新操作係連續地對記憶體晶胞陣列職 PCA執行。當有一更新操作與寫入操作之衝突存在時， 這些操作以最先被接收到之操作請求為始連續地執行。 1〇 當一讀出操作在對任何實際晶胞陣列RCA執行更新操 作之同時被請求時，同位測試電路回復被存於接受更 新操作之實際晶胞陣列RCA中之資料，依據自尚未被執行 更新操作之貫際晶胞陣列RCA以及自同位晶胞陣列讀出之 資料。
15 當内建自我測試技術用於具有前述同位晶胞陣列PCA 之DRAM中時，我們希望測試電路產生之測試圖案（資料） 可被供至一資料輸入/輸出緩衝器，對於一般之dram亦如 是。其間，一連接至同位晶胞陣列PCA之資料匯流排經同 位產生電路I24或同位測試電路與資料輸入/輸出緩衝器 20 12 2連接。傳統自我測試技術基於此理由，由測試電路產 生之測試圖案無法直接供至連接與同位晶胞陣列PCA之資 料匯流排。因此’不可能以内建自我測試來測試具有同位 晶胞陣列PCA之DRAM。 9 569235 玖、發明說明 【發明内容3 發明概要 - ’-—日日呢^旱歹 (或默晶胞陣列）及其資料回復電路提供一記憶體電路， 藉此-實際晶胞陣列及其同位晶胞陣列（或ecc晶胞陣）。’ 適於測試。 $ 10
再者，本發明之另-目的係提供一其中不具更新模式 且不包含-同位晶胞陣列（或Ecc晶胞陣列）及其資料回復 電路之記憶體-種記憶體電路，藉此一實際晶胞陣列及其 同位晶胞陣列（或ECC晶胞陣）可適於測試。 八 本發明尚有另-目的係使—具有用來對資料儲存同位 資料之記憶體晶胞陣列的半導體記憶體内施用内建自我測 試，以藉此減少測試時間。 本發明還有另一目的係藉由限制内建自我測試電路之 15範圍至最小來避免晶片尺寸之增加。
為了達成前述目的，本發明之第一層面細關於一記憶 體電路，具有：一用於儲存資料之實際晶胞陣列；—料 自實際晶胞陣列資料產生—同位位元（或咖）之同位（或 ECC)產生電路；一用以儲存該同位位元(或ecc)之同位晶 2〇胞陣列（或歡晶胞陣列）；一在預設週期中產生-内部更 7請求信號之更新控制電路，其連續地依據更新㈣更新 實際晶胞陣列，且當一内部更新請求及一讀取請示同時發 生時優先對實際晶胞陣列處理一更新操作；一資料回復區 段，依據從同位晶胞陣列（或Ecc陣列）讀出之同位位元（ 10 玖、發明說明 或ECC)回復從在更新操作下之實際晶胞陣列讀出之資料 ，以及一用於輸出來自貫際晶胞陣列資料之輸出電路，其 中該記憶體電路具有一測試控制電路，其在第一種測試模 式下禁止對實際晶胞陣列做更新操作以藉此將輸出從實際 晶胞陣列讀出之資#，在其第二模式下控制輸出電路以便 輸出自同位晶胞陣列（或ECC晶胞陣列）讀出之資料。 依據前述之第-層面，在不具更新模式之記憶體電路 中，不可能分別處理-實際晶胞陣列資料之輸出與一同位 晶胞陣列（或ECC晶胞陣列）之輸出。 在前述第-種層面之一較佳實施例中，為回應第一測 試命令，測試控制電路於第一測試模式執行控制，且為回 應不同於第-測試命令之第二測試命令，測試控制電路於 第-測试模式執行控制。因此’切換實際晶胞陣列資料輸 出與-同位晶胞陣列(或Ecc晶胞陣列)資料輸出可藉不同 的測試命令來執行。 入人種層面之-錢實施财，為回應—測試 二，測試控制電路依據在測試模式期間一不包含於操作 二：!Γ言號之狀態進入測試模式，而在第-測試模式 測試命人=4式間做切換。因此，在該測試控制電路依據 ㈣：:::測試模式中’购^ 胞陣列）資；輸出與同位晶胞陣列（或败晶 〗運成前述 其具有··一用 本么明之第二層面係一記憶體電 資料之實際晶胞陣列；一用以產 569235 玖、發明說明 生來自實際晶胞陣列之同位位元（或ECC)之同位產生電路 (或ECC計算電路）；一用於儲存同位位元（或ECC)之同 位晶胞陣列（或ECC晶胞陣列）；一資料回復區段，其依據 自該同位晶胞陣列（或ECC晶胞陣列）讀出之同位位元（或 5 ECC)回復自實際晶胞陣列讀出之資料；以及一輸出電路， 其經由資料回復區段輸出來自實際晶胞陣列之資料，其中 該記憶體電路具有在測試模式下藉資料回復區段禁止讀出 資料之更回復新的測試控制電路。 依據前述記憶體電路，由於限制讀出資料在測試模式 10其間被回復區段所回復，實際晶胞陣列資料可被輸入至外 部，因而可處理對於實際晶胞陣列之讀、寫操作之測試。 為了達成前述目的，本發明之第三層面係一種記憶體 電路，其具有··一用以儲蓄資料之實際晶胞陣列；一用以 產生來自貫際晶胞陣列之同位位元（或ECC)之同位產生電 15路（或ECC計算電路）；一用於儲存同位位元（或ECC)之 同位晶胞陣列（或ECC晶胞陣列）’· 一資料回復區段，其依 據自該同位晶胞陣列（或Ecc晶胞陣列）讀出之同位位元（ 或ECC)回復自實際晶胞陣列讀出之資料；以及一輸出電 路其自貝際晶胞陣列輸出資料，其中該記憶體電路具一 20在測„式模式下控制輸出電路之測試控制電路，因而輸出從 同位晶胞陣列（或ECC晶胞陣列）讀出之資料。 依據刚述於測試模式中之記憶體電路，由於用來從實 IV、日日肊陣列輸出資料之輸出電路係被控制，因而自同位晶 胞陣列（或Ecc晶胞陣列）輸出資料，在正常操作下不被讀 12 569235 玖、發明說明 出的同位晶胞陣列（或ECC晶胞陣列）資料可被輸出至外 部。因而可執行同位晶胞陣列（或ECC晶胞陣列）之讀、寫 操作之測試。 為了達成前述目的，本發明之第四層面係一記憶體電 5路，其具有··一用以儲蓄資料之實際晶胞陣列；一用以產 生來自實際晶胞陣列之同位位元（或ECC)之同位產生電路 (或ECC計异電路），一用於儲存同位位元（或ecc)之同 位晶胞陣列（或ECC晶胞陣列）；一資料回復區段，其依據 自該同位晶胞陣列（或ECC晶胞陣列）讀出之同位位元（或 1〇 ECC)回復自實際晶胞陣列讀出之資料；以及一輸出電路， 其經由資料回復區段輸出來自實際晶胞陣列之資料，其中 该圯憶體電路具有在第一測試模式下於資料回復區段内禁 止讀出資料回復的測試控制電路，以及在第二測試模式下 ’控制輸出電路因而輸出從同位晶胞陣列（或Ecc晶胞陣 15 列）讀出之資料。 為了達成前述目的’依據本發明之第五層自，一半導
一開關電路選擇之以資料的記憶體 位貢料或一部份由第 晶胞；一同位測試電 13 569235 玖、發明說明 路，其在正常操作模式下依據從實際晶胞陣列讀出之實際 讀出資料及從同位晶胞陣列讀出之同位讀出資料來回復寫 入資料，以及一測試判斷電路，其在測試模式下藉比較期 望值、自實際晶胞陣列讀出之實際讀出資料、以及從同位 5晶胞陣列1買出之同位讀出資料來判斷測試結果。 在前述半導體記憶體中，經多數個資料端子供應之寫 入貝料被寫入至多數個具有同位記憶體晶胞之實際晶胞陣 列。再者，用以回復儲存於實際晶胞陣列之同位資料被寫 至具有記憶體晶胞之同位晶胞陣列。 10 纟正常操作模式下，同位產生電路產生寫人資料同位 資料。第一開關電路選擇同位產生電路產生之同位資料。 同位資料於是寫至同位晶胞陣列。 同位測試電路依據從實際晶胞陣列讀出之實際讀出資 料以及從同位晶胞陣列讀出之同位讀出資料來回復寫入資 15料。因此在正常操作模式下當正確資料之輸出無法來自任 何實際晶胞陣列日寺，可經由利用同位資料之資料回復讀出 正確的資料。 其間，在測試模式下，圖案產生電路產生一測試圖案 並輸出產生之測試圖案至一傳輸路徑為寫入資料。此測試 20圖案被寫入實際晶胞陣列做為寫入資料。第一開關電路選 擇部分由圖案產生電路所產生之寫入資料。換句話說，在 測試模式下，由圖案產生電路所產生之部分寫入資料而非 由寫入資料產生之同位資料被直接寫入同位晶胞陣列。 測試判斷電路接受自實際晶胞陣列讀出之實際讀出資 14 569235 玖、發明說明 料與同位晶胞陣列讀出之同位讀出資料。此測試判斷電路 比較期望值、實際讀出資料、以及同位讀出資料來判斷測 試結果。此即此測試判斷電路直接比較來自同位晶胞陣列 之同位讀出資料與期望值。因此，藉由利用一安裝於半導 5體記憶體内之測試電路，一測試圖案可被直接寫入一同位 晶胞陣列以藉使對半導體記憶體以直接讀出來執行内建自 我測試。 10 15 20 此外，因為不可能同時以一測言式電路將實際讀出資料 和同位讀出資料與期望值做比較，測試時間可被縮短。測 試時間之縮短允許半導體記憶體製造成本之減少。
在本發明之第五層面的-較佳實施例中，實際晶胞陣 列之記憶體晶胞各具-用於儲存電性轉變時之寫入資料的 電容器。對各實際晶胞陣列連續地執行用於重新寫入保存 在記憶體晶胞之資料的更新操作。換句話說，此半導體記 憶體不須由外不裝置之認可即可執行更新操作。此型半導 體記憶體中亦實施内建自我測試’其能縮短測試時間。 本發明第五個層面之-較佳實施例中，同位測試電路 檢測自實際晶胞陣列讀出之實際讀出資料中的錯誤並校整 此錯誤以產生正確資料。換句話說，此半導體記憶體里有 一錯誤檢測及校正之功能。在此型半導體㈣體中㈣用 内建自我測试，其使能縮短測試時間。 在本發明之第五層面的一較佳實施例中，同位晶胞具 有與實際晶胞陣列相同之儲存容量和相同的結構。因此在 設計半導體記憶體時，不須設計成實際實際晶胞陣列與同 15 569235 玖、發明說明 位晶胞陣列兩者並存。因此尤其能夠縮短佈局設計所需的 時間。 在依據本發明之第五層面的一較佳實施例中，第二種 開關電路在正节操作模式下分別輸出寫入資料至實際晶胞 5陣列中。第二種開關電路在測試模式下輸出部分由第一開 關電路選定之寫入資料至實際晶胞陣列作為共用寫入一資 料。換句話說，在測試模式下，實施一寫入資料壓縮測試 ，其中共同寫入資料被寫至多數個晶胞陣列。因此計算測 4圖案之位TL可被減少而圖案產生電路之範圍可縮小。因 10而可以減少半導體記憶體晶片之尺寸。 圖式簡單說明 第1圖顯示本發明實施例之記憶體電路的整個組態。 第2圖顯示本發明實施例之寫入電路。 第3圖顯示本發明實施例之讀取電路。 15 第4圖係顯示一同位位元計算電路及比較電路之電路 圖。 第5圖係顯示一回復電路之電路圖。 第6圖係一能夠輸出一同位晶胞陣列資料之輸出控制 電路的電路圖。 2〇 第7圖係本發明實施例之測試模式的第一時脈圖。 第8圖係本發明實施例之測試模式的第二時脈圖。 第9圖顯示一對照第二時脈圖之讀取電路。 第1 0圖顯示一對照第二時脈圖之輸出控制電路。 16 569235 玖、發明說明 第11圖係顯示本發明半導體記憶體之第二實施例的方 塊圖。 第12圖係顯示詳細的第11圖中之同位測試電路。 第1 3圖係顯示詳細的第；L i圖中之開關電路。 5 第I4圖係顯示本發明半導體記憶體之另一第二實施 例的方塊圖。 第15圖係顯示詳細的第Μ圖中之開關電路的電路圖 第1 6圖係顯示本發明半導體記憶體之又另一種第二實 施例的方塊圖。 1〇 第1 7圖係顯示發明本案前所研究之習知半導體記憶體 的方塊圖。 第18圖係顯示發明本案前所研究之另一習知半導體記 憶體的方塊圖。 第1 9係顯示一傳統DRAM之下線電路圖。 15 【實施方式】 較佳實施例之詳細說明 本發明之貫施例此後將藉參考圖來敛述。然而本發明 所保護之範圍並不受限於這寫實施例，其僅意圖由之後申 請專利範圍所界定之範圍及其等效所涵蓋。 20 第一實施例 第1圖顯示第一實施例之記憶體電路的整個組態。此 记憶體電路具有一用於儲存資料之初級實際晶胞陣列PCA 及用於儲存一用於寫至此實際晶胞陣列之資料的同位晶胞 17 569235 玖、發明說明 陣列RCA。晶胞陣列各包含（未示出）多數個字組線、多數 個位元線、以及設於字組線與位元線交插點上之單電晶體 /單電容器晶胞組。 一儲存在同位晶胞陣列P c A之同位位元係一種藉由計 5算寫至實際晶胞陣列之資料所產生之碼，即，一個允許資 •料内之錯誤回復的碼係從實際晶胞陣列連續地讀出。因此 ，同位晶胞陣列可視為一種儲存錯誤校正碼（ECC)之晶胞 陣列。即，藉著儲存由遠較用於同位位元複雜之邏輯電路 所產生的ECC，即使在從實際晶胞陣列讀出資料有部分錯 1〇 吳之情況下，錯誤仍可被校正。究竟如何，本發明此後將 藉同位位元和同位晶胞陣列以範例性之方法作描述。 第1圖之記憶體電路具有一用於輸入被供至多數個位 址端子ADD之位址信號之輸入緩衝器1〇 ; 一用於供至多數 個輸入/輸出端子DQ之輸入資料的輸入緩衝器12 ; 一用於 15多數個命令端子/CE、/〇E、/WE、/LB (Lower Byte卜 /UB(Upper Byte)之命令輸入緩衝器w ;以及一時脈產 生電路16 ’其解碼輸入命令以藉此產生用於内部控制之時 脈信號。為響應由時脈產生電路1S所產生之閂鎖控制信號 SI ’一閂鎖電路1S各別鎖住輸入至位址輸入緩衝器10及 20 資料緩衝器I2之位址和資料。 被所住之位址由列解碼器2〇及行解碼器22所解碼因 而可執行字組線與位元線之選擇。再者，被閂鎖之輸出資 料被供至寫入放大器2 4甞被選定之位元線被驅動，則輪出 18 569235 玖、發明說明 資料被寫至實際晶胞陣列RCA。同樣地，自實際晶胞陣列 隐讀出之資料被讀取放大器24鎖住，且為響應一由時脈 產生電路is所產生之輸出控制信號以，輸出控制電路3〇 輸出此讀取資料至輸入/輸出端子DQ。 5 第一記憶體電路係不具更新模式且因而包含更新控制 電路之DRAM。此更新控制電路由一更新產生電路32、一 更新位址計數器24、及一移位暫存器2 g所組成。此更新 產生電路32產生一關於一預設週期之更新請求信號rf。 更新位址計數器3 4響應更新請求信號RF增加計數值。再 10者，一對映的更新位址Radd被響應更新請求信號⑽之閂 鎖電路is鎖住。同樣地，對照更新位，移位暫存 器電路2 6輸出實際晶胞陣列RCA記憶體區塊選擇信號 rsOlz至rs〇4z。當更新請求信號RF產生，一記憶體區塊 述擇化號被控制視為η位準。當更新請求信號RF不被輸出 15 ’縮有記憶體區塊選擇信號被控制在L位準。 在本實施例中，實際晶胞陣列RCA係由四個記憶體區 塊所組成，此後將敘述。為響應一内部產生的更新請求信 耗RF ’在一由移位暫存器電路％所選擇之記憶體區塊内 ’依據更新位址Radd所選定之字組線被驅動，藉此執行 2 0 更新操作。換句話說，當一回復電路係在一記憶體區塊之 結尾時’處理移至下個記憶體區塊，即，受控於更新操作 之兄憶體區塊藉移位暫存器3 6被連續地輪流選擇。 更新產生電路3 2獨立產生一更新請求信號RF做為來 19 569235 玖、發明說明 5 10 15 卜P之h。因而可預見會產生一來自外部記憶體控制 器之讀取週期與内部更新週期之衝突。此情況下，仍需在 來自外部之讀取週期正被執行之同時執行—内部更新週期 。在此’―更新操作被執執行關於藉驅動依據—更新位址 Radd之字組線而受控於更新操作之記憶體區塊，且一讀 出操作係被處理關於藉驅動依據一位址_之字組線而受 控於更新操作之其他記憶體區塊。在前述狀況下，讀取資 料不月b從又控於一更新操作之記憶體區塊所獲得。因此， 此記憶體電路包含一同位晶胞陣列心且其係被組構以能 夠更新來自受控於更新操作之記憶體區塊。換句話說，用 於四個記憶體之寫入資料同位位元係由寫入同位計算電路 26所產生並寫至同位晶胞陣列pCA。然後於讀出期間，受 控於更新操作之記憶體區塊資料藉來自四個記憶體晶區塊 之讀取資料及來自同位晶胞陣列之同位位元而被更新。特 別地，#取同位§十算電路2 8產生用於來自四個記憶體區 塊之讀取資料的同位位元，且受控於更新操作之讀取資料 依同位位元以及自同位晶胞陣列讀出之同位位元之比較結 果而更新（校正）。 第1圖之記憶體電路更包含一用於對實際晶胞陣列 20 RCA和同位晶胞陣列PCA執行操作測試之測試信號產生電 路3 8。為響應輸入至命令端子與位址端子之命令，測試信 號產生電路3 8進入預設測試模式並提供一測試信號至内部 電路。隨後將詳細說明。 20 569235 玫、發明說明 弟2圖顯示一本實施例之寫入電路。晶胞陣列在左手 邊P刀包括一由四個記憶體區塊RCA01至RCA〇4所組成實 月匕陣列以及-同位晶胞陣pcA。各晶胞陣列具有寫入 放大^電路WA。另外，具有四個輸入/輸出端子DQ01至 5 dq〇4、及作為輸入緩衝器之資料閃鎖電路1〇、18對映四 個記憶體區塊。 由四個資料閃鎖電路鎖住之輸入資料供至寫入放大器 電路WA，其分別對映四個資料閂鎖電路且被供至寫入同位 汁#電路26。寫入同位計算電路由三個E〇R電路組成，藉 10此一寫入同位位元wdP由計算輸入寫入資料wd〇1、Wd02 之E〇R:貝料和寫入資料wd〇3、—Μ之e〇r資料的e〇r而產 生。寫入同位位元wdp被供至對照同位晶胞陣列pCA之寫 入放大器電路WA。被供至之前寫入放大器電路之寫入資料 與同位資料分別被寫至實際晶胞陣列RCA及同位晶胞陣列 15 PCA。 若4位元寫入資料以己〇1至wd〇4有偶數個資料,,丄〃或資 料"〇 "則同位位元為〇，而對於奇數個則同位位元為工。 第3圖顯示本實施例之讀取。實際晶胞陣列RCA及同 位晶胞陣列PCA之四個記憶體區塊RCA〇1s RCA〇4個具有 20讀取放大器電路RA。來自四個記憶體區塊四個讀取資料 rdOl至rd〇4分別被供至回復電路42且供至讀取同位計算 電路28。同位計算電路28係由與寫入同位計算電路相同 之EOR電路所組成。一由同位計算電路2 8與一自同位晶胞 21 569235 玖、發明說明 陣列讀出之同位位元rdp產生之同位位元rdpa係由一比較 電路4 0所比較，藉此一判斷信號JD指示出產生一匹配或 不匹配。 選擇用於選擇受控於更新操作之記憶體區塊信號 5 rsOlz至rs04z，且一判斷信號JD被供至回復電路42以分 別選擇讀取信號rdOl至rd〇4中那個被供應。再者，在為 區塊選擇信號rsOlz至rsCMz那個受控於更新操作時視為 Η位準，對照之回復電路依判斷信號jd回復（校正）讀取資 料rd02至rd04 °
讓我們假設，譬如寫入資料DQ01SDQ〇4為"Olio 一同位位元"0〃於是在寫入及寫至同位晶胞陣列期間產生 。之後我們假設在執行讀出之同時，關於實際晶胞記憶體 區塊RCA〇4之更新操作與讀出信號同時發生。換句話說， 如第3圖所示，關於記憶體區塊RCA〇i、RCA〇2、rca〇3 15 及同位B0胞陣列PCA，對照一外部位址線ADD之字組線 被驅動，且在記憶體區塊RCA〇4内，對照一更新位址 Radd之字組線被驅動。換句話說，選擇信號rs〇4z被單 獨視為位準Η而其餘的全視為l位準。 因此，讀取資料咖4係伴隨更新操作之資料而非依 據外不讀取控制之資料。若讀取資料rdM係"’
Ό 11 0 〃被輸入到同位計算電路2 8， 同位日日胞陣列PCA讀出之同位位元, 信號JD於是視為l位準（匹配） 且同位位元係匹配自 〇"之"0 "，因此判斷 另一方面，若讀取資料 22 20 569235 玖、發明說明 rd〇4係”1"，〃0111 〃被輸入到同位計算電路μ，寫同位 位元’’ 1 〃即不匹配自同位晶胞陣列pcA讀出之同位位元 ’’ 0 ’’ ’因而判斷信號jD於是視為Η位準（不匹配）。 用於選擇信號rs〇4z = H之回復電路〇4依判斷信號JD 5回復或权正瀆取資料rd〇4。換句話說，回復電路〇4輸出 讀取資料rd〇4在若判斷信號几在乙位準（匹配）並在假使 判斷信號JD於Η位準（不匹配）時轉變為相同後輸出讀取資 料rd04。因此，若使用同位位元且知道缺陷位元之位置 ，來自實際晶胞陣列之讀取資料缺陷可被回復。在此情況 10中，選定信號不需被供至回復電路中。 第4圖係顯示一同位位元計算電路及一比較電路之電 路圖。同位位元計算電路2 8由一個用於找尋讀取資料 rdOl、rd〇2之互斥或之e〇r電路E〇R1、一個用於找尋讀 取資料rd〇3、rd〇4之互斥或之E⑽電路E〇R2、以及一個 I5用於找尋上述E〇R電路E〇R1、E〇R2之輸出的e〇r電路 EOR3。各EOR電路由三個反向器與兩個轉換閘所形成。由 於此這些EOR電路操作已習知此處省略操作之敘述。比較 電路40係一 EOR電路，其找尋由同位位元計算電路28產生 之同位位元rdpa之互斥或，且具與其他E〇R電路相同之電 20 路組合。 第5圖係顯示一回復電路之電路圖。第3圖之四個回復 電路全都具有相同的電路組合且第5圖顯示這四個回復電 路之四個回復電路。一判斷信號依選定信號rs〇4z被輸入 23 569235 _玖、發明說明 。換句話說，當選擇信號^〇42在^!位準而判斷信號几通 過NAND閘5〇，兩傳輸閘Η、Μ其中之一依判斷信號笨使 用，因此讀取資料rd〇4之非反向資料或反向資料被輸出 為輸出out〇4。即，若判斷信號JD = H位準（同位位元不匹 5配），NAND閘5〇之輸出試為一 L位準，且轉換閘52被使用 ，因而讀取資料rd〇4之反向資料被輸出。另一方面，若 判斷信號JD = L位準（同位位元匹配）讀取資料“⑽之非反 向資料被輸出。 操作測試 1〇 前面已敘述了不具更新模式之dram電路的組合與操 作。在此類記憶體中，正常的操作下，若_更新操作不被 執行，實際晶胞陣列之資料不被回復電路回復即被供至外 部端子DQ，即，此資料直接被讀出。然而當執行更新操作 時，實際晶胞陣列之資料被回復電路回復，意指資料不被 15直接讀出。再者，同位晶胞陣列之資料僅供至回復電路而 不會自外部端子DQ讀出。目此，在不具前述更新模式之記 憶體電路中，為了合宜地執行對實際晶胞陣列與同位晶胞 陣列之測試操作’需要-種特殊的電路和測試模式。 在本實施例中，在對關於晶胞陣列之讀寫操作測試時 '、内p更新之操作，貫際晶胞陣列資料因而輸出外部。 再者部分同位晶胞陣列之輸出受到控制藉以允許同位晶胞 陣列資料之輪出。 第7圖係用於本實施例之測試模式的第一時脈圖。將 24 569235 玖、發明說明 參考第1圖敘述一測試其間得操作。當測試命令及測試命 令分別被輸入到命令端子/ CE至/ UB以及到位址端子ADD 时，測试控制電路38解碼這些測試命令及測試碼並檢測第 一測試模式。因此，測試控制電路π設定第一測試信號 5 tesrz為Η位準，並禁止更新請求信號被更新產生電路32 輸出。 更新請求信號RF之產生導致閂鎖電路u鎖住來自外 部之位址ADD及更新位址Radd，且列解碼器2 〇做為解碼 這兩條線，於是執行關於依選擇信號rs〇lzsrs〇4z所選 1〇定之記憶體區塊的更新操作。然而，在之前第一測試模式 下，禁止内部更新請求信號RF之發生，意指沒有記憶體區 塊受控於更新操作之下。 再者，一内部更新請求信號!^；^不在第一測試模式下被 輸出，所有選擇信號視為在M立準，藉此 15回復電路之同位位元回復功能被中止。 當第一測試模式開始時，對一讀出操作測試之讀取命 令從外部測試器供應，伴隨一讀出位址。結果，列解碼器 2〇依據關於所有記憶體區塊之外雜㈣擇並驅動字組線 ，因而各記憶體區塊之讀取資料自輸入/輸出端子dq〇i至 2〇 DQ04輸出。如前述，此處禁止内部更新操作，因而選擇 信號rs〇lzSrs〇4z於是保持在[位準而回復電路a不藉 同位位元執行回復。 當第一測試模式結束，一模式離開命令且一碼自外部 25 569235 玖、發明說明 被供應，第一測試模式被取消而第一測試信號tesrz回到 L位準。 其次，一測試命令和一測試碼分別被輸入到命令端子 /CE至/UB及到位址端子ADD，測試控制電路3 8解碼測試 5命令及測試碼藉此檢測第二測試碼。因此測試控制電路38 設定第二測試信號tespz為H位準，禁止更新請求信號 被更新產生電路3 2輸出，控制一對照外部端子dq〇4之輸 出控制電路3〇以藉此提供一種狀態：同位晶胞陣列資料可 被輸出。 1〇 如第3圖所示，第二測試信號tespz被供至一輸出控 制電路。第6圖係一能夠輸出同位晶胞陣列資料之輸出控 制電路的電路圖。此輸出控制電路具有傳輸閘54、55 , 匕們用以依據第二測試信號七63£^對來自實際晶胞陣列之 讀取資料out〇4或來自同位晶胞陣列之讀取資料rdp從中 15做選擇。當第二測試信號tespz於第二測試模式假設為H 位準時轉換閘55被使用，因而來自同位晶胞陣列之讀取資 料rdp自輪出端子dq〇4被輸出。在操作其間而非在第二測 «式模式期間，第二測試信號tespz假設為l位準而轉換閑 54被使用，因而來自讀取晶胞陣列之讀取資料〇ut〇4輸出 20 至輸出端子DQ04。 因此，參照第6圖之輸出控制電路，在正常操作期間 ’若更新操作在進行中則實際晶胞陣列之讀取資料由回復 電路所回復，但若更新操作不在進行中則輪出至不被回復 26 569235 玖、發明說明 之輸出端子。在測試操作期間’於第_測試模式下 晶胞陣列之讀取資料藉由4 ^ .πηη, 叫心不破更心的輸出 ㈣位晶胞陣列之同位位元被輪出至輸出線 端 DQ04 〇 、’、 回到第7圖，當第二測試模式結束實，-離開命令血 加碼之模式從外部被供應，因而第二測試模式被取消而第 二測試信號tespz於是回到[位準。 第8圖係本實施例之測試模式的第二時脈圖。在此測 試模式下…測試模式開始於響應來自外部之測試命令， 10 及，在第一測試模式與第二模式間之切換可藉利用不影塑 測試操作之外部端子/UB而作用 換句話說，藉打開外部 端子/刪卩可在第-職模式與第二模式間做切換。因此 不須藉由命令進人或執行第—或第二測試模式，如第7圖 之例所示。 15 帛9圖顯示—對照1 Q 之第二時脈ϋ之讀取電路且第 10圖顯不一輸出控制電路。在第9圖之電路中，與第3圖 不同的是，-來自命令端子/UB之信號/UB供至對照輸出 端子DQ04之輸出控制電路3 〇。除此之外，電路組合係相 同的。同樣地，不若第6圖之電路圖，第1〇圖之輸出電路 20由來自命令端子/UB之信號/UB所供應，因而讀取資料 out 〇4或一同位位元『dp被選擇。 現在回到第8圖來描述操作，當一測試進入命令且逼 測°式進入碼分別被輸入至命令端子/ CE至/ LB、/ UB、及 27 569235 玖、發明說明 至位址端子，測試控制電路38設定第一測試信號tesrz為 F位準，藉此禁止内部之更新操作。因此，所有選擇信號 視為L位準而回復電路之同位位元回復功能被中止。此後 ，一來自外部用於讀取測試之讀取命令被供至命令端子 5 至/LB而璜取位址被供至位址端子ADD。 在此刻，第10圖之輸出控制電路藉控制上位元組終端 /UB為L位準來選擇實際晶胞陣列讀取資料。因此依據讀 取位址自記憶體區塊RCA01至RCA〇4讀出之讀取資料輸出 至輸出端子DQ01至Dq〇4。再者，在相同測試模式下之相 1〇同讀取操作週期期間，藉由控制上位元組端子/UB為H位 準，第10圖之輸出控制電路選擇同位晶胞陣列之同位位元 rdp並輸出如同輸出端子DQ(m所輸出。因此，在一共同測 试杈式及在一共同讀取操作週期中，實際晶胞陣列之資料 讀出與同位晶胞陣列之資料讀出可分別執行。測試時間可 15因此明顯地被縮短短於第一時脈圖之測試時間。 讀取操作週期在各測試模式下利用讀取命令之執行已 於第7、8圖所解釋。再者，一寫入命令已在讀取命令之前 被介紹，因此允許在寫入操作之後檢查讀取操作。 第二實施例 20 接下來將描述第二實施例。在此型態、中，由粗體線所 指不之信號線形成多數條。纟:欠，一些連接與粗線之方塊 係多數個電路所組成。與端子名稱相同之參考符號用於經 外部端子供應之信號，且與信號名稱相同之參考符號用於 28 569235 砍、發明說明 信號線藉使信號被傳送。 第11圖顯示本發明之半導體記憶體第二實施例。此半 導體記憶體形成如在石夕基上使用CM0S製程之DRAM。此 D R A Μ具有執行記龍晶胞更新操作不須外部認可之功能 5。此處’更新#作係其中_項維持記憶體之資料被重新寫 入之功能。 再者，DRAM外部端子之規格及其信號輸人/輸出時脈 之規格被做成與SRAM之規袼匹配。換句話說，此⑽被 鲁 當成操作如SRAM。並且，DR包含内建自我測試 10 (BIST)功能所以能夠執行内部電路之功能測試而不接收 來自晶片外部之測試圖案。 DRAM具有位址緩衝器1丄〇、1丄2、測試電路m 116、-判斷電路118、一模式選擇電路工2〇、—資料輸 入/輸出緩衝裔122、-同位產生電路124、一第一開關電 15路126、資料開關128、13〇、丄㈠固實際晶胞陣列廳、2 個同位晶胞陣列PCA、列解碼器132、行解碼器134、感 · 測放大器I36、同位檢查電路1；38、以及一資料回復電路 140 ° 經外部端子收到一測試命令後，DRAM從正常操作模 20式進行到一測試模式。模式選擇電路12〇在正常操作模式 下輸出低階測試模式信號BISTZ而在測試模式下輸出高階 測試模式信號BISTZ。因此測試電路114、lls、及判斷 電路11S於測試模式期間操作。當測試模式信號耵”^在 29 569235 玖、發明說明 低位準（正常操作模式）時，位址緩衝器110輸出一自位址 端子CAD供出之行位址信號CAD做為一内部行位址信號 ICAD。當測試模式信號3工|31^在高位準（測試模式）時， 位址緩衝企110輸出自測試電路^4供出測試行位址信號 5 TCAD當做一内部行位址信號工cad。 當測試模式信號BISTZ在低位準（正常操作模式）時， 位址緩衝器II2輸出自位址端子RAD供出的列位址信號 RAD做為内部列位址信號工RAD。當測試模式信號^^'在 高位準（測試模式）時，位址緩衝器13_2輸出自一測試電路 10 114供出之測试列位址信號TRAD當做内部列位址信號 工 RAD。 當測試模式信號BISTZ在高位準（測試模式）時，測試 電路116依與經測試終端T M D供應之測試信號T M D之組合 來操作並連續地輸出8位元測試資料信號《1]^(測試圖案） 15至一資料輸入/輸出緩衝器22。換句話說，在測試模式期 間，測試電路II6操作如一圖案產生電路，其產生一測試 圖案並輸出產生之測試圖案至一寫入資料傳輸路徑 另外，測試電路II6同時比較經一實際資料排線RDB( 實際讀出資料）傳輸之讀出資料及經同位資料排線PDB (同 20位讀出資料）傳輸之讀出資料與期望值，而輸出比較結果 至判斷電路118。測試電路116分別經實際資料排線 及經同位資料排線PDB收到讀出資料寫因而能夠同時接收 此讀出資料並與期望值做比較。因此，可縮短測試時間。 30 569235 玖、發明說明
路 實際 同位晶胞陣列pCA 判斷電路！⑽續地自職電路116收到比較結果，依多 數比較結果判斷測試結果’然後輸出判斷結果至測試輪出 端子tout。在測試模式期間，測試電路ιΐ6和判斷電 118操作如-測試判斷電路，其藉由比較期望值 晶胞陣列RCA讀出之實際讀出資料、 讀出之同位讀出資料而判斷測試結果 模式選擇電路120在測試模式下輪出高位準測試模式
信號BISTZ且在正常操作模式下輸出低位準測試模式信號 BISTZ以執行寫入和讀出之操作。 1〇 #測試模式信號BISTZ在低位準（正常操作模式），資
料輸入/輸出緩衝器丄22輸出一自資料端子dq供出之S位元 資料信號DQ (寫入資料）至同位產生電路丄24和第一開關電 路，並輸出自資料回復電路14◦供出之8位元資料信號 DQ(讀出資料）至資料終端DQ。同樣地，當測試模式信號 15 BITSZ在高位準（測試模式）時，資料輸入/輸出緩衝企 I22輸出如供自測試電路lls之8位元測試資料信號 測試圖案）至同位產生電路;L24及第一開關電路126。 同位產生電路I24對供自資料輸入/輸出緩衝器122之 8位元資料信號Dq (或測試資料信號TDQ )之每4位元產生 20同位資料PAR並輸出產生的同位資料PAR至第一開關電路 126 c 當測試模式信號B：[STZ在低位準（正常操作模式）時， 第一開關電路選擇同位資料PAR並輸出其至資料開關丄3 〇 31 569235 玖、發明說明 。當測試模式信號BISTZ在高位準（測試模式）時，第一開 關電路I26選擇最小規格位元為8位元資料信號〇(3並輸出 此位元至資料開關1；30。換句話說，在測試模式期間，利 用部分由測試電路116產生之資料信號叩，不只做為實際 5晶胞陣列RCA之測試資料亦做為同位晶胞陣列PCA之測試 資料。 資料開關I2 8在寫入操作期間打開因而供自資料輸入 /輸出緩衝器工22之資料信號DQ0至DQ7被傳輸至實際資料 排線RDB。資料開關1；30在寫入操作期間打開因而供自第 1〇 一開關電路126之同位資料、或資料信號DQO至DQ7之較 低兩位元被傳輸到同位資料排線PDB。再者，藉第一開關 電路I26，由測試電路II6產生之測試資料經同位資料排 線被直接寫至同位晶胞陣列PCA。 雖然不特別贅述。但實際晶胞陣列RCA和同位晶胞陣 15列PCA如同原來的DRAM般具有：多個各包含轉換電晶體和 電容器之記憶體晶胞、連至各記憶體晶胞之轉換電晶體之 閘極的字組線WL、以及連至記憶體晶胞之輸入/輸出節點 之閘極的位元線BL。另外，供自資料端子〇(2之寫入資料 儲存在電容器内做為電荷。 '〇 兩實際晶胞陣列被分配到一資料信號DQ之各位元。符 合相同之資料信號DQ位元的兩實際晶胞陣列RCA係由列位 址k號RAD最重要的位元來分辨出。即兩對照於相同之資 料信號DQ位元的實際晶胞陣列RCA不會同時操作。實際晶 32 569235 玖、發明說明 胞陣列RCA之回復操作係針對被寫入相同資料信號叩位元 的該對實際晶胞陣列RCA來連續執行。 相同的，兩同位晶胞陣列PCA由列位址信號rad最 重要的位元來分辨。即，在此圖左邊之同位晶胞陣列— 5為此圖左邊之實際晶胞陣列RCA儲存同位資料PAR，而 實際晶胞陣列RCA對照資料信號1)(3。此圖右邊之同位晶 胞陣列PCA為此圖右邊之實際晶胞陣列RCA儲存同位資 料PAR，而實際晶胞陣列RCA對照資料信號DQ。對位晶 胞陣列PCA之更新操作亦與關於兩實際晶胞陣列rca同 10時執行。同位晶胞陣列PCA具有與實際晶胞陣列RCA相 同之儲存容量並利用相同的佈局資料所形成。因為不須重 新設計同位晶胞陣列PCA之佈局，佈局設計所需的時間 因而可縮短。 行解碼器13 2解碼一内部行位址信號工CAD以藉此選 15擇一用於晶胞陣列RCA (或pCA)之行開關。因此一行開關 被打開’一位元線BL連接至資料排線RDB (或PDB )。 列解碼器I34解碼一内部列位址信號工RAD以藉此選 擇㊁己憶體晶胞陣列RCA (或PCA)之字組線WL。一置於兩 實際晶胞陣列RCA之列解碼器134由晶胞陣列PCA之兩 20邊所共用。相同的，一置於兩對照相同位元資料信號DQ 之貫際晶胞陣列RCA的列解碼器，被這些晶胞陣列rca 所共有。 感測放大器I36放大輪入至記憶體晶胞及自記憶體 33 569235 玖、發明說明 晶胞輸出之資料信號Μ，且放大的資料信號DQ被輪出至 實際資料排線R D Β (或同位資料排線p D Β )。 同位檢查電路138計算自實際晶胞陣列rca至實際 貝料排線RDB讀出之實際讀出資料和自同位晶胞陣列 5 P C A至同位資料排線p D B讀出之同位讀出資料的互斥或 ,並輸出此計算結果至資料回復電路14 〇。 二貝料回復電路14 Q收到自實際晶胞陣列至實際 資料排線RDB讀出之實際讀出資料、以及同位檢查電路 · 138之輸出、而更新讀出資料（寫至實際晶胞陣列RCA之 1〇寫入資料）。回復的讀出資料經由資料輸入/輸出緩衝器 1 2 2被傳送到資料端子DQ。 在正吊#作模式期間（在讀出操作期間），同位檢查電 路I38和 > 料播放電路操作如一種依自實際晶胞陣 列RCA讀出之實際讀出資料和自同位晶胞陣列—讀出 15之同位碩出:貝料來回復寫入資料之同位測試電路14 2。 第12圖顯示詳細之第1：L圖所示同位測試電路ΐ42 Φ 〇
同位測試電路I42之同位檢查電路1S8具有一 E〇R 電路l38a，其計算經8位元實際資料排線ADD讀出之實 2〇際讀出資料及經工位元同位資料排線刚讀出之讀出資 料的互斥或。 同位測試電路之資料回復電路具有e〇r電 路l4〇a，其各對照有8位元實際資料排線rdb及具有選 34 569235 玖、發明說明 擇器I40b。各E〇R電路14〇a計算_電路⑴己之輪 出:及實際讀出資料之互斥或。選擇器工他選擇實際讀 出貝料或EOR電路14〇a之輸出以輸出選定資料至資料輪 入/輸出緩衝器122做為回復的資料。選擇器Μ⑽在對 5映於實際晶胞陣列正處於更新操作下時選擇e〇r電路 140a之輪出。 第U圖顯示第11S)中所示第一開關電路126之詳 圖。 第一開關電路126具有CM〇S傳輸閘126a，其依一 ίο低位準測試模式信號BISTZ而打開並輸出同位資料咖 至責料開關130，其又具有CM〇S傳輸問丄⑽，其依一 南位準測試模式信號BISTZ而打開以藉此輸出資料信號 DQ0至資料開關13〇。 在此之前所述之DRAM在正常操作（在寫入操作期間） 15期間，第一開關電路126經傳輸閘連接同位產生電 路12 4之輸出至資料開關工3 〇之輸出。因此，資料信號 DQ(寫入貧料）之同位資料被寫至同位晶胞陣列PCA。自 貝料輸入/輸出緩衝器被輸出之資料信號DQ被直接寫至 貫際晶胞陣列RCA。 2〇 在讀出操作期間，當一對任何實際晶胞陣列RCA執 行更新彳呆作時，同位測試電路U 2回復處於更新操作之 貫際晶胞陣列rCA中讀出之資料，利用從剩下未被執行 更新刼作之各別的實際晶胞陣列rCA讀出之讀出資料以 35 569235 玖、發明說明 換句話說 及自同位晶胞陣列PCA讀出之圖位讀出資料 dram不須外部確認即可執行更新操作。 5 一面，在測試模式期間，測試電路116輸出測試圖案(寫入資料)至資料輸入/輸出緩衝器122。第一開關電路126經傳輸閘126b連接資料輸人/輸出緩衝器 ⑵之輸出⑽〇)至資料開關13〇之輸入。因此資料信韻 10 叩〇(寫人資料）被寫至同位晶胞陣列PCA。換句話說，第 -開關電路126選擇部分由測試電路116產生之寫入資 料並輸出此選定:貝料做為測試圖案。由測試電路11 $產 生之資料信號D㈤於是寫至同位晶胞陣列PCA。
測試電路116同時接受自實際晶胞陣列以讀出之實 際δ貝出貧料和自同位晶胞陣列pcA讀出之同位讀出資料 。測試電路116藉直接比較實際讀出資料和同位讀出資 料與期望值來判斷DRAM是否正確地操作。判斷電路 15依來自測試電路116之多數個比較結果來判斷測試結果 並輸出此判斷結果至測試輸出端子τ〇υτ。換句話說，内 建自我測試之結果輸出至DRAM外部。 因此’在具有多數個用於儲存同位資料之同位晶胞陣 列PCA的DRAM内，實施一内建自我測試來允許同位晶胞 2〇陣列pCA之操作測試。、 依據前述之本實施例，在一測試模式下，第一開關電 路選擇由測試電路II6產生之寫入資料DQ0並輸出此資 料做為用於同位晶胞陣列PCA之測試圖案。再者，此測 36 569235 玖、發明說明 4電路116判斷一測試結果，藉由直接比較實際讀出資 料孝同位項出資料與期望值的方式。即，依據本發明，一 用於具多組晶胞陣列PCA之内建自我測試係可行的。 再者，測試電路lle同時分別經由實際資料排線 5 RDB和同位資料排線刚接收實際讀出資料和同位讀出 資料並將收到得資料與期望值做比較。因此測試電路 了同時執行用於貫際晶胞陣列RCA和同位晶胞陣列 PCA之測試，藉此測試時間可被縮短。縮短測試時間可減 少DRAM之測試成本（製造成本）。 10 同位晶胞陣列PCA具有與實際晶胞陣列RCA相同之 結構，其可縮短DRAM佈局設計所需的時間。 第14圖顯示本發明之半導體記憶體得另一第二實施 例。此處之電路和信號同於前述第丄丄圖之實施例的電路 和信號，其被指定以相同的參考數值而其詳述則因而省略 15 〇 在此實施例中，資料輸入/輸出緩衝器丄22和資料開 關經一第二開關電路丄44相連。另外，一測試電路US 取代第11圖之測試電路116形成。剩下的組合與第11 圖之實施例相同。 2〇 當測試模式信號BISTZ在低位準（正常操作模式）時 ’第二選擇電路144選擇資料信號吻至聰為8位元 ’當測試模式信號BISTZ在高位準（測試模式）時，選擇 一料信號DQO。 37 玖、發明說明 口為在正^操作模式下，資料DQO至DQ7供至 實際晶胞陣列RCA而同位資料臟被供至同位晶胞陣列 PCA。在-測試模式下，f料dqq同時被供至所有晶胞陣 列RCA和同位晶胞陣列pca。 當測試模式信f#bB]ITSZ在高位準時（測試模式），測 试電路I46依據經測試端子TMD提供之測試信號·組 口來插作’並連續地輸出—丄位元測試資料信號咖（測 試圖案）至資料輸人/輸出緩衝器122。資料輸人/輸出緩 衝器122輸出資料信號啊做為資料信號卿。如同第 1圖之貫加例’測试電路146亦同時比較經實際資料排 線R D B和同位資料排線p D B傳輸之讀出資料與期望值並 輸出比較結果至判斷電路11 8。 第15圖顯不第14圖所示第二開關電路144之詳圖 0 第一開關電路I44具有多數個CM〇S傳輸閘i44a、 及多數個CMOS傳輸閘144b。CM〇S傳輸閘144a依據低 位準測試模式信號BISTZ打開並分別輸出f料信號dq〇 至DQ7及同位資料PAR到資料開關128、13〇。⑽叫專 輸閘l44b據鬲位準測試模式信號BISTz打開並輸出資 料k號DQ0做為共同寫入資料至資料開關i28、13〇。 前述之DRA1V[，在測試模式期間，一由測試電路146 產生之1位元測試圖案（寫入資料）DQ0被寫至對照資料 L唬DQ0至Dq7之同位晶胞陣列pCA與實際晶胞陣列 569235 玖、發明說明 RCA。因此，測試電路147同時自同位晶胞陣列_和 實際晶胞陣列中讀出資料，且當所有讀出資料匹配時，判 斷dram正確地工作。換句話說，在此實施例中，一資料 壓縮測試被執行。此處，一資料壓縮測試係將共同資料寫 5至對照不同資料端子之記憶體晶胞。 如同刖述第11圖之實施例的效應亦可於本實施例中 獲得。尤其在此實施例中測試模式期間，一共同資料信號 DQO被寫至實際晶胞陣列RCA及同位晶胞陣列ρ(：Α。即U 一資料壓縮測試被執行。因此，測試電路ms產生之測 1〇試圖案的位元量可被減到最小而測試電路146中之圖案 產生電路之範圍可被縮減。因而能夠減少晶片尺寸 〇 第16圖顯示另一第二實施例的範例。此處電路和信 唬與第11圖之實施例中之相同者以相同的參考數值表示 15 並不再費述。 半導體δ己憶體形成如利用CM〇s製程於石夕基上之 SRAM。SRAM接受一經各位址緩衝器供自位址端子之 位址#號AD。再者，實際晶胞陣列職和同位晶胞陣列 具有SRAM記憶體晶胞。第16圖之實施例剩下的組合大 20體上與第11圖之實施例相同。 在此貫施例中，同位晶胞陣列PCA用於寫至實際晶 胞陣列RCA之寫入資料的錯誤檢測及錯誤校正。與前述 第11圖之實施例相同的效應亦可於本實施例獲得。另外 39 玖、發明說明 ’在具有-錯誤檢測和校正功能之半導體記 建自我測試亦被執行，藉此可縮短測試時間。”中’一产 導^二圖顯示本案發明人發明出本發明前所研究之半 施二方塊圖。此處，電路和信號與第u圖之實 也歹之相同者以相同的參考數值表示並不再賛述。第 1 7圖之方塊圖尚未被公開瞭解。 10 、在此例中，一第三開關電路148和-測試電路15。 为別取代第11圖實施例之第—«電路…和測試電路 叫。再者，同位資料排線pDB經—第四開關電路⑴ 連接至對照資料信號DQ之實際資_線_。 15
在測試模式期間，實際晶胞陣列RCA和同位晶胞陣 列刀別被測試。換句話說當測試實際晶胞陣列時，第三開 關電路148連接資料輸入/輸出緩衝器122之輸出與資料 開關128。資料開關電路152被關上。於是測試電路 i52產生一用於測試實際晶胞陣列rca之測試圖案，並 比較意實際晶胞陣列RCA之讀出資料與期望值。 當在測試此同位晶胞陣列PCA時，第三開關電路 148連接資料輸入/輸出緩衝器之輸出（DQ〇)與資料開關 工3〇。因此，測試電路產生一用於測試同位晶胞陣列PCA 之1位7L測試圖案，且資料DQ0被寫至同位晶胞陣列。 更進一步，在讀出期間，第四開關電路15 2被打開。因 此測试電路1 5 2接收經同位位元資料排線PDB、第四開 關電路I52、及實際晶胞資料排線RDB來自同位晶胞陣 40 20 569235 玖、發明說明 列PCA之讀出資料，並比率此讀出資料與期望值。 第17圖顯示之DRAM分別測試延長測試時間之實際 晶胞陣列RCA和同位晶胞陣列pcA。 丁 第18圖係顯示本案發明人發明出本發明前所研究之 5 T導體記憶體之另-方塊圖。電路和信號與第u圖之實 施例中之相同者以相同的參考數值表示並不再贅述。第 18圖之方塊圖尚未被公開瞭解。 在此例中，一用於測試同位晶胞陣歹pcA、—判斷電 路156、以及一資料輸入/輸出緩衝器158之專用測試電 1〇路154 (與資料輸入/輸出緩衝器122之電路相仿）為新的 裝傷。再者，具有取代原第U圖中之第一開關電路以 和測試電路116之-第五開關電路和一測試電路162。 第五開關電路ISO連接同位產生電路1S4之輸出與 貝料開關13G在正常操作模式期間，並連接資料輸入/輸 出緩衝器之輸出與資料開關U 〇於測試模式期間。再者 測4電路I62測試實際晶胞陣列RCA而測試電路工以 測試同位晶胞陣列PCA。 第18圖所示DRAM需求測試電路工62、1S4以測試 實際晶胞陣列RCA和同位晶胞陣列PCA。因此，測試電 2〇 路之範圍及晶片尺寸變大。 依據之前實施例，同位位元在同位晶胞陣列内被產生 和储存，且在實際晶胞陣列之讀出期間用同位位元來回復 貢料。如此之前所述，資料回復亦可藉產生一 ECC碼取 41 569235 玖、發明說明 代同位位元、錄此ECC碼於_ 晶胞陣列以及在實 ^曰曰胞陣列之讀出期間使用此ECC而執行。本實施例之 測4控制亦可用於這種情況。 依據之則的本發明，實際與同位晶胞陣列操作測試可 適用於具有貫際晶胞陣列和同位晶胞陣列的記憶體電路。 、，由本I明之半導體記憶體，在正常操作模式期間正確 貝料無法從任何實際晶胞陣列輸出時，正鋒資料可藉由用 同位資料回復而被讀出。 10
在測試模式期間，部分寫人資料被直接寫至同位晶屈 陣列而非自寫入資料產生之同位資料。再者，測試判斷, 路直接比較來自同位晶胞陣列之同位位元讀出資料盘㈣ 值1此’測試判斷電路可以藉使用形成在半導體記憶體 之測。式電路來執行傳統上辦不到㈣位晶 我測試。 』疋内建自
由於能«戦簡電路„tt較實際讀出資料和同 出广期望值，測試時間可被縮短。、_ 使仔+導體域體之f造成本減少。 再者，依據本發明之半導體記憶體，在—執行 而不須外部裝置確認之半導體記憶體可執行内永 試，藉此可縮短測試時間。 我測 再者，依據本發明之半導體記憶體 檢測舆校正功能之半導體記憶體中可執行内建自、有—錯誤 藉此可縮短測試時間。 我n 42 20 569235 玖、發明說明 此外，依據本發明之半導體記憶體，不再需要設計一 同位晶胞陣列，意味著縮短佈局設計所需時間是可行的。 另外，依據本發明之半導體記憶體，產生測試圖案之 位元數可被減少因而圖案產生電路之範圍可被減少。因此 5可以縮減半導體記憶體晶片之尺寸。 【圖式簡單說明】 第1圖顯示本發明實施例之記憶體電路的整個組態。 第2圖顯示本發明實施例之寫入電路。 第3圖顯示本發明實施例之讀取電路。 10 第4圖係顯示一同位位元計算電路及比較電路之電路 圖。 第5圖係顯示一回復電路之電路圖。 第6圖係一能夠輸出一同位晶胞陣列資料之輸出控制 電路的電路圖。 15 第7圖係本發明實施例之測試模式的第一時脈圖。 第8圖係本發明實施例之測試模式的第二時脈圖。 第9圖顯示一對照第二時脈圖之讀取電路。 第1 〇圖顯示一對照第二時脈圖之輸出控制電路。 第11圖係顯示本發明半導體記憶體之第二實施例的方 20 塊圖。 第12圖係顯示詳細的第11圖中之同位測試電路。 第1 3圖係顯示詳細的第1 1圖中之開關電路。 第I4圖係顯示本發明半導體記憶體之另一第二實施 43 569235 软、發明說明 例的方塊圖。 第is圖係顯示詳細的第；U圖中之開關電路的電路圖 第圖係顯示本發明半導體記憶體之又另一種第二實 施例的方塊圖。 第1 7圖係顯示發明本案前所研究之習知半導體記憮體 的方塊圖。 第is圖係顯示發明本案前所研究之另—習知半導體記 憶體的方塊圖。 第19係顯示一傳統DRAM之下線電路圖。 10 1〇【囷式之主要元件代表符號表】 .·輪入緩衝器 40......比較電路 12« 14 · …命令輸入緩衝器 16·. ···柃脈產生電路 18·· 20·· 22 ·· 行解瑪器 24 ·· •…寫入放大器 26··* •…移位暫存器 28··. • ό只取同位計算電路 30"· ···輸出控利電路 32··· •更新產生電路 34··· …更新位址計數器 36··· …移位暫存器電路 38··· 測5式5虎產生電路 "輪入緩衝器 42……回復電路 5〇......NAND 閘 51·.. …傳輸閘 52··· …傳輸閘 54···- 傳輸閘 55··· · ••傳輸閘 110·., 112··· …位址緩衝器 114". …測試電路 116 ··· 118··· …判斷電路 120··. …模式選擇電路 122 ··· …資料輸入/輸 緩衝器 569235 玖、 發明說明 124·· •…同位產生電路 142···丨 …同位測試電路 126·· •…第一開關電路 144 …· …第二開關電路 126a ……CMOS傳輸閘 144a·· • "-CMOS傳輸閘 126b ……CMOS傳輸閘 144b·· ••••CMOS傳輸閘 128·· •…資料開關 146···. …測5式電路 13 0·· •…資料開關 148···. …第三開關電路 132·· •…列解碼器 150··· · ••測試電路 134·· •…行解碼器 154··· · ••專用測試電路 136·· •…感測放大器 156··· · ••判斷電路 138·· •…同位檢查電路 158… …資料輸入/輸出 138a ......E0R電路 緩衝器 140·· •…資料回復電路 160··· · ••第五開關電路 140a ......E〇R電路 162··· · ••測試電路 140b ……選擇器
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Claims (1)

  1. 569235 拾、申請專利範匱 1 · 一種記憶體電路，其具有： 用於儲存資料之實際晶胞陣列； 一種用於自該實際晶胞陣列之資料產生用於產生一 同位位元或一錯誤校正碼（下文簡稱Ecc)之電路同位或 5 ECC產生電路； 組用於儲存該同位位元或該ECC之同位或ECC晶 胞陣列； 一個更新控制電路，其以一預定週期產生一内部更 · 新請求信號，隨之依據一更新位址回復該實際晶胞陣列 10 ，及在一内部更新請求操作與一讀取請求同時發生時， 先行處理針對該實際晶胞陣列之更新操作； 一貧料回復區段，其依據讀自該同位或Ecc晶胞陣 列之該同位位元或ECC來回復讀自已先行處理過更新操 作之該實際晶胞陣列的資料； 15 用於經5玄資料回復區段輸出來自該實際晶胞陣列 之資料的輸出電路；及 · 一個測試控制電路，其在一第一測試模式下禁止針 對該實際晶胞陣列之更新操作，藉以輸出讀自該實際晶 胞陣列之資料，且在一第二測試模式下，控制該輸出電 20 路以輸出讀自該同位或該ECC晶胞陣列之資料。 2 ·依據申請專利範圍第1項之記憶體電路，其中響應於一 第一測試命令，該測試控制電路受控於該第一測試模式 下且a應杰不同於該第一測試命令之一第二測試命令 ’該測試控制電路受控於該第二測試模式下。 46 3569235 拾、申請專利範圍 •依據申请專利範圍第工項之記憶體電路，其中 測4〒令，該測試控制電路進入一測試模 ^ / 錢式下，依據一外部信號之狀態在 該第二測試模式間做切換。 相式1 4 .依據申請專利範圍第3項之記憶體電路，其中該外^ 號包含-個不包含於該測試模式下的一個操作命: 一個信號。
    5·依據申請專利範圍第1項之記憶體電路，其中在該第一 則忒模式下、亥資料回復區段之一回復功能被禁止，且 10 該實際晶胞陣列之資料自該輸出電路輸出而不被回復。 6· —種記憶體丨電路，包含·· 一用於儲存資料之實際晶胞陣列； 一用於自該實際晶胞陣列之資料產生一同位位元或 一錯誤校正碼（下文稱ECC)之一同位或Ecc產生電路； 15 一用於儲存該同位位元或ECC之同位或ECC晶胞陣
    列； 二貝料回復區段，其依據讀自該同位或ECC晶胞陣 列之該同位位元或ECC，來回復自該實際晶胞陣列讀出 之資料； 一輸出電路，其經該資料回復區段輸出來自該實際 晶胞陣列之資料；以及 一測試控制電路，其在一測試模式下禁止該讀出資 料被該資料回復區段所回復。 7 · —種記憶體電路，其具有： 47 569235 拾、申請專利範圍 一組用於儲存資料之實際晶胞陣列； 一用於自該實際晶胞陣列之資料產生一同位位元或 一錯誤校正碼（以下稱ECC)之同位或ECC產生電路； 一用於儲存該同位位元或ECC之同位或ECC晶胞陣 5 列； 一資料回復區段，其依據讀自該同位或ECC晶胞陣 列之該同位位元或ECC，來回復讀自該實際晶胞陣列之 資料；以及 一輸出電路，其輸出來自該實際晶胞陣列之資料； 10 一測減控制電路，其在一測試模式下控制該輸出電 路’以輸出讀自該同位或ECC晶胞陣列之資料。 8 · —種記憶體電路，其具有： 一用於儲存資料之實際晶胞陣列； 一用於自該實際·晶胞陣列之資料產生一同位位元或 15 一錯誤校正碼（以下稱ECC)之同位或ECC產生電路； 用於儲存該同位位元或E C C之同位或E C C晶胞陣 列； 一資料回復區段，其依據讀自該同位或E(：c晶胞陣 列之該同位位元或ECC，來回復讀自該實際晶胞陣列之 20 資料； 一輸出電路，其經該資料回復區段輸出來自該實際 晶胞陣列之資料； 一測忒控制電路，其在一第一測試模式下禁止該 資料回復區段内之讀出資料回復，且在一第二測試模式 48 569235 拾、申請專利範圍 下n亥輸出電路以輪出讀自該同位或晶胞陣列之 資料。 9·依射請專利範圍第8項之記憶體電路，其中響應於一 第一測試命令，該輯㈣電路受控於該帛-測試模式 下，且響應於不同於該第—賴命令之_第二測試命令 ，該測試控制電路受控於該第二測試模式下。 10·依據申請專利範圍第8項之記憶體電路，其巾響應於一 測試命令，該測試控制電路進入一測試模式，且在該測 試模式下，依據一外部信號之狀態在該第一測試模式與 該第二測試模式間做切換。 11 . 一種記憶體電路，其具有： 一組用於儲存資料之實際晶胞陣列； 一用於自該實際晶胞陣列之資料產生一同位位元或 一錯誤校正碼（以下稱ECC)之同位或Ecc產生電路； 一用於儲存該同位位元或ECC之同位或Ecc晶胞陣 列； 資料回復區段，其依據讀自該同位或E C c晶胞陣 列之該同位位元或Ecc，來回復讀自該實際晶胞陣列之 資料； 一輪出電路，其輸出來自該實際晶胞陣列之資料； 以及 一測試控制電路，其在一測試模式下控制自該同位 或ECC晶胞陣列讀出之資料，以及控制自該實際晶胞陣 列讀出之資料分別輸出。 49 569235 拾、申請專利範圍 12 · —種半導體記憶體，其包含： 多組貫際晶胞陣列’其具有用 、为用於储存經多數個資料 端子供應之各寫入資料的一些記憶體晶胞； 一用於產生該等寫入資料之回仏一，， R位貧料的同位產生電 路； 測試模式下產生一測試圖 至一供該寫入資料用之傳 一圖案產生電路，其在一 案，並輸出該產生的測試圖案 輸路徑；
    10 -第-開關電路’其在-正常操作模式下選擇該同 位資料’而在該測試模式下選擇部分料寫入資料； -同位晶胞陣列，其具有用於儲存該同位資料或由 該第一開關電路選擇之該等寫人資料部分之記晶胞
    -同位測試電路，其在該正常操作模式下，根據於 15讀自該等實際晶胞陣列之實際讀出資料及讀自該同位晶 胞陣列之該同位讀出資料回復該等寫入資料；以及 -測試判斷電路’其在該測試模式下，接收讀自該 等實際晶胞陣列之實際讀出資料與讀自該同位晶胞陣列 之該同位讀出資料，並藉由比較該實際讀出資料和同位 :〇 讀出資料與一期望值來判斷一測試結果。 13·依據中請專利範圍第12項之半導體記憶體，其中該等 ㈣4 _之該等記㈣晶胞各包含-用於儲存該等 寫入資料做為電荷之電容器；用於重寫保存於該等記憶 體晶胞内之該等寫人資料的更新操作接續地針對各該實 50 569235 拾、申請專利範圍 際晶胞陣列施行；且該同位測試電路重現該等正遭遇更 新插作之實際晶胞陣列的該等寫入資料。 14 ·如申請專利範圍第U項之半導體記憶體，其中該同位 測試電路檢測自該等實際晶胞陣列讀出之該實際讀出資 料内之錯誤，並校正此錯誤以產生校正資料。 15 ·如申請專利範圍第；L2項之半導體記憶體，其中該同位 晶胞陣列具有與該實際晶胞陣列相同的儲存容量與結構
    16·依據申請專利範圍第12項之半導體記憶體，其包含一 1〇 帛開關電路’其在该正常操作模式下分別輸出該等寫 入二料至㈣實際晶胞陣％，並在該賴模式下輸出由 β第開關電路選擇之該等寫人資料部分至該等實際晶 胞陣列做為共同寫入資料。 17·依據申請專利範圍第12項之半導體記憶體，其中在該 15 正常操作模式下，由該同位產生資料電路產生之同位資 料經5亥第-開關電路寫入該同位晶胞陣列，且在該測試 模式下，部分由該圖案產生電路產生之該測試圖案經該 第開關電路被寫入該同位晶胞陣列。 18 20 如申請專利範圍第17項之半導體記憶體，其包含一第 二開關電路’其在該正常操作料下分別供應該等寫入 電路至騎實際晶胞陣列，且在該測試模式下，供應由 第開關電路選擇之一部分該等寫入資料至該等實際 胞陣列做為共同寫入資料。 51
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