JPH02179999A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02179999A JPH02179999A JP63331160A JP33116088A JPH02179999A JP H02179999 A JPH02179999 A JP H02179999A JP 63331160 A JP63331160 A JP 63331160A JP 33116088 A JP33116088 A JP 33116088A JP H02179999 A JPH02179999 A JP H02179999A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000012360 testing method Methods 0.000 abstract description 28
- 238000010586 diagram Methods 0.000 description 9
- 230000006872 improvement Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パリティチェッカを内蔵するＲＡＭ等の半導体メモリに
係り、特に当該パリティチェッカの改良に関し、 半導体メモリ側において入力データに対応するパリティ
入力信号を発生しうる機能を備えた半導体メモリを堤供
することを目的とし、 入力データのパリティチエツクを行うパリティチェッカ
を備えた半導体メモリにおいて、前記入力データを用い
て前記パリティチェッカの診断用パリティチェックビッ
ト信号を自己生成するパリティジェネレータを備えて構
成する。
係り、特に当該パリティチェッカの改良に関し、 半導体メモリ側において入力データに対応するパリティ
入力信号を発生しうる機能を備えた半導体メモリを堤供
することを目的とし、 入力データのパリティチエツクを行うパリティチェッカ
を備えた半導体メモリにおいて、前記入力データを用い
て前記パリティチェッカの診断用パリティチェックビッ
ト信号を自己生成するパリティジェネレータを備えて構
成する。
本発明は、パリティチェッカを内蔵するＲＡＭ等の半導
体メモリに係り、特に当該パリティチェッカの改良に関
する。
体メモリに係り、特に当該パリティチェッカの改良に関
する。
ＲＡＭ等の製造過程においては当該ＲＡＭの動作を試験
する工程が含まれる。この試験をデバイステストという
。デバイステストは、テスタ４からテストデータを発生
させてＲＡＭに与え、ＲＡＭの出力データを再びテスタ
側に取込み、入出力データ相互間を比較することにより
行う。テストはパリティチエツクも含む。このパリティ
チエツクを行うため、ＲＡＭ内に予めパリティチェッカ
が内蔵されたものがある。本発明は、かかるパリティチ
ェッカ内蔵型の半導体メモリに関するものである。
する工程が含まれる。この試験をデバイステストという
。デバイステストは、テスタ４からテストデータを発生
させてＲＡＭに与え、ＲＡＭの出力データを再びテスタ
側に取込み、入出力データ相互間を比較することにより
行う。テストはパリティチエツクも含む。このパリティ
チエツクを行うため、ＲＡＭ内に予めパリティチェッカ
が内蔵されたものがある。本発明は、かかるパリティチ
ェッカ内蔵型の半導体メモリに関するものである。
第６図に、従来のパリティチェッカ内蔵の半導体メモリ
の概要を示す。半導体メモリーはＲＡＭ２とパリティチ
ェッカ３とを含んでいる。図中、ＡＤＤはアドレスデー
タ（Ａ、Ａ１・・・Ａｎ）、ＰＩはパリティ入力信号、
ＰＥはパリティエラー出力信号、ＤＩＮは入力データ、
ＤＯＵＴは出力データ、Ｒ／Ｗはリード・ライト制御信
号である。
の概要を示す。半導体メモリーはＲＡＭ２とパリティチ
ェッカ３とを含んでいる。図中、ＡＤＤはアドレスデー
タ（Ａ、Ａ１・・・Ａｎ）、ＰＩはパリティ入力信号、
ＰＥはパリティエラー出力信号、ＤＩＮは入力データ、
ＤＯＵＴは出力データ、Ｒ／Ｗはリード・ライト制御信
号である。
パリティチェッカ３は、デバイステストに際してアドレ
スデータＡＤＤおよびパリティ入力信号ＰＩを取込み、
そのパリティ人力信号ＰＩを論理判断により正誤判断し
てパリティエラー出力信号ＰＥを出力する。このパリテ
ィエラー出力信号ＰＥの論理によりアドレスデータＡＤ
Ｄが正しく入力されたか否かを検出できる。
スデータＡＤＤおよびパリティ入力信号ＰＩを取込み、
そのパリティ人力信号ＰＩを論理判断により正誤判断し
てパリティエラー出力信号ＰＥを出力する。このパリテ
ィエラー出力信号ＰＥの論理によりアドレスデータＡＤ
Ｄが正しく入力されたか否かを検出できる。
第７図に半導体メモリ１のデバイステスト回路のＲ要を
示す。デバイステストに際しては、テスタ４に半導体メ
モリ１を接続し、図示する必要な信号の送受を行ない、
ＲＡＭ２内の正しいアドレスに正しい入力データＤＩＮ
が記憶されるか否かをテストする。その際、パリティチ
ェッカ３はアドレスデータＡＤＤと共に入力されるパリ
ティ人力信号ｐｔによりパリティチエツクを行うのであ
るが、そのパリティチエツクには奇数パリティと偶数パ
リティの２種類がある。第８図に奇数パリティの場合の
真理値テーブルを示す。奇数パリティの場合、パリティ
エラー出力信号ＰＥの論理が“０”で正常、“１”でエ
ラーである。偶数パリティの場合はその逆である。
示す。デバイステストに際しては、テスタ４に半導体メ
モリ１を接続し、図示する必要な信号の送受を行ない、
ＲＡＭ２内の正しいアドレスに正しい入力データＤＩＮ
が記憶されるか否かをテストする。その際、パリティチ
ェッカ３はアドレスデータＡＤＤと共に入力されるパリ
ティ人力信号ｐｔによりパリティチエツクを行うのであ
るが、そのパリティチエツクには奇数パリティと偶数パ
リティの２種類がある。第８図に奇数パリティの場合の
真理値テーブルを示す。奇数パリティの場合、パリティ
エラー出力信号ＰＥの論理が“０”で正常、“１”でエ
ラーである。偶数パリティの場合はその逆である。
上記従来のデバイステストにおける問題点は、アドレス
データＡＤＤと共にパリティ人力信号ＰＩを与え、アド
レスデータＡＤＤによるリード・ライト動作の健全性は
チエツクできるものの、そのパリティチエツクを行うパ
リティチエツカ３自体のテストを正確に行なえないとい
う点である。
データＡＤＤと共にパリティ人力信号ＰＩを与え、アド
レスデータＡＤＤによるリード・ライト動作の健全性は
チエツクできるものの、そのパリティチエツクを行うパ
リティチエツカ３自体のテストを正確に行なえないとい
う点である。
アドレスデータＡＤＤの内容はかなりランダムに変化す
るため、アルゴリズミックなパターンのパリティ人力信
号ＰＩでは正しいチエツクを行うことができない。これ
を可能とするためには、テスタ４側からランダムに変化
するアドレスデータＡＤＤに合わせたパリティ人力信号
ＰＩを発生させる必要がある。しかし、そのようなパリ
ティ入力信号ＰＩを発生するためにはテスタ４側に専用
のハードウェアで構成したジェネレータが必要となる。
るため、アルゴリズミックなパターンのパリティ人力信
号ＰＩでは正しいチエツクを行うことができない。これ
を可能とするためには、テスタ４側からランダムに変化
するアドレスデータＡＤＤに合わせたパリティ人力信号
ＰＩを発生させる必要がある。しかし、そのようなパリ
ティ入力信号ＰＩを発生するためにはテスタ４側に専用
のハードウェアで構成したジェネレータが必要となる。
かかるハードウェアをテスタ４側に追加増設することは
、手間がかかり、構成の複雑とともに高価なものとなる
。よって、現存のテスタ４のままで、パリティチェッカ
３のチエツクを可能とすることが要請される。
、手間がかかり、構成の複雑とともに高価なものとなる
。よって、現存のテスタ４のままで、パリティチェッカ
３のチエツクを可能とすることが要請される。
そこで、本発明は半導体メモリ側において入力データに
対応するパリティ入力信号を発生しうる機能を備えた半
導体メモリを提供することを目的とする。
対応するパリティ入力信号を発生しうる機能を備えた半
導体メモリを提供することを目的とする。
上記課題を解決するために、本発明は入力データＡＤＤ
のパリティチエツクを行うパリティチェッカ３を備えた
半導体メモリにおいて、前記入力データＡＤＤを用いて
前記パリティチェッカ３の診断用パリティチェックビッ
ト信号ＰＢを自己生成するパリティジェネレータ６を備
えて構成する。
のパリティチエツクを行うパリティチェッカ３を備えた
半導体メモリにおいて、前記入力データＡＤＤを用いて
前記パリティチェッカ３の診断用パリティチェックビッ
ト信号ＰＢを自己生成するパリティジェネレータ６を備
えて構成する。
上記本発明の構成によれば、パリティチェッカ５はパリ
ティジェネレータ６を備えているため、テスタから入力
されるアドレスデータＡＤＤに対応してパリティ入力信
号ＰＩ（ＰＢ）を自己生成するため、当該パリティチェ
ッカ３のテストモード時においてアドレスデータＡＤＤ
がランダムに変化したとしても正しくテストを行うこと
が可能となる。
ティジェネレータ６を備えているため、テスタから入力
されるアドレスデータＡＤＤに対応してパリティ入力信
号ＰＩ（ＰＢ）を自己生成するため、当該パリティチェ
ッカ３のテストモード時においてアドレスデータＡＤＤ
がランダムに変化したとしても正しくテストを行うこと
が可能となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に示すように、本発明の特徴は、パリティチェッ
カ５にパリティジェネレータ６を設けた点にある。第１
図において、第６図と同一もしくは重複する部分には、
同一の符号を付してその説明を省略する。
カ５にパリティジェネレータ６を設けた点にある。第１
図において、第６図と同一もしくは重複する部分には、
同一の符号を付してその説明を省略する。
第２図にパリティチェッカ５の詳細を示す。パリティチ
ェッカ５には、従来からあるパリティチェッカ３に加え
て、アドレスデータＡＤＤに基づいてパリティビットＰ
Ｂを生成するパリティジェネレータ６と、テストモード
信号Ｔｉによりパリティ人力信号ＰＩがパリティジェネ
レータ６からのパリティビットＰＢのいずれかを選択す
るＰＩ／ＰＢセレクタ７と、パリティチェッカ３から出
力される偶数パリティ出力信号Ｐ か奇数パリＥＶＥ
Ｎ ティ出力信号Ｐ のいずれか一方を奇／偶選択ＤＤ 信号Ｔ２により選択して出力する奇／偶セレクタ８とを
備えて（Ｒ成される。
ェッカ５には、従来からあるパリティチェッカ３に加え
て、アドレスデータＡＤＤに基づいてパリティビットＰ
Ｂを生成するパリティジェネレータ６と、テストモード
信号Ｔｉによりパリティ人力信号ＰＩがパリティジェネ
レータ６からのパリティビットＰＢのいずれかを選択す
るＰＩ／ＰＢセレクタ７と、パリティチェッカ３から出
力される偶数パリティ出力信号Ｐ か奇数パリＥＶＥ
Ｎ ティ出力信号Ｐ のいずれか一方を奇／偶選択ＤＤ 信号Ｔ２により選択して出力する奇／偶セレクタ８とを
備えて（Ｒ成される。
第３図にパリティチェッカ５の具体例を示す。
パリティチェッカ３は各種論理ゲートの組み合せにより
構成され、アドレスデータＡＤＤおよびパリティ入力信
号ＰＩ’を入力して偶数パリティ出力信号Ｐ および
奇数パリティ出力信号Ｐ。ＤＤＥＮＥＮ を出力する。
構成され、アドレスデータＡＤＤおよびパリティ入力信
号ＰＩ’を入力して偶数パリティ出力信号Ｐ および
奇数パリティ出力信号Ｐ。ＤＤＥＮＥＮ を出力する。
パリティジェネレータ６は基本的な構成は第３図に示す
パリティチェッカ３と同様であるが、パリティチェッカ
３のパリティ人力信号ＰＩ’入力は使用せず、偶数パリ
ティ出力信号Ｐ か奇数ＶＥＮ パリティ出力信号Ｐ のいずれかをパリティビＤＤ ットＰＢとしてＰＩ／ＰＢセレクタ７に出力する（第４
図では、奇数パリティ出力信号Ｐ を使ＤＤ 用）。
パリティチェッカ３と同様であるが、パリティチェッカ
３のパリティ人力信号ＰＩ’入力は使用せず、偶数パリ
ティ出力信号Ｐ か奇数ＶＥＮ パリティ出力信号Ｐ のいずれかをパリティビＤＤ ットＰＢとしてＰＩ／ＰＢセレクタ７に出力する（第４
図では、奇数パリティ出力信号Ｐ を使ＤＤ 用）。
ＰＩ／ＰＢセレクタ７はパリティ入力信号ＰＩとテスト
モード信号Ｔ１の入力端子をもち、かつ、パリティビッ
トＰＢを入力としてパリティ入力信号ＰＩかパリティビ
ットＰＢをテストモード信号Ｔ により選択する。テス
トモード信号Ｔ１はテ■ スタ４から与えられる。ＰＩ／ＰＢセレクタ７の動作真
理値表を第４図に示す。テストモード信号Ｔ が論理“
１”のときパリティ入力信号ＰＩを■ 選択し、テストモード信号Ｔ１が論理“Ｏ”のときパリ
ティビットＰＢを選択する。選択された信号はパリティ
人力信号Ｐ■′とじてパリティチェッカ３に出力される
。
モード信号Ｔ１の入力端子をもち、かつ、パリティビッ
トＰＢを入力としてパリティ入力信号ＰＩかパリティビ
ットＰＢをテストモード信号Ｔ により選択する。テス
トモード信号Ｔ１はテ■ スタ４から与えられる。ＰＩ／ＰＢセレクタ７の動作真
理値表を第４図に示す。テストモード信号Ｔ が論理“
１”のときパリティ入力信号ＰＩを■ 選択し、テストモード信号Ｔ１が論理“Ｏ”のときパリ
ティビットＰＢを選択する。選択された信号はパリティ
人力信号Ｐ■′とじてパリティチェッカ３に出力される
。
第３図に奇／偶セレクタ８の具体例を示す。奇／偶セレ
クタ８はパリティチェッカ３からの偶数パリティ出力信
号Ｐ か奇数パリティ出力信号ＶＥＮ Ｐ のいずれかを奇／偶選択信号Ｔ２により選０Ｄ１
） 択し、パリティエラー出力信号ＰＥとして出力する。回
路構成はＰＩ／ＰＢセレクタ７と同じである。奇／偶選
択信号Ｔ２はテスタ４から与えられる。
クタ８はパリティチェッカ３からの偶数パリティ出力信
号Ｐ か奇数パリティ出力信号ＶＥＮ Ｐ のいずれかを奇／偶選択信号Ｔ２により選０Ｄ１
） 択し、パリティエラー出力信号ＰＥとして出力する。回
路構成はＰＩ／ＰＢセレクタ７と同じである。奇／偶選
択信号Ｔ２はテスタ４から与えられる。
次に動作を説明する。
パリティチェッカ３のチエツク時にはテスタ４からテス
トモード信号Ｔ１が論理“０“で与えられる。するとＰ
Ｉ／ＰＢセレクタ７はパリティビットＰＢを選択し、パ
リティ入力信号ＰＩ’ としてパリティチェッカ３に与
える。このとき、パリティジェネレータ６はアドレスデ
ータＡＤＤにより第５図に示す動作真理値表（Ａ、Ａ、
Ａの３ビツトの例）の如く、パリティビットＰＢを生成
する。この例は奇数パリティの場合である。
トモード信号Ｔ１が論理“０“で与えられる。するとＰ
Ｉ／ＰＢセレクタ７はパリティビットＰＢを選択し、パ
リティ入力信号ＰＩ’ としてパリティチェッカ３に与
える。このとき、パリティジェネレータ６はアドレスデ
ータＡＤＤにより第５図に示す動作真理値表（Ａ、Ａ、
Ａの３ビツトの例）の如く、パリティビットＰＢを生成
する。この例は奇数パリティの場合である。
このようにパリティビットＰＢは現在与えられているア
ドレスデータＡＤＤに対応したパリティビットを生成す
るので、テスタ４側において生成する必要がない。した
がって、テスタ４はテストモード信号Ｔ１の発生機能を
付加するだけで従来のものをそのまま使用することがで
きる。なお、必要に応じて奇／偶選択信号Ｔ２の発生機
能を付加し、使用可能範囲を広げることは容易である。
ドレスデータＡＤＤに対応したパリティビットを生成す
るので、テスタ４側において生成する必要がない。した
がって、テスタ４はテストモード信号Ｔ１の発生機能を
付加するだけで従来のものをそのまま使用することがで
きる。なお、必要に応じて奇／偶選択信号Ｔ２の発生機
能を付加し、使用可能範囲を広げることは容易である。
なお、入力データとしてアドレスデータＡＤＤで説明し
たが、データＤＩＮについても適用可能である。
たが、データＤＩＮについても適用可能である。
以上述べたように、本発明によれば、パリティジェネレ
ータにより入力アドレスデータＡＤＤに対応したパリテ
ィビットを自己生成することができるため、テスタにパ
リティチェッカのチエツク用のパリティビット発生装置
を追加することなくパリティチェッカ自体のパリティチ
エツクを行うことができる。その結果、デバイステスト
の手間、コストの上昇を抑制しうる。また、パリティジ
ェネレータを備えた半導体メモリ自体を汎用化すること
により、ユーザ側でのチエツクも容易になる。
ータにより入力アドレスデータＡＤＤに対応したパリテ
ィビットを自己生成することができるため、テスタにパ
リティチェッカのチエツク用のパリティビット発生装置
を追加することなくパリティチェッカ自体のパリティチ
エツクを行うことができる。その結果、デバイステスト
の手間、コストの上昇を抑制しうる。また、パリティジ
ェネレータを備えた半導体メモリ自体を汎用化すること
により、ユーザ側でのチエツクも容易になる。
第１図は本発明の原理説明図、
第２図は本発明のパリティチェッカの実施例のブロック
図、 第３図は本発明のパリティチェッカの実施例の詳細回路
図、 第４図はＰＩ／ＰＢセレクタの動作説明図、第５図はパ
リティジェネレータの動作説明図、第６図は従来のパリ
ティチェッカ付き半導体メモリのブロック図、 第７図はデバイステストの回路図、 第８図は半導体メモリの動作説明図である。 １・・・半導体メモリ ２・・・ＲＡＭ ３・・・パリティチェッカ ４・・・テスタ ５°“°ノくリテイチェ１．力 ６・・・パリティジェネレータ ７・・・ＰＩ／ＰＢセレクタ ８・・・奇／偶セレクタ ＡＤＤ・・・アドレスデータ ＰＩ・・・パリティ人力信号 ＰＩ’・・・パリティ入力信号 ＰＥ・・・パリティエラー出力信号 ＰＩＥＶＥＮ・・・偶数パリティ出力信号Ｐ ・・・
奇数パリティ出力信号 ＤＤ ＰＢ・・・パリティピット Ｔ１・・・テストモード信号
図、 第３図は本発明のパリティチェッカの実施例の詳細回路
図、 第４図はＰＩ／ＰＢセレクタの動作説明図、第５図はパ
リティジェネレータの動作説明図、第６図は従来のパリ
ティチェッカ付き半導体メモリのブロック図、 第７図はデバイステストの回路図、 第８図は半導体メモリの動作説明図である。 １・・・半導体メモリ ２・・・ＲＡＭ ３・・・パリティチェッカ ４・・・テスタ ５°“°ノくリテイチェ１．力 ６・・・パリティジェネレータ ７・・・ＰＩ／ＰＢセレクタ ８・・・奇／偶セレクタ ＡＤＤ・・・アドレスデータ ＰＩ・・・パリティ人力信号 ＰＩ’・・・パリティ入力信号 ＰＥ・・・パリティエラー出力信号 ＰＩＥＶＥＮ・・・偶数パリティ出力信号Ｐ ・・・
奇数パリティ出力信号 ＤＤ ＰＢ・・・パリティピット Ｔ１・・・テストモード信号
Claims (1)
- 【特許請求の範囲】 入力データ（ＡＤＤ）のパリティチェックを行うパリテ
ィチェッカ（３）を備えた半導体メモリにおいて、 前記入力データ（ＡＤＤ）を用いて前記パリティチェッ
カ（３）の診断用パリティチェックビット信号（ＰＢ）
を自己生成するパリティジェネレータ（６）を備えたこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331160A JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331160A JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179999A true JPH02179999A (ja) | 1990-07-12 |
| JP2744266B2 JP2744266B2 (ja) | 1998-04-28 |
Family
ID=18240545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331160A Expired - Fee Related JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744266B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258023A (ja) * | 1985-09-09 | 1987-03-13 | Isuzu Motors Ltd | 内燃機関の吸気加熱装置 |
| JPS62221756A (ja) * | 1986-03-24 | 1987-09-29 | Nec Corp | 記憶装置 |
-
1988
- 1988-12-29 JP JP63331160A patent/JP2744266B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258023A (ja) * | 1985-09-09 | 1987-03-13 | Isuzu Motors Ltd | 内燃機関の吸気加熱装置 |
| JPS62221756A (ja) * | 1986-03-24 | 1987-09-29 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2744266B2 (ja) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |