JPS58121188A - 半導体記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、被試験能力の゛向上をはかった半導体記憶素
子に関する。

従来、情報処理装置に使用される記憶装置においては、
記憶媒体が半導体記憶素子すなわちメモリＩＣである場
合、複数個のメモＩＪ　Ｉ　Ｃをプリント基板に実装し
たメモリカードを１つの記憶単位とし、このメモリカー
ドを１個ないし複数個用いて記憶装置を構成していた。

このようなメモリカードは、一般に、複数個のメモリＩ
Ｏの外にこれらメモリＩＣを駆動するための周辺回路を
有しており、複数個のアドレス情報と書込情報と制御信
号とを入力信号とし、複数個の読出情報を出力信号とし
ている。

従来、このよりなメモリカードを試験するときは、メモ
リ特有の複雑なテストパターンを高速に発生する機能を
もつメモリカード専用の試験機が用いられてきた。この
メモリカード専用の試験機は、テストパターンの発生と
いう機能からみると、ハードウェア的にはメモリＩＣ用
の試験機と極めて類似したものであシ、メモリカード上
に実装されたメモリＩＣを試験する能力紘高いが、その
反面９周辺回路の試験能力は低いものであった。

例エバ、メモリＩＯのタロツク信号を駆動するドライブ
回路が不良であるメモリカードを試験すると、試験機は
そのドライブ回路の出力が接続されている全てのメモリ
ＩＣが不良であると表示してしまう。し九がって、試験
機が表示するように多数のメモリＩＯが不良であるのか
、あるいは周辺回路が不良であるのかは、専問知識を持
った者が測定器を使用して判断する必要があった。

さらに、メモリＩＣの高集積化に伴ない、信頼性向上の
ために誤り検出訂正符号を採用し、メモリカード上に誤
り検出訂正符号の発生と誤り検出訂正用の回路を実装し
た場合などＦｉ周辺回路が一層複雑となるので、不良個
所を特定する作業はよ）困難なものとなっていた。

一方、メモリＩＣに対して論ＪＩＩＯＫよる複雑な論理
回路を実装したカードを試験するには、一般に論理カー
ド用の試験機が用いられている。

この試験機でメモリカードの周辺回路を試験する九めＫ
は、メモリカードの入力信号から出力信号の経路の途中
にあゐメモ１０を動作させる必要があるが、論理カード
用の試験機はメモリカード用の試験機とは機能的に異な
っておりメモリＩＯを動作させる機能は低いので、周辺
回路を試験することができない。

そこで１本発明の目的は、メモリカード上に実装された
状態で周辺回路の試験を容易に行なうことのできる半導
体記憶素子すなわちメモリエ０を提供することにある。

前記目的を達成するために、本発明による半導体記憶素
子は、アドレス情報、書込情報、および制御信号を入力
信号とし、続出情報を出力信号とする半導体記憶素子に
おいて、前記入力信号を２つの信号群に分割したその一
方の信号群を入力信号とし、かつその他方の信号群を選
択制御信号とする第１の信号選択回路と、前記第１の信
号選択回路の出力および前記読出情報を入力信号とし、
その入力信号のいずれかを外部選択制御信号にしたがっ
て出力するｌＩ２の信号選択回路とを備えるように構成
したものであるＯ したがって、メモリカードにおいて任意の入力信号が直
接に出力信号として出力される信号経路が設けられ、メ
モリＩＣがあたかも単なる信号選択回路とみなせる機能
が付加されたことＫなり１周辺回路の試験が容易になる
。

以下、図面を参照して、本発明による半導体記憶素子を
さらに詳細に説明する。

第１図は、一般にデュアルインラインパッケージに収容
される。１６ビンの１ｉ４Ｋ　ｂｉｔ　ダイナミックＭ
Ｏ８ＲＡＭのブロック図である。

メモリＩＣであるＭＯ８ＲＡＭ１０１　Ｋおりて。

人（１，Ａｌ、・・・・・・Ａｌの８信号はアドレス情
報であり１時分割でＩＩ　ｂｉｔのアドレス情報を２＠
入力して６４　Ｋ　ｂｉｔをアドレシングする。

ｎｌおよびσＡｓ　　は２相のクロック信号であり、ｗ
ｇ　Ｉｉ書込選択信号、Ｄｍ、Ｄｏｔｒｙはそれぞれ書
込情報と読出情報である。なお、ＭＯ８ＲＡＭ１０１は
　ｍ画情報に′）１１出力状態の制御が可能な例であり
、説明の都合上、出力回路１０３とその他の部分１０２
とに分割して図示してめる。

出力回路１０３は、ＭＯＳ　ＲＡＭ　１０１　　間で絖
出情＠　Ｄ　ｏ買のワ・イヤードオアを行なうための回
路であり、セル部１０２より読み出された信号１０４を
ＤｏＵＴに出力するかあるいは信号１０４に関係な（Ｄ
Ｃｌｖｒをハイインピーダンス状態にするかを出力制御
信号１０５により行なうものである。

なお、電源回路については図では省略しである。

第２図は、第１図のＭＯ８ＲＡＭＫ本発ＲＡＭ用した場
合の実施例のブロック図である。

第２図におりて、２０１は８人力の第１信号選択回路、
２０２は２人力の第２の信号選択回路。

２０３は２人力の付加信号選択回路である。その低温１
図と同じ符号は第１図と同じ奄のを示す。

第１の信号選択回路２０１は、人ｏｓＡｔｓ・・・・・
・Ａｌを入力信号とし、ＯＡ８．Ｖｌ　、およびＤＩＮ
を選択制御信号として、これら選択制御信号に応じて８
個の入力信号ＡＯ＃　Ａｔ　＃・・・・・・Ａｌのうち
から１個の信号を選択して出力信号２０５として出力す
る。

第２の信号選択回路２０２は、セル部１０２からの読出
信号１０４と第１の信号選択回路２０１の出力信号２０
５を入力信号とし、外部から与えられる選択制御信号２
０４　Ｋ応じて、２個の入力信号のうちのＩＩＩの信号
を４ｐして出力信号２０６として出力する。

付加信号選択回路２０ｍは、出力制御信号１０５とＲＡ
８を入力信号とし、外部から与えられる選択制御信号２
０４に応じて、２個の入力信号のうちの１個の信号を選
択して出力信号２０７として出力する。

信号２０１ｉおよび信号２０７は、それぞれ出力回路１
０３の入力信号および出力制御信号となる。

次に、第２図の回路の動作を説明す石。

先ず、第２の信号選択回路２０２が信号１０４を選択し
、付加信号選択回路２０３が信号１０５を選択するよう
に、外部よシ選択制御信号２０４を与えた場合は、メモ
リ本来の読出動作および書込動作を行なうことにｉｋｂ
、第１の信号選択回路２０１はメモリ動作に影響を与え
ない。

次に、ｊｌＩ２の信号選択回路が信号２０５を、付加信
号選択回路２０３がＲＡＳをそれぞれ選択するように外
部より信号２０４を与えた場合は、第１の信号選択回路
２０１によって、”　ａ　Ａｓ　、・・・・・・ＡＴの
うちｂずれかの信号が選択制御信号であるＯＡＳ　、Ｗ
’Ｅ　、ＤＩＮＫ応じて選択され、信号２０１ｓ、信号
２０６を経て出力回路１０３に入力され、ＲＡ＆信号で
ある信号２０７の状ＩＮＫ応じて、ＤＯＵＴとして出力
される。このとき、Ｍ０８ＲＡＭはＲＡＳ信号で出力状
態を制御可能な８人力の信号選択回路として扱えるとと
くなる。したがって、メモリＩＣをメモリカードに実装
し九状態で外部選択制御信号２０４を制御することＫよ
抄、輪環カード用の試験機でも試験することが可能とな
シ、周辺回路の試験が容易に行なえるようになる。

なお１以上の説明は、読出情％につき出力状態の制御可
能なＭＯ８ＲＡＭ　Ｋついて行なってきたので、出力回
路１０３ｊｉｉＰよび信号選択回路２０３について言及
しているが、これらは必須のものではなく、省略するこ
ともできる。

また、第１の信号選択回路２０１０入力信号と選択制御
信号との組み合わせについては、前記実施例において説
明した以外にも種々可能な組み合わせがあることは明ら
かである。

本発明の半導体記憶素子すなわちメモリＩＣは、以上の
ように構成されているので、単に信号選択回路として動
作する機能が付加されたことにな９、メモリカード上に
おいてその周辺回路を通常の論理ＩＯカードを試験する
要領で容易に試験することが可能になる。

【図面の簡単な説明】

第１図は、　１６ビンの通常の６４にビットＭＯ８ＲＡ
Ｍのブロック図、第２図は第１図のＭＯ８ＲＡＭに本発
明を適用した本発明の一実施例のブロック図である。 １０１・・・半導体記憶素子（ＭＯ８ＲＡＭ）２０１・
・・第１の信号選択回路 ２０２・・・第２の信号選択回路 ２０４・・・外部選択制御信号 Ａ　ｏ　＝　Ａ　７・・・アドレス情報「に茗、σＡ−
８＼・・２相りロック信号ＷＥ・・・書込選択信号 ＤＩＮ・・・書込情報 ＤＯＵＴ・・・読ｍ情報 特許出願人　　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　壽

Claims (1)

【特許請求の範囲】
1. アドレス情報、書込情報、および制御信号を入力信号と
   し、続出情報を出力信号とする半導体記憶素子において
   、前記入力信号を２つの信号＃に分割したその一方の信
   号群を入力信号とし、かつその他方の信号群を選択制御
   信号とする第１の信号選択回路と、前記第１の信号選択
   回路の出力および前記読出情報を入力信号とし、その入
   力信号のいずれかを外部選択制御信号にしたがって出力
   する第２の信号選択回路とを備えたことを特徴とする半
   導体記憶素子。