JPH03218555A - マルチプロセッサコンピュータシステムおよびデータ通信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、マルチプロセッサコンピュータシステムにつ
いてのコンピュータアーキテクチャに関し、特に、各プ
ロセッサが共通の通信バスラインにより接続されている
マルチプロセッサコンピュータシステムに関する． （従来の技術） 従来のマルチプロセッサコンピュータシステムを第９図
に示す．各プロセッサ２０ａ、２０ｂ等は通信バスライ
ン２２に接続される．各プロセッサ２０ａ、２０ｂ等は
通信バスライン２２を使わなくてもアクセスすることが
できる（データをローカル転送できる）ローカルメモリ
エリアを有する．各プロセッサ２０ａ、２０ｂ等のロー
カルメモリ以外のエリア内に格納されているデータは通
信バスライン２２を使わなくては転送できない．通信バ
スラインを使うデータ転送は非ローカル転送と呼ばれる
． このようなシステムでは、システムのハードウエアがソ
フトウェアにより組織化されたデータをサポートすると
いう問題点がある．コンピュータメモリのハードウェア
は通常は１次元アレイヮードとして線形にアドレス指定
される．一方、コンピュータソフトウェアはその共通部
分の大部分はデータアレイである多様なデータ構造を必
要とする．多次元データアレイをメモリハードウエア上
にマッピングする際に問題が生じる．ソフトウエア上で
論理的に近接しているデータ項目が線形アドレスメモリ
ハードウエア上では分散されることがある．第１０図は
３次元データアレイに関して生じる問題点を示す．Ｘ方
向のデータ行はメモリハードウェア内の連続したブロッ
クに都合よく対応するが、Ｚ方向のデータ列はメモリ全
体にわたって物理的に分散される．プロセッサがＸ（行
）方向以外の方向の非ローカルデータを必要とする場合
、全データアレイをプロセッサのローカルメモリ内に取
り込まなければならないから、データ列が分散されるこ
とは、並列コンピュータシステムにおいてかなりの遅延
を生じる．そのため、必要以上のデータが転送されるこ
とになる．あるいは、所望のサブセットの各要素が独立
にアクセスされると、ハードウェアの効率を悪くする単
一ワードの何回もの転送が生じる． いくつかのプロセッサが部分的には重複しているが異な
るデータを必要とする場合、従来のシステムでは別の非
効率的な問題が発生する．第１１図は、簡略化のために
、４つのプロセッサが、利用可能なデータの約半分を必
要とする場合の例を示す．ソースデータのある領域は４
つの全てのプロセッサにより必要とされるが、他の領域
は２つ、あるいは１つのプロセッサのみにより必要とさ
れる．従来のパラレルプロセッサシステムでは、データ
の全部を各プロセッサのローカルメモリに転送する必要
があるので、メモリ容量を無駄に使ってしまう．あるい
は、所望のデータブロツクを結合しないで、すなわち、
各プロセッサ毎の分離したデータとして処理し、それら
をそれぞれのプロセッサに順次転送することも可能であ
るが、こうすると、プロセッサの処理時間とバスの通信
帯域が無駄になる． 上述の例では、データソースは単一のメモリであると仮
定したが、ソースデータアレイが多数のプロセッサのロ
ーカルメモリにわたってマッピングされ、多数のプロセ
ッサに再分配されなければならない場合は、問題はより
複雑である．このような場合とは、アルゴリズムの１つ
のステップから次のステップに移る時、第１のステップ
からマッピングされた演算結果データと第２のステップ
のためにマッピングされる入力データとが異なる場合で
ある．第１２図は４つのプロセッサがデータをそれぞれ
のローカルメモリ内に同図（ａ）に示すような行フォー
マットで格納し、次のアルゴリズムステップでは同図（
ｂ）に示すような列フォーマットのデータが必要とされ
る場合を示す．同図（Ｃ）に示すように、演算結果デー
タの移動は４つのプロセッサからなる場合においても、
きわめて複雑である．従来装置はデータを完全なアレイ
フォーマットと１６のサブアレイフォーマットとの間で
分散、再結合される必要がある．これは、効率が悪く、
処理時間を無駄に使用する．従来装置の一例が特開昭５
９−５３９６４号公報（公開日：　　１９８４年３月２
８日、特許出願昭和５７年第１６３９２４号、出願人：
　日立製作所）に記載されている．この従来例では、デ
ータブロックはプロセッサ組織の厳しい制限の下で制御
プロセッサから他の数台のプロセッサに同時に送られる
．このシステムではプロセッサ間の効率的なデータの再
構成は容易ではなく、上述した問題の全てを解決しては
いない． （発明が解決しようとする課題） 本発明は上述した事情に対処すべくなされたもので、そ
の目的は、データアレイをプロセッサ間に効率的に再分
散させることができ，各プロセッサ内のローカルメモリ
の使用を最適化することができるマルチプロセッサコン
ピュータシステムを提供することである． ［発明の構成］ （課題を解決するための手段） 本発明によるコンピュータシステムは、それぞれが通信
バスラインに接続される多数のデータプロセッサを有す
る．通信バスラインはデータとデータを一義的に識別す
るためのデータに関連したラベル情報とを通信する．各
プロセッサはデータプロセッサが必要とするデータのバ
ス上のラベル情報を検出するプログラム可能なリード検
出器を有する．各データプロセッサはプロセッサが現在
格納しているデータのバス上のラベル情報を検出するプ
ログラム可能なライト検出器も有する．リード検出器、
ライト検出器は独立にプログラム可能である．動作期間
中、各プロセッサの検出器には現在プロセッサが必要と
する、あるいはプロセッサに格納されているデータの適
切なラベル情報がプログラムされる．バス上のラベル情
報がいずれかのプロセッサが必要とするデータに対応す
る場合は、そのプロセッサのリード検出器はラベル情報
を検出すると、対応するデータをバスがらプロセッサに
読み込ませる．同様に、バス上のラベル情報がいずれか
のプロセッサに格納されているデータに対応する場合は
、そのプロセッサのライト検出器はラベル情報を検出す
ると、対応するデータをプロセッサからバスに書き込ま
せ、その結果、他のプロセッサはバスからデータを読み
取ることができる． 通信バスラインはデータパスと、データを識別するラベ
ル情報を通信するアドレスバスとを有する．バスライン
にアドレス発生器が接続され、連のアドレスがバスライ
ンに与えられる．各プロセッサのリード検出器、ライト
検出器が初期化されると、アドレス発生器はバスライン
に一連のアドレスを供給する．各アドレスに対して、プ
ロセッサの１つは関連するデータをメモリに格納し、ア
ドレスに対応するデータをバスラインに書き込む．デー
タを必要とする他のどんなプロセッサも自身のメモリ内
へデータを取り込むことができる．このため、システム
は各プロセッサに他のプロセッサにより読み込まれるデ
ータと重複するデータブロックを読み込ませることがで
きる．データの再構成の期間中、アドレス発生器は一度
だけアドレスを発生する必要がある．この単一のアドレ
ス発生の期間、対応するデータはバスライン上で自動的
に利用可能となり、各プロセッサはそのデータから必要
とするサブセットデータを読み取る．コンピュータシス
テムは、それぞれが通信バスラインに接続される多数の
データプロセッサを有する．通信バスラインはデータと
データを一義的に識別するためのデータに関連したラベ
ル情報とを通信する．各プロセッサは必要とするデータ
のバス上のラベル情報を検出するプログラム可能なリー
ド検出器と、現在格納しているデータのバス上のラベル
情報を検出するプログラム可能なライト検出器とを有す
る．動作期間中、ラベル情報の各ビットに対して、各プ
ロセッサは、先ず、バス上のラベル情報がプロセッサに
現在格納されているデータに対応するか否かをライト検
出器により検出するライトサイクルとして動作する．そ
のようなラベル情報が検出されると、関連するデータが
プロセッサからバスに書き込まれる．ライトサイクルの
次に、各プロセッサは、バス上のラベル情報がプロセッ
サが必要とするデータに対応するか否かをリード検出器
により検出するリードサイクルとして動作する．そのよ
うなラベル情報が検出されると、バス上の関連するデー
タがプロセッサに読み込まれる．このように、ラベル情
報の各ビットに対して、データは１つのプロセッサから
バスに書き込まれ、そのデータを必要とする他のプロセ
ッサがそのデータを読み込むことができる．これにより
、プロセッサ間でデータの転送、再結合するために従来
必要であったプロセッサ間の複雑なデータバスによる問
題点を解決することができる． （作用） このようなコンピュータシステムでは、通信バスライン
上のデータの利用可能性についてはなんらの影響も与え
ずに、データは多数のプロセッサにわたって分散される
．データ転送、再構成のために、各プロセッサのリード
検出器にはブロセツサが必要とする可能性のあるデータ
のサブセットが正確にプログラムされる．データ転送中
、必要なデータのみがプロセッサ内に取り込まれる．そ
の結果、メモリの効率のよいシステムが実現できる． ハードウェアは多次元アドレスをラベル情報として処理
する．このため、システムはデータアレイを、線形フォ
ーマットへ分解することなく、そのまま処理することが
できる． データアレイをプロセッサ間で効率的に再分配、再分散
させることができる．データ転送の間に、各プロセッサ
をプログラムすることにより、各プロセッサは必要とす
るデータのサブセットを正確に受信することができ、各
プロセッサ内のローカルメモリの使用を最適化すること
ができる．各プロセッサは、データがシステム内の多く
の物理的に分離されたメモリに分散されているアレイデ
ータであっても、通信バスラインを介してデータのどの
部分でもアクセスすることができる．（実施例） 以下図面を参照してこの発明によるマルチプロセッサコ
ンピュータシステムの実施例を説明する．第１図に示す
ように、マルチインストラクション・マルチデータ（Ｍ
ＩＭＤ）パラレルコンピュータシステム３０は１６個の
プロセッサ３２ａ、３２ｂ〜３２ｐを具備する．図示の
簡略化のために、プロセッサ３２ａ、　３２ｂ、　３２
ｐしか図示していないが、プロセッサ３２ａ、　３２ｂ
、３２ｐについての回路構成と接続は全て同じであり、
他のプロセッサ３２についても図示したものと同じであ
る．各プロセッサ３２は３２ビットプロセッサである． ＭＩＭＤコンピュータでは、各プロセッサは独立に動作
するが、しばしば、システム全体に分散されているデー
タを必要とする． 各プロセッサ３２ａ、３２ｂ、３２ｐは各リンク３４に
より通信バスライン３６に接続される．通信バスライン
３６は３２ビット幅の多次元（ＭＤ）パラレルアドレス
バス３８と、　６４ビット幅のデータバス４０を有する
，ＭＤアドレス発生器４２はＭＤアドレスバス３８に接
続され、バス３８にデータパス４０上のデータを一義的
に識別するラベル情報として作用するＭＤアドレスを供
給する． 各プロセッサ３２はＣＰＵ４８、ローカルメモリ５０、
　リード検出器＆ライト検出器として作用するＭＤデコ
ーダ＆メモリアドレス発生器５２を有する．各ＭＤデコ
ーダ＆メモリアドレス発生器５２はＭＤアドレスの各次
元毎にプログラム可能なリード上限、　リード下限、　
ライト上限、ライト下限を有する，ＭＤデコーダ＆メモ
リアドレス発生器５２はＭＤアドレスバス３８から受信
した多次元アドレスをデコードし、デコード結果のアド
レスがＭＤアドレスのプログラム境界値範囲内にある場
合は、アドレスはローカルメモリ５０をアクセスするた
めの線形アドレスに変換される．各ローカルメモリ５０
のデータ入出力端子はデータパス４０とＣＰＵ４８とに
接続される．ここで、データパス４０への接続はＣＰＵ
４８への接続よりも優先度が高い．その結果、有効なＭ
ＤアドレスがＭＤデコーダ＆メモリアドレス発生器５２
によりデコードされると、データはデータパス４ｏとロ
ーカルメモリ５０との間を転送される．各ＣＰＵ４８が
現在ローカルメモリ５０をアクセスしていると、そのア
クセスは一時中断され、データバス４０とのデータ転送
が行なわれる．システムは、ダイナミックＲＡＭからな
りデータ入出力端子がデータバス４０に接続される大容
量メモリ４４を有する．実施例では、大容量メモリ４４
は２５６ビット幅であり、各ＭＤアドレスは２５６デー
タピットをアクセスする．大容量メモリ４４はＭＤアド
レスバス３８に接続され、　リードデコーダ＆ライトデ
コーダとして作用するＭＤデコーダ＆メモリアドレス発
生器４６を有する．ＭＤデコーダ＆メモリアドレス発生
器４６は上述したＭＤデコーダ＆メモリアドレス発生器
５２と同様にＭＤアドレスの各次元毎にプログラム可能
な上限、下限を有する． このように、コンピュータシステムは多数のプロセッサ
３２、通信バスライン３６を有する．各プロセッサ３２
は通信バスライン３６に接続される．通信バスライン３
６はデータと、データを一義的に識別するためのデータ
に関連したラベル情報とを転送する．各プロセッサ３２
は、プロセッサ３２に接続されプロセッサが必要とする
データの識別情報を検出し、通信バスライン３６から検
出されたラベル情報に対応するデータを読み込むため手
段、すなわちリンク３４、ＭＤデコーダ＆メモリアドレ
ス発生器５２を有する．各プロセッサ３２は、通信バス
ライン３６に接続されプロセッサが現在格納しているデ
ータのラベル情報を検出し、検出されたラベル情報に対
応するデータを通信バスラインに書き込むための手段、
すなわちリンク３４、ＭＤデコーダ＆メモリアドレス発
生器５２を有する． プロセッサ３２、ＭＤアドレス発生器４２、大容量メモ
リ４４のそれぞれは制御バス５４に接続される．制御プ
ロセッサ５６はコンピュータシステムを管理するために
制御バス５４に制御データを送る． 第２図はＭＤアドレス発生器４２の詳細を示す，アドレ
ス発生器４２は（Ｎ＋１）個の１次元アドレス発生器６
０を有する．ここで、Ｎはハードウエアが適応できるア
ドレスの次元の最大値である．Ｎの最小値は０である．
ここでは、Ｎ＝２であり、アドレスは次元０，　　１、
２を有し、対応するアドレス発生器がそれぞれ１次元ア
ドレス発生器６０ａ、６０ｂ、６０ｃとされている．別
の実施例では、より高次元のアドレスに対応でき、各次
元毎に発生器を具備することができるようにより多くの
１次元アドレス発生器６０を具備していてもよい，ＭＤ
アドレス発生器４２は、　１次元アドレス発生器６０か
らの出力をＭＤアドレスとして組み合わせるための結合
回路６２と、　１次元アドレス発生器６０のインクリメ
ントを制御するための再ロード回路６４を有する．ルー
プカウンタ６６が発生された多数のアドレスを介して再
ロード回路６４に接続される． 各１次元アドレス発生器６０は、再ロード回路６４から
供給されるカウント人力７２、再ロード入力７４、およ
び再ロード値入力７６、出力７８を有するカウンタ７０
を有する．初期値レジスタ８０には再ロード値人力７６
が供給される．再ロード信号７４が供給されると、カウ
ンタ７ｏは初期値レジスタ８０内に保持されている値に
リセットされる．カウンタ７０の出力７８は比較器８２
の第１人力端子に供給される．比較器８２の第２人力端
子は境界値レジスタ８６に接続され、比較器８２の出力
８８は再ロード回路６４に供給される．カウンタ７０の
出力７８の値が境界値レジスタ８６に格納されている値
と一致すると、比較器８２は再ロード回路６４に一致信
号を供給する．カウンタ７０の出力７８は関連するシフ
ト値レジスタ９２とマスク値レジスタ９４とを有するシ
フト＆マスク回路９０の入力端子にも供給される．シフ
ト＆マスク回路９０は１フィールド分のＭＤアドレスを
発生するため、に、シフト値レジスタ９２、マスク値レ
ジスタ９４に保持されている値に依存してカウンタ７０
の出力７８の値をシフト、およびマスクする．シフト＆
マスク回路９ｏの出力は結合回路６２に供給される． ＭＤアドレス発生器４２は次のようにして一連のＭＤア
ドレスを発生する． 通信バスライン３６は１次元アドレス発生器６０内の初
期値レジスタ８０、境界値レジスタ８６、シフト値レジ
スタ９２、マスク値レジスタ９４、カウンタ７０のそれ
ぞれと、ループカウンタ６６とを初期化する．各サイク
ルの後、カウント信号はカウンタ７０ａをインクリメン
トし、ループカ，ウンタ６６をディクリメントする．カ
ウント値のいずれかが対応する境界値に一致すると、そ
の次元についての一致信号が確定される．その結果、再
ロード信号がそれ自身のカウンタに戻され、カウント信
号が次の高次元側のカウンタに供給される．各次元のカ
ウンタ出力は各アドレスフィールドを形成するためにシ
フトおよびマスクされ、これらのフィールドはＭＤアド
レス出力を形成するために結合回路６２によって連結さ
れる．ループカウンタ６６は発生されたアドレスの全数
を記録し、最後に処理を停止させる． 第３図はＭＤアドレス発生器４２により発生されたＭＤ
アドレスの典型例のフォーマットを示す．これは、多数
の１次元アドレスフィールドの連結からなる．各アドレ
スフィールドの全体の数と幅は各１次元アドレス発生器
６０のシフト＆マスク回路９０を制御する制御ユニット
プロセッサ５６により制御される． 第４図に示すように、ＭＤデコーダ＆メモリアドレス発
生器４６、ＭＤデコーダ＆メモリアドレス発生器５２ａ
、　５２ｂ〜５２ｐはＭＤ７ドレスバス入力１０２に対
して並列に接続される線形デコーダ１００ａ、　１００
ｂ〜１ｏｏｎを有する．各ＭＤデコーダのＭＤアドレス
バス入力１０２はアドレスバス（第ＩｌｌのＭＤアドレ
スバス３８）に接続される．各線形デコーダ１００はＭ
Ｄアドレスの各フィールドをデコードする． 各線形デコーダ１００はＭＤアドレスバス入力１０２に
接続され、関連したシフト値レジスタ１０６、マスク値
レジスタ１０８とを有するシフト＆マスク回路１０４を
有する．シフト＆マスク回路１０４はマスク値レジスタ
１０８内に記憶されている値に依存してＭＤアドレスの
特定のビットのみを抽出し、抽出したビットをシフト値
レジスタ１０６内に記憶されている値に依存してＭＳＢ
の方にシフトする． シフト＆マスク回路１０４の出力は比較器１１０の第１
入力端子に供給される．比較器１１０の第２人力端子に
は図示しないスイッチを介してリード下限値レジスタ１
１２とライト下限値レジスタ１１４のいずれかの出力が
供給される．比較器１１０の出力はシフト＆マスク回路
１０４の出力が、選択された下限値レジスタの値に等し
いか、それ以上の時は論理ｌ　（ハイ）レベルである．
シフト＆マスク回路１０４の出力は比較器１１６の第１
入力端子にも供給される．比較器１１６の第２人力端子
には図示しないスイッチを介してリード上限値レジスタ
１１８とライト上限値レジスタ１２０のいずれかの出力
が供給される．比較器ｌｌ６の出力はシフト＆マスク回
路１０４の出力が選択された上限値レジスタの値に等し
いか、それ以下の時は論理ｌ　（ハイ）レベルである．
比較器１１０．　１１６の出力はアンドゲートｌ２２の
２つの入力端子のそれぞれに供給される．アンドゲート
１２２の出力１２４は各線形デコーダについてのフィー
ルドデコード出力である．すなわち、デコード出力１２
４ａはＭＤアドレスの０次元フィールドをデコードする
線形デコーダ１００ａについてのフィールドデコード出
力である．各出力１２４ａはＭＤアドレスの各フィール
ドの値が各フィールドデコーダ１００についての選択さ
れた下限値レジスタ、上限値レジスタ内に記憶されてい
る上限値、下限値間にある場合は、論理１　（ハイ）レ
ベルである． 線形デコーダ１００の出力１２４はアンドゲート１２６
の入力端子に供給される．アンドゲート１２６の出力１
２８はＭＤデコーダからのＭＤデコード出力であり、Ｍ
Ｄアドレスの各フィールドの値が各アドレスフィールド
についての上限値、下限値間にある場合は、論理ｌ　（
ハイ）レベルである． 第５図は２次元アドレス（ｙ，　　ｘ）のデコードの様
子を示す．アドレスのＯ次元（Ｘ）フィールドについて
の上限値レジスタ、下限値レジスタはそれぞれＸｍａｘ
，　　Ｘｍｉｎを記憶する．アドレスの１次元（ｙ）フ
ィールドについての上限値レジスタ、下限値レジスタは
それぞれＹｍａｘ，　　Ｙｍｉｎを記憶する．アドレス
値値ＸがＸ　ｍｉｎとＸｍａｘの間にあり、アドレス値
ｙがＹｍａｘとＹｍｉｎとの間にある時のみ、アンドゲ
ートｌ２６からＭＤデコード信号１２８が出力される． 第４図に戻り、ＭＤデコーダ＆メモリアドレス発生器４
６、ＭＤデコーダ＆メモリアドレス発生器５２の各々は
デコードされたＭＤアドレスからローカルメモリ位置ア
ドレスを発生するための線形アドレス発生器１３０を有
する．線形アドレス発生器１３０はそれぞれが乗算器１
３６と、その一方の入力端子に接続されるインクリメン
ト値レジスタ１３４とを有する（Ｎ＋１）個のインクリ
メント回路１３２を有する．シフト＆マスク回路１０４
の出力が乗算器１３６の他方の入力端子に供給される．
乗算器１３６の出力は各インクリメント回路１３２から
の出力として取り出され、各出力は加算器（並列加算器
）ｌ３８の各入力端子に供給される．加算器１３８は図
示しないスイッチを介してリードアレイベースアドレス
レジスタ１４０とライトアレイベースアドレスレジスタ
１４２とのいずれかに接続される入力端子も有する．シ
フト＆マスク回路１０４からのデコードされたフィール
ドアドレスはインクリメント回路１３２でインクリメン
ト値レジスタ１３４内に格納されているインクリメント
値と乗算される．乗算結果は加算器１３８でリード、あ
るいはライトベースアドレスレジスタ１４０，　１４２
内に格納されているベースアドレスと加算される．加算
器１３８の出力はローカルメモリ位置を示す線形メモリ
アドレスに対応する． インクリメント値レジスタ１３４ａ内に格納されている
値をＤａ、インクリ・メント値レジスタｌ３４ｂ内に格
納されている値をＤｂ、アレイベースアドレスをＢＰと
すると、ＭＤデコーダ＆メモリアドレス発生器から発生
される悪形メモリアドレスは次のように表わされる． メモリアドレス ＝ＢＰ＋　（ＡａＸＤａ）＋　（ＡｂＸＤｂ）＋−ここ
で、Ａａ，Ａｂ，　　・・・はＭＤアドレスの０次元、
　１次元、・・・次元フィールドのフィールドアドレス
のデコード値である． 第６図（ａ）はメモリに格納される２次元アレイを示す
．アレイの各要素は（ｙ，　　ｘ）座標によりアドレス
指定される．アレイはＸ方向にはＯ〜Ｘｌｅｎの間に広
がり、ｙ方向ではＯ−Ｙｌｅｎの間に分散されている．
このアレイをメモリに格納するためには上記した式の変
数は次のように設定する。

Ｄ　ａ＝Ｄｘ＝　１ Ｄｂ＝Ｄｙ＝ＸＩｅｎ＋１ アドレスＰ（ｘ．ｙ） ＝ＢＰ＋ｘ＋ｙ　（Ｘｌｅｎ＋１） アレイの各要素をメモリに格納する様子を第６図（ｂ）
に示す．ここで、ベースアドレスＢＰは要素ｐ（ｏ，ｏ
）の位置に対応する． 第１図に戻って、データパス４０の幅はデータワードの
幅よりも広く、できるだけ広いことが好ましい．公知の
並列バスアーキテクチャがバスパフォーマンスを実現す
るために使われている．バス上のデータ転送はデータバ
スの幅に対応する最小のブロックサイズに限定される．
バスサイクルタイムは現在の技術レベルとシステムコス
トにより実現できる最も短い時間にすることが好ましい
．データパス４０は６４ビット幅であり、大容量メモリ
４４は２５６ビット幅である．各ＭＤアドレスサイクル
は３２０ｎｓで、各ＭＤアクセスの間に２５６ビットが
６４ビット幅の４つのパスワードとしてデータパスに転
送される．各パスワードは８０ｎｓ　　（３２０ｎｓ／
４）のデータサイクルで転送される．このような構成の
効果はメモリ帯域の増加をもたらす．各アドレスアクセ
スは多バイト長の連続データからなる．同時に、各ＭＤ
アドレスサイクルの期間は低速のＭＤアドレスデコード
回路を作用させるに充分な時間である．各プロセッサ３
２は図示しないさらなるシフト＆マスク回路を有し、そ
れの入出力端子はデータバス４０に接続される．この回
路は選択的にデータバス４０上のデータを８ビットの解
像度でアクセスし、その結果、データにさらなるアドレ
ッシングステージを追加する．この回路はデータを連続
したブロック内でリード、ライト可能なようにＭＤデコ
ーダ＆線形アドレス発生器により制御される． ＭＤデコーダ＆メモリアドレス発生器４６、５２がＭＤ
アドレスをデコードし、　リード、　ライトの上限値、
下限値と比較するために必要とされる時間のために、そ
の間にデータがデータパス４０に転送されるデータサイ
クルはアドレスバス３８上のＭＤアドレスの対応するア
ドレスサイクルよりも遅らされる６　このように、関連
するアドレスとデータはパイプライン化される． 第７図は通信バスライン３６上のアドレスとデータの転
送例を示す．アドレスとデータはバスサイクル１　６０
ａ、１６０ｂ、１６０ｃ−（各々は３２０ｎｓ）と同期
している．アドレスサイクル１６２ａはバスサイクル１
６０ａと一致する．次のバスサイクル１６０ｂには、対
応するデータサイクル１６４ａがデータパス上に現われ
る．この次のバスサイクル１６０ｂの期間中、次のＭＤ
アドレスサイクル１６２ｂが生じるが、ＭＤアドレスサ
イクル１６２ｂに関連するデータ情報を転送するデータ
サイクル１６４ｂはさらなるバスサイクル１６０ｃまで
データパス４０上に現われない．このため、関連するア
ドレスサイクルとデータサイクルとがパイプライン化さ
れる．上述したように、このような構成は、アドレスバ
ス３８とデータバス４０の効率的な動作を可能にし、か
つＭＤアドレスデコード回路とメモリアクセスが作動す
ることができるポーズ期間（３２０ｎｓ）を確保する。

制御プロセッサ５６は制御バス５４によりコンピュータ
システム３０の全ての部分の初期化と実行時間制御を行
なう．非ローカルデータ転送、すなわち、プロセッサ間
の転送、プロセッサ／犬容量メモリ間の転送はデータバ
ス４０とアドレスバス３８とにより実行される．全ての
非ローカルデータ転送はダイレクトメモリアクセス（Ｄ
ＭＡ）ブロック転送の形で行なわれる． 非ローカルデータ転送の間にＭＤアドレス発生器４２は
制御プロセッサ５６の制御の下でアドレスバス３８へ一
連のＭＤアドレスを供給する．各アドレスはアドレスサ
イクルの間にアドレスバス３８に供給される．ＭＤデコ
ーダの中で各アドレスサイクルはライトサイクルと、そ
れに後続するリードサイクルとに分割される． ライトサイクルの期間に、ＭＤアドレスはライト上限値
レジスタ１２０、ライト下限値レジスタ１１４内に格納
された値と比較される，ＭＤアドレスが特定のデコーダ
の境界値の範囲内にある場合は、そのデコーダについて
のＭＤデコード信号は確定され、線形ライトアドレスが
得られる．後続するリードサイクルの期間に、各ＭＤデ
コーダとメモリアドレスカウンタはＭＤアドレスフィー
ルドをリード上限値レジスタ１１８、　リード下限値レ
ジスタ１１２内の値と比較する，ＭＤアドレスが特定の
デコーダの境界値の範囲内にある場合は、そのデコーダ
についてのＭＤデコード信号は確定され、線形リードア
ドレスが得られる．ＭＤアドレスがどのデコーダのリー
ド、またはライト境界値の範囲内にない場合は、どのＭ
Ｄデコード信号も確定されず、ＭＤデコーダおよび線形
アドレス発生器の出力が未定のままである．プロセッサ
３２内のＭＤデコーダ＆メモリアドレス発生器５２の出
力と大容量メモリ４４のＭＤデコーダ＆メモリアドレス
発生器４６の出力とに依存して、各プロセッサ、メモリ
は互いに独立してデータバス４０上のデータを読み込む
、書き込む、または無視する．データパス４０上にデー
タを存在させるために、ＭＤデコーダ＆メモリアドレス
発生器５２と大容量メモリ４４の一方はデータをデータ
バス４０上に書き込まなければならない．いずれか一方
のみがＭＤアドレスに対してデータバス４０上にデータ
を書き込む．ハードウェアは２つ以上の装置が同時にデ
ータを書き込もうとした場合の、バス競合を保護しなけ
ればならない．どのＭＤアドレスに対しても、　１つ以
上のプロセッサ３２、および／または大容量メモリ４４
は同時にデータバス４０からのデータを読むことができ
る． 従って、各バスサイクルの期間、データは同一のメモリ
の異なるエリアに同時に読み書きできる．このとき、各
ＭＤデコーダ＆メモリアドレス発生器はデータアレイを
独立に読み書きアクセスできる．これは、　リードアレ
イ、　ライトアレイに対して異なるベースアドレスを指
すようにリードアレイベースアドレスレジスタ１４０、
ライトアレイベースアドレスレジスタ１４２の値を適当
に設定することにより実現できる． 上述の実施例では、アレイに格納されたデータは多数の
プロセッサメモリに転送、分散されることがある．各プ
ロセッサ毎に所望のアレイブロックのリード境界値をプ
ログラムすることにより、データの転送はアレイアドレ
スによる単一の転送システムにより実現される．転送中
、各プロセッサはデータを識別する．そのデータはプロ
グラムされたアドレス範囲内のＭＤアドレスにより読ま
れる．識別データは自動的にプロセッサ内に読み込まれ
る．数台のプロセッサが重複するデータブロックを必要
とする場合は、各境界値レジスタには重複するアドレス
フィールドが書き込まれる．各プロセッサは他のプロセ
ッサとは独立にデータを読む．一回のアドレス指定の期
間、適当なデータが各プロセッサに分散される。

アレイに対するソースデータも多数のプロセッサにわた
って分散される．各プロセッサに格納されているソース
データのライト境界値をプログラムすることにより、適
当なソースデータはＭＤアドレスが各プロセッサに対す
るライト境界値の範囲内にあるときに、各プロセッサか
らデータバスに自動的に転送される． 上述したように、ソースアレイと宛先アレイとが多数の
プロセッサにわたって分散されるので、システムはアレ
イアドレスの一回の指定によりプロセッサ間でそのよう
なデータアレイを再分散、再分配させることができる．
各プロセッサには自身が現在格納しているデータに対す
るライト境界値アドレスと、自身が読み込むべきデータ
のリード境界値アドレスが書き込まれる．転送中、ＭＤ
アドレスに対する適当なデータはプロセッサからデータ
パスに書き込まれ、データは適当な単一または複数の宛
先プロセッサに読み込まれる．プロセッサと大容量メモ
リとの間のデータの再分散は同様な転送により実行され
る． 第８図は第１段、第２段の間でデータの再分散を必要と
する２段のアルゴリズムの例である６　このようなアル
ゴリズムの典型例は２次元高速フーリエ変換（２ＤＦＦ
Ｔ）である．データは２×５１２Ｘ５１２　　（５１２
Ｋワード）のサイズの３次元データアレイに格納される
５　１　２Ｘ５　１　２の複素数からなる．２ＤＦＦＴ
アルゴリズムは行データに対して実行される５１２の１
次元ＦＦＴと、引き続き列データに対して実行される５
１２の１次元ＦＦＴから−なる．アルゴリズムの第１段
の間、行方向にのみアクセスが行なわれ、同様に第２段
の間は、列方向にのみアクセスが行なわれる．アルゴリ
ズムは、同図（ａ）に示すように第１段で変換するため
に３２の行データのいずれかを各プロセッサに与え、同
図（ｂ）に示すように第２段で変換するために３２の列
データのいずれかを各プロセッサに与えることにより、
　ｌ６プロセッサ間に容易に分割される．アルゴリズム
の第１段、第２段間で、通信バスラインがデータを行フ
ォーマットから列フォーマットへの再分散を同時に行な
う２つのバッファ間で移動させるために使われる．第８
図（Ｃ）は通信バスにより１６のプロセッサ間を自動的
に転送される２５６のデータ部分を示す．データ部分は
１つのバッファから他のバッファへ依然としてコピーさ
れるものの、これらのうちの１６部分は同一のソースと
同一の宛先プロセッサを有する． 上述の実施例では、コンピュータシステムは１６個のプ
ロセッサ３２を有するが，他の実施例では、同様のアー
キテクチャで、異なる数の、例えば２個、あるいは３２
個のプロセッサを有してもよいことが容易に分かる．ア
ーキテクチャは新しいプロセッサを通信バスにプラグイ
ンさせたり、休止中のプロセッサをスイッチオフさせる
．プロセッサが追加されたり、削除されると、制御プロ
セッサのためのソフトウェアは再ロードされ、どのプロ
セッサが使用中かを示す情報が更新される．実施例では
、ハードウェアは多次元データアレイに組織化された情
報を直接にサポートする．アレイ中のデータ自身はシス
テムの多《の物理的に分離されたメモリにわたって分散
されているものの、各プロセッサは通信バスを用いてデ
ータアレイのどんな部分をも好便的にアクセスする．シ
ステムはプロセッサ間の高割合なデータ交換を必要とす
るような多様な異なるアルゴリズムを効率的に実行する
．アクセス方法、潜在転送、転送速度はデータの物理的
な配置とは独立している．並列的なハードウェア資産を
効率よく使うためにシステムのプログラムは、単一のプ
ロセッサシステムをプログラムするに比べて若干付加的
なステップを必要とする． 各プロセッサはそれが必要とするデータのサブセットを
正確に受信し、その結果、ローカルメモリの使用を最適
化する．数台のプロセッサが同一のデータのある部分、
あるいは全部を必要とする場合、それらは同一のアクセ
スサイクルの間に適当な部分を受信する．従って、利用
可能な通信帯域を効率よく使うことができる． 多次元アレイの形に組織化されたデータは多次元アレイ
フォーマットの形を保ったままシステム内を移動する．
データは各プロセッサ内で線形フォーマットに分解され
る必要はなく、アレイフォーマットに再結合される必要
はない，データは多次元フォーマットを保ったままシス
テムから外部装置へ転送される． 本発明によるコンピュータシステムは、例えば、画像処
理、コンピュータグラフィク、ＣＡＤ、科学計算に好適
である． ［発明の効果］ 以上説明したように、本発明によれば、データアレイを
プロセッサ間に効率的に再分散させることができ、各プ
ロセッサ内のローカルメモリの使用を最適化することが
できるマルチプロセッサコンピュータシステムが提供さ
れる．

【図面の簡単な説明】

第ＩＩＩは本発明によるマルチプロセッサコンピュータ
システムの一実施例のブロック図、第２図はＭＤアドレ
ス発生器の詳細なブロック図、第３図はＭＤアドレスの
フォーマットを示す図、第４図はＭＤデコーダ＆メモリ
アドレス発生器の詳細なブロック図、第５図は２次元ア
ドレスのデコードを説明する図、第６図は２次元アレイ
データのメモリマッピングを示す図、第７図は通信バス
ライン上のデータ転送を示す図、第８図は２ＤＦＦＴの
データフォーマットを示す図、第９図は従来のマルチプ
ロセッサコンピュータシステムのブロック図、第１０図
は従来のアレイデータのメモリマッピングを示す図、第
１１図はサブアレイデータを示す図、第１２図は行デー
タから列データへのデータフォーマットの変換を示す図
である．３６・・・通信バスライン、　３８・・・ＭＤ
アドレスバ人　４０・・・データパス、　４２・・・Ｍ
Ｄアドレス発生器、 ４４・・・大容量メモ リ、 ４ ６、 ５ ２ ・・ＭＤデコ −ダ＆メモリアドレス発生器、 ４ ８ ・・ＣＰＵ、 ５ ０・・・ローカルメモリ、 ５ ６・・・制御プロセッサ．

Claims (4)

【特許請求の範囲】
1. （１）複数のデータプロセッサと、通信バストとを有し
   、前記各データプロセッサは前記通信バスに接続され、
   前記通信バスはデータとデータを一義的に識別するため
   のデータに関連したラベル情報とを通信し、前記各デー
   タプロセッサは、前記通信バスに接続され各データプロ
   セッサが必要とするデータのラベル情報を検出するプロ
   グラム可能なリード検出器と、前記リード検出器に接続
   され検出されたラベル情報に対応するデータを前記通信
   バスから読み込む手段とを有するマルチプロセッサコン
   ピュータシステムにおいて、前記各データプロセッサは
   、前記通信バスに接続され各データプロセッサが格納し
   ているデータのラベル情報を検出し、前記リード検出器
   とは独立にプログラム可能なライト検出器と、検出され
   たラベル情報に対応するデータを前記通信バスに書き込
   む手段とを具備することを特徴とするマルチプロセッサ
   コンピュータシステム。
2. （２）複数のデータプロセッサと、通信バストとを有し
   、データとデータを一義的に識別するためのデータに関
   連したラベル情報とが前記通信バスに供給され、前記各
   データプロセッサには、必要とするデータのラベル情報
   のリード検出情報と、格納しているデータのラベル情報
   のライト検出情報とがプログラムされ、前記各データプ
   ロセッサは前記リード検出情報に対応したデータのラベ
   ル情報を検出し前記通信バスから前記ラベル情報に関連
   するデータを読み込むマルチプロセッサシステムにおけ
   るデータ通信方法において、前記リード検出情報と前記
   ライト検出情報とは独立にプログラムされ、前記各デー
   タプロセッサは前記ライト検出情報に対応するデータの
   ラベル情報を検出し前記通信バスに前記ラベル情報に関
   連するデータを供給することを特徴とするマルチプロセ
   ッサコンピュータシステムにおけるデータ通信方法。
3. （３）データとデータを一義的に識別するためのデータ
   に関連したラベル情報とを通信する通信バスと、前記通
   信バスに接続される多数のデータプロセッサとを具備し
   、前記各データプロセッサは、前記通信バスに接続され
   各データプロセッサが必要とするデータのラベル情報を
   検出するリード検出器手段と、前記リード検出器手段に
   接続され検出されたラベル情報に対応するデータを前記
   通信バスから読み込む手段と、前記通信バスに接続され
   各データプロセッサが格納しているデータのラベル情報
   を検出するライト検出器手段と、前記ライト検出器手段
   に接続され検出されたラベル情報に対応したデータを前
   記通信バスに書き込む手段と、前記リード検出器手段と
   ライト検出器手段とを制御し、前記ラベル情報を、先ず
   、データが前記通信バスに書き込まれるライトサイクル
   で処理し、次に、データが前記通信バスから読み出され
   るリードサイクルで処理する手段とを具備するマルチプ
   ロセッサコンピュータシステム。
4. （４）通信バスと、前記通信バスに接続される多数のデ
   ータプロセッサとを具備するマルチプロセッサコンピュ
   ータシステムにおけるデータ通信方法において、前記通
   信バスにより通信されるデータを一義的に識別するため
   のデータに関連するラベル情報を前記通信バスに供給し
   、前記各データプロセッサに各データプロセッサが必要
   とするデータに対応するラベル情報のリード検出情報を
   プログラムし、前記各データプロセッサに各データプロ
   セッサが格納しているデータに対応するラベル情報のラ
   イト検出情報をプログラムし、前記各データプロセッサ
   を、先ず、各データプロセッサが前記ライト検出情報に
   対応するデータのラベル情報を検出し検出したラベル情
   報に対応するデータを前記通信バスに供給するライトサ
   イクルで前記ラベル情報を処理し、次に、各データプロ
   セッサが前記リード検出情報に対応するデータのラベル
   情報を検出し検出したラベル情報に対応するデータを前
   記通信バスから読み込むリードサイクルで前記ラベル情
   報を処理させるマルチプロセッサコンピュータシステム
   におけるデータ通信方法。