JPH0697450B2 - コンピユータ・システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は並列コンピユータ処理システムに関する。

B.従来技術 コンピユータのグラフイツク・アルゴリズムの進歩は、
たとえばグラフイツクのデータの要素について遂行され
る変換に含まれる複雑なマトリツクス乗算のために、そ
の処理システムに課せられる要求を増大した。これ等の
要求はこの処理をより効率的に高速度で遂行するよう
に、プロセツサ、通常はマイクロプロセツサ、を並列も
しくはパイプライン構造で構成することに関して論議を
生じた。

グラフイツク処理のための幾何学図形プロセツサは1980
年６月刊のコンピユータ（Computer）のジエームズ・ク
ラークによる論文「グラフイツクのためのVLSI幾何学図
形プロセツサ」（“Ａ VLSI Geometry Processor f
or Graphics"James Clark）に開示されている。この
論文に開示されたプロセツサはALU、３つのレジスタ及
びクタツクを含み、並列の加算、減算及び同じような２
変数演算を行うように設計されている。このプロセツサ
はマトリツクス乗算用の並列構成に設計されている。し
かしながらクラークの論文に説明されているプロセツサ
のプログラミング及び制御は複雑であり、外部の実行順
序指定論理装置を必要とした。

C.発明が解決しようとする問題点 本発明の目的は、従来のプロセツサと比較して、マトリ
ツクス乗算のような複雑な算術演算の実行の際のプログ
ラム及び制御が比較的容易な、並列もしくはパイプライ
ン構造（あるいはその両方）で接続できる、マイクロプ
ロセツサのようなプロセツサを与えることにある。

D.問題点を解決するための手段 本発明に従えば、演算論理機構及び出力の先入れ先出し
（FIFO）レジスタ・スタツクより成るプロセツサが与え
られる。出力データ線は他のこのようなプロセツサの出
力データ線と並列に接続される。これ等の出力データ線
は、他のプロセツサがその出力データ線に予定の中性値
を与える時に出力データ線にデータを与えるように構成
されている。

この新規なプロセツサ構成によれば、このようなプロセ
ツサを相互接続することによつてより大きなコンピユー
タ・システムを構成できる。本発明のこの態様に従え
ば、コンピユータ・システムはこのようなプロセツサを
複数個有し、それ等の入力は並列に入力バスに接続さ
れ、それ等の出力はたとえば結線ANDに接続され、さら
に入力バス上に、１クロツク・サイクルで遂行される計
算の一部のための、入力データ及び制御データを与える
システム構成要素を有する。制御データはプロセツサの
各々を制御して、そのプロセツサに割当て可能な計算部
分を夫々計算させ、その出力FIFOスタツク中に、遂行さ
れる計算に関するその相対位置に依存して計算結果もし
くは中性値、たとえば論理“1"を置く。従つて、複数の
プロセツサが複数の計算を遂行し、そして場合に応じ
て、それ等の計算出力の部分もしくは“1"をそれ等の出
力に与え、適切な論理的流れを与えるようにこれ等の出
力を適切に順序付けて、究極的な結果を形成する。

従つて本発明は従来の構造と比較して並列パイプライン
処理のためのコスト及び速度に著しい改良を与える。本
発明は、バス・マスタ／スレーブ・プロトコル方式で、
厳密な時分割多重化を行うための外部の実行順序指定論
理装置を用いて複数のプロセツサを制御する必要をなく
する。

E.実施例 第１図はプロセツサ12−28の並列及びパイプライン構造
より成る処理システム10を示す。このようなプロセツサ
の構造は、たとえばマトリツクス乗算のような多数の乗
算を遂行する時に望まれる。パイプライン及び並列処理
は単一のプロセツサを使用する場合に可能なよりも少な
いサイクルでマトリツクスの乗算を行う。

第２図は入力FIFO30、ALU（演算論理ユニツト）32、出
力FIFO34及びマイクロプログラム式制御装置（MCU）36
より成る、本発明の好ましい実施例に従う処理構成要素
（プロセツサ）のブロツク図を示す。この組合せはプロ
セツサ12−28の１つのような、完全な個々の処理構成要
素を形成する。本発明にとつて重要なものは、出力FIFO
34とこれを含むプロセツサの内部及び外部への接続であ
る。

このような処理構成要素の各々はそのMCU36の制御下に
ある。このタイプの制御装置は一般に知られている。こ
れは入力装置からのデータの読取りを制御し、ALUの機
能を制御し、出力装置への書込みを制御する能力を有す
るように構成されている。さらにMCU36は入力FIFO30か
らの入力空き線38のステータス及び出力FIFO34からの充
満線40のステータスをテストして、適切な条件の下でこ
れ等の線のステータスに基づいてアイドル・サイクル中
は待機する。MCU36はマイクロプログラムが空きの入力F
IFO30を読取ろうとするか、充満の出力FIFO34に書込も
うとする時にアイドル・サイクルを発生するように構成
されている。MCUはある他の処理構成要素がデータを入
力FIFO30中に置くか、その出力FIFO34からデータを取出
す迄アイドル・サイクルの実行を続ける。

好ましい実施例のALU32の機能は浮動小数点の乗算及び
加算を含み、望ましい応用と考えられているマトリツク
ス乗算アルゴリズムの高速度計算を可能とする。入力FI
FO30は特にパイプライン構造にされた時に、処理構成要
素のなめらかな動作を助けるバツフアリングを与える。
入力FIFO30の構造は出力FIFO34の構造と似ているが、両
者については以下詳細に説明する。

第２図に示した他の線、即ち入力データ線42、入力FIFO
書込み線44、入力FIFO位置利用可能線46、ALU制御線4
8、条件コード線50、入力FIFO読取り線52、出力FIFO書
込み線54、ALUバス線56、入力FIFOバス58、出力FIFO読
取り線60、出力データ線62はすべて標準の線であり、従
来のよく知られた技術に従つて具体化された標準の特徴
を有する。出力FIFOデータ有効線64及びホール線66につ
いては以下に詳細に説明する。

第２図に示された出力FIFO34の動作を説明る前に、“ホ
ール（hole）”の概念について簡単に説明する。“ホー
ル”の動作の詳細については、さらに以下詳細に説明す
る。

第3A図及び第3B図は夫々４つのプロセツサ12、14、16、
18のための出力FIFO34A−Ｄの内容を示す。これ等の図
中で“H"はFIFOレジスタ中の位置保持子であるデータ
“ホール”を表わしていて、データを表わしてはいな
い。好ましい実施例では、オールはすべて“1"（複数）
をそのレジスタの位置にロードすることによつて発生さ
れる。レジスタの内容は、たとえば、夫々のプロセツサ
12−18によつて並列に計算されたベクトル計算の結果の
値Ｘ、Ｙ、Ｚ、Ｗである。これ等のプロセツサは夫々の
結果が順次相継いでそれ等の出力に現われるようになつ
ている。

第3A図で、値Ｘの計算結果はFIFO34Aの出力に現われて
いる。他の出力FIFO34B−Ｄのすべての出力にはホール
が現われている。好ましい実施例では、出力FIFOの出力
ドライバはオープン・コレクタである。ホールはデータ
“1"であるから、すべての出力FIFOが接続された出力バ
スに現われる値は任意の他の出力FIFOの内容によつて影
響を受けない、値Ｘとなる。

第3B図は１サイクル後のこれ等の出力FIFOの内容を示し
ていて、計算結果Ｙが出力FIFO34Bの出力に与えられて
いる。ホールは他の出力FIFO34A、Ｃ、Ｄの出力のすべ
てに現われている。従つて、適切な位置にホールをロー
ドすることによつて、並列計算を遂行し、そして、すべ
ての並列プロセツサが接続された出力バス上に計算結果
を順次に置くことができる。

第２図を再び参照すると、出力FIFO34は各処理構成要素
にもたらされる単一のシステム・クロツクによつてクロ
ツクされるという意味で同期FIFOである。出力FIFO34の
入力側及び出力FIFO34の出力側は同じクロツク速度で走
行する。第４図は本発明の好ましい実施例の出力FIFO34
の詳細を示す。出力FIFO34は８×32の２重ポート・ラン
ダム・アクセス・メモリ（“RAM"）70、及びこれを制御
するのに必要な論理装置、出力FIFO制御装置72によつて
構成されている。このRAM70は出力FIFO制御装置72によ
つて与えられる標準の読取りアドレス入力74、書込みア
ドレス入力76及び書込みイネーブル入力78を有する。RA
M70は各サイクル毎に読取り及び書込みを行うことがで
きる。入力バス80は32個の２入力ORゲート82の出力であ
る。32個の２入力ORゲート82への入力は32ビツトALUバ
ス56の個々のビツトであり、32個のすべてのORゲートに
は共通にホール線66が接続されている。活性化される
と、ホール線66はRAM70への入力をすべて１にする。MCU
36（第２図）はこの線を使用して上述の中性値を出力FI
FO34に対して発生する。

RAM70の出力バス84の線は非反転オープン・コレクタ・
ドライバ86への入力として接続されている。ドライバ86
の出力はこの処理構成要素から取出されて、この処理構
成要素が並列に接続されている他の処理構成要素中の出
力FIFOのオープン・コレクタに接続されている。出力FI
FO制御装置72はすでに説明した書込みアドレス、読取り
アドレス及び書込みイネーブル信号に加えて、出力充満
信号40及び出力空き信号88を発生する。出力空き信号線
88は反転オープン・コレクタ・ドライバ89への入力であ
り、この信号はこの処理構成要素から取出されて、上述
の出力データ・バス62の場合と同じようにして他の出力
FIFOの他の反転ドライバの出力に並列に接続されてい
る。

出力FIFO制御装置72は入力として出力FIFO読取り線60、
出力FIFO書込み線54及び出力FIFOデータ有効線64を受取
る。出力FIFO読取り線60は次の段の処理構成要素の入力
FIFO制御装置から到来する（第９図）。出力FIFO書込み
線54はMCU36（第２図）によつてこの処理構成要素の内
容で発生される。出力FIFOデータ有効信号64は上述のよ
うにドツトAND出力によつて発生される。出力FIFOデー
タ有効線64上の値は出力空き線88の単なら反転ではない
ことに注意されたい。有効は空きが断言された時（“1"
の時）に断言されないが、これに並列に接続されたすべ
ての出力FIFOがオープン・コレクタ・ドライバのドツト
AND機能によつて夫々の内容の空きを断言しない時にだ
け有効を断言する。出力FIFOデータ有効線64はすべての
並列に接続された出力FIFOが空きでないことを表わす。

第５図は出力FIFO制御装置72（第４図）の内部を示す。
これはゲート90、３ビツト・インクレメンタ（INCR）92
及び３ビツト書込みレジスタ94より成る書込みアドレス
論理装置を含む。同じようにこれはゲート96、３ビツト
・インクレメンタ98及び読取りレジスタ100より成る読
取りアドレス論理装置を含んでいる。さらにこれは３ビ
ツト比較装置（＝）102、ゲート104、単一ビツト・レジ
スタ106及び単一ビツト・レジスタ108より成る状態マシ
ンを含んでいる。第６図はこの状態マシンのための状態
図を示している。

第４図を再び参照するに、読取り及び書込みアドレスは
２重ポートRAM70へのポインタとして使用される。読取
りポインタはスタツクの最上部を指示し、書込みポイン
タはスタツクの最下部を指示する。ポインタは循環する
ようにインクレメントされる（即ち０を通して循環す
る）。ボインタがいつか等しくなる時は、FIFOは空きで
あるか充満されている。

状態マシンは10＝空き、00＝どちらでもない、01＝充満
のうちポインタがどの状態にあるかを見失わないように
している。最初、ポインタは図示されていない簡単な論
理装置によつて等しくされ、状態は空き状態にされる。
空き状態は読取りを阻止する。書込みが生ずると、書込
みポインタはインクレメントされる。これによつて脱空
き断言の方に循環を生じ、「どちらでもない」状態に入
る。「どちらでもない」状態では読取り及び書込みが許
可される。ポインタが再じ等しくなる迄は状態マシンは
「どちらでもない」状態に留まる。読取りが生じたこと
を示すINC読取り線110（第５図）は充満状態に進むべき
か空き状態に戻るべきかを判断するのに使用される。IN
C読取り線110が活性でない時は、書込みポインタは充満
状態にある読取りポインタの最上部の上に移動する。充
満状態にある時は、書込みは阻止される。読取りが生ず
ると、「どちらでもない」状態に再導入する。

状態式は次のように表わせる。

空きt₊₁＝（循環∧INC読取り）＋（循環∧空きｔ） 充満t₊₁＝（循環∧INC読取り）＋（循環∧空きｔ） 第７図は本発明の好ましい実施例の入力FIFO30（第２
図）を示している。明らかに、入力FIFO30は出力FIFO34
（第４図）とほとんど同じである。これは主に２重ポー
トRAM270及び適切な制御論理装置である、入力FIFO制御
装置272より成る。RAMの入力バスは前のパイプライン・
プロセツサからの入力データ・バス42である。中性値を
発生するための、ORゲート82（第４図）のようなORゲー
トは存在しない。RAMの出力バス58はALU32の入力バスに
なつている（第２図）。MCU36（第２図）は入力FIFO読
取り線52を与え、入力として入力空き線38を有する。こ
のことは出力FIFO書込み線54及び出力充満線40に接続さ
れている出力FIFO（第４図参照）と対照的である。入力
空き線240は反転オープン・コレクタ・ドライバ284に接
続されている。オープン・コレクタ・ドライバ284の出
力は入力FIFO位置利用可能線46であり、線46はこのプロ
セツサと並列な他のプロセツサの他の入力FIFO位置利用
可能線に並列に接続されている。制御論理装置は又入力
FIFO書込み線44を入力として有する。この線44は前段の
パイプライン・プロセツサから到来する。

第８図は入力FIFO制御装置272（第７図）の内部を示
す。入力FIFO30と出力FIFO34の制御装置の差は出力FIFO
34のゲート90及び96への接続にある。入力FIFO30では、
ゲート290は入力として入力FIFO書込み線44及び入力FIF
O位置利用可能線46を有する。ゲート296は入力として夫
々非反転入力及び反転入力に入力FIFO読取り線52及び入
力空き線38を有する。他の線は図示されたとおりであ
る。

上述のとおり、好ましい実施例における処理構成要素は
特に他の同じ処理構成要素と並列に有利に動作できるよ
うに設計されている。この動作を援助するには極くわず
かのマイクロコードが必要である。座標変換の実行は本
発明の好ましい実施例に従う並列多重処理構成要素の利
点を説明するのに最も良い例である。代表的な図形座標
変換では、座標はデータｘ、ｙ、ｚ、１の１×４マトリ
ツクスとして表わされる。座標変換はこの１×４マトリ
ツクスに変換マトリツクスと呼ばれる４×４マトリツク
スを掛けることによつて遂行される。この演算には12回
の乗算及び９回の加算が必要である。好ましい実施例で
は、このために各々４回の乗算及び３回の加算を行う、
並列な４つの処理構成要素を使用することが可能であ
る。この動作は完全にパイプライン方式で、しかも各サ
イクルで新らしいデータ項目を読取つて、新らしい結果
を生ずることが可能である。各処理構成要素はそのALU
のレジスタ中に、変換マトリツクスの単一列を含んでい
る。各処理構成要素は、入力された１×４のマトリツク
スと、４×１列のマトリツクスとの乗算の結果を並列に
計算する。この結果を適切に順序付けることによつて、
変換された座標が与えられる。通常の図形の応用では単
一の座標でなく、入力点のリストが与えられる。並列な
４つの処理構成要素には座標データの連続したストリー
ムが供給され、各サイクルに１つのデータを入出力転送
するように処理する。

この動作を援助するプログラミングは非常に簡単であ
る。入力及び出力FIFOの使用と、これ等のトランスペア
レントなマイクロコードのアイドル・サイクルはチツプ
の同期を簡単にする。唯一の他の援助は出力FIFO中に
“ホール”を発生する能力である。チツプを並列に接続
するためには、ユーザは単に入力及び出力ピンを互に１
対１に接続するばけでよい。この接続にはFIFO初期接続
手順（ハンドシエーキング）線のみならずデータ・バス
が含まれる。

第９図は、並列／パイプライン構成をなす、処理構成要
素22に入力を与える４つの並列処理構成要素12−18の接
続を示した、第１図に基づく図である。第１図の処理構
成要素（プロセツサ）24−28は明瞭にするために省略さ
れている。しかしながらこれ等の入力及び出力は処理構
成要素12−18の入力及び出力と同じように並列に接続さ
れていることに注意されたい。出力ドライバはドツトAN
Dをなすように構成されている。処理構成要素はその出
力バスがすべて高レベルに駆動されると、ドツトANDの
結果に何等の影響も与えない。低レベルに駆動されてい
る任意の他の処理構成要素は結果を低レベルにする。

RAM70（第４図）へのバス80をすべて１に強制するため
に制御点（第４図、線66）が設けられている。これはホ
ールである。第3A図及び第3B図を詳細に示した第10A図
及び第10B図は点変換完了後の４つの処理構成要素の出
力FIFOの内容を示す。第10A図にはその中にデータを含
む４つのFIFO34A−34Dが示されている。処理構成要素Ａ
（12）はFIFO34Aの最下部に計算結果を有する。３つの
他の処理構成要素Ｂ−Ｄは各々それ等のFIFO34B−Ｄ中
にホールを置いている。第10B図に示したようにデータ
が読出される時は、ドツトAND出力バス上の合成値は処
理構成要素Ａからの所望の結果である。同じように、処
理構成要素34B−Ｄの残りの結果も他の各処理構成要素
中のホールと一線上に並んでいる。

上述の説明はすべての処理構成要素が互に固く組合され
たステツプ同期で動作しなければならないことを暗に示
している。しかしながら、この条件は必ずしも必要でな
い。上述のようにFIFO初期接続手順線もドツトANDにさ
れている。入力FIFO（第２図の30）中に少なくとも１つ
の自由な位置があることを示す４つの入力FIFOからの線
（第２図、第９図の線46）はドツトANDされている。パ
イプライン中の次の段は夫々１つの利用可能な位置を持
つことを示す信号のANDを見ている。即ち、すべての処
理構成要素が少なくとも１つの利用可能な位置を有する
かを見ている。同様に、出力FIFO中に少なくとも１つの
有効なデータ片が存在することを示す出力FIFO初期接続
手順線（第２図、第９図、線64）はドツトANDされてい
る。外部からはこのANDの合成しか知ることができない
が、この事はすべての処理構成要素子が少なくとも１つ
の有効なデータ片を有することを示している。

第11A図及び第11B図は上述の場合を示す。第11A図はル
ーチンの極く初期の４つの出力FIFO34A−34Dの状態を示
している。４つのすべての処理構成要素は図形の点を読
取り中であり結果を求めて計算中であるが、そのどれも
終つていない。処理構成要素Ａを除くすべての処理構成
要素はそれ等の出力FIFO34B−Ｄ中に少なくとも１つの
ホールが置かれている。処理構成要素Ｂ−Ｄは出力FIFO
データ有効（OFV）線を高レベルに駆動しようとしてい
る。しかしながら処理構成要素ＡはOFV線を低レベルに
駆動しようとする。これ等の線はドツトANDされている
ので、合成線620は低レベルになる（don′ｔ care）。
それは線の１つが低レベルにあるからである。これによ
つて外界はどのチツプからもデータを取出すことができ
なくなる。このようにして処理構成要素Ｂ−Ｄ中の最初
のホールが望みどおり最初の結果と一線に並ぶことが保
証される。入力FIFOも同じようにして同期される。

並列処理構成要素の用途は点の座標変換アルゴリズムに
制限されない。共通の入力ストリームで動作するいくつ
かのセクシヨンに分割でき、そして既知の個数の結果を
発生できる任意のアルゴリズムに本発明を適用すること
も可能である。厳密に云えば、各セクシヨンは共通のデ
ータに操作を加えるものである必要はなく、同じアルゴ
リズムをデータに適用することすら必要でない。各処理
構成要素は一意的なマイクロコードを有するので、最初
の処理構成要素が最初のｎ個のデータ項目を読取つて、
入力ストリームの残りを切捨て、第２の処理構成要素が
最初のｎ項目を切捨てて、次のｍ項目を読取り、残りを
切捨てるようにして処理を行なうことも可能である。各
アルゴリズムは異なる経路長で独立に走行できる。唯必
要なことは、各処理構成要素がこれと並列な各他の処理
構成要素からの結果の順序及び量を知つて、その出力FI
FO中の正しい位置に正しい数のホールを置くことができ
ることである。

F.発明の効果 本発明に従い、従来のプロセツサよりも、マトリツクス
乗算のような複雑な算術演算の実行の際のプログラム及
び制御が比較的容易な処理プロセツサ構成を実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の好ましい実施例に従う処理システムの
ブロツク図である。 第２図は本発明の好ましい実施例に従う個々のプロセツ
サのブロツク図である。 第3A図及び第3B図は本発明に従う並列に接続されたいく
つかのプロセツサの出力FIFOの内容を例示した図であ
る。 第４図は第２図に示されたプロセツサの出力FIFOの詳細
なブロツク図である。 第５図は第４図に示した出力FIFOの出力FIFO制御装置の
詳細なブロツク図である。 第６図は第５図に示された状態マシンの状態図である。 第７図は第２図のプロセツサの入力FIFOの詳細なブロツ
ク図である。 第８図は第７図の入力FIFOの入力FIFO制御装置の詳細な
ブロツク図である。 第９図は本発明の好ましい実施例に従う４つのプロセツ
サの接続方法を示した、第１図に基づくブロツク図であ
る。 第10A図及び第10B図は第3A図及び第3B図と同様の出力FI
FOの内容を例示した図である。 第11A図及び第11B図は第10A図及び第10B図と同様の出力
FIFO表示図である。 12、14、16、18、22、24、26、28……プロセツサ、30…
…入力FIFO、32……ALU、34……出力FIFO、36……MCU。

Claims (1)

【特許請求の範囲】
1. 【請求項１】演算論理ユニットと、 出力FIFOレジスタ・スタックと、 制御ユニットと を夫々含む複数のプロセッサを有し、 前記各プロセッサは、前記制御ユニットの制御の下に前
   記演算論理ユニットにおいて複数のマシン・サイクルで
   行われる計算の特定部分を夫々のプロセッサで並列に計
   算し、且つその計算結果を前記マシン・サイクルに対応
   する順序で前記出力FIFOレジスタ・スタックにロードす
   ると共に、他の残りの出力FIFOレジスタ・スタック部分
   には所定の中性値をロードし、 他のプロセッサの出力FIFOレジスタ・スタックが前記中
   性値を出力する時に、前記出力FIFOレジスタ・スタック
   から前記計算の結果を出力するように 構成されていることを特徴とするコンピュータ・システ
   ム。