JPH01124028A - コンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は並列コンピュータ処理システムに関する。

Ｂ、従来技術 ］ンピュータのグラフィック・アルゴリズムの進歩は、
たとえばグラフィックのデータの要素について遂行され
る変換に含まれる複雑なマトリックス乗算のために、そ
の処理システムに課せられる要求を増大した。これ等の
要求はこの処理をより効率的に高速度で遂行するように
、プロセッサ、通常はマイクロプロセッサ、を並列もし
くはパイプライン構造で構成することに関して論議を生
じた。

グラフィック処理のための幾何学図形プロセッサは１９
８０年６月刊のコンピュータ（Ｃｏｍｐｕｔｅｒ）のジ
ェームス・クラークによる論文「グラフィックのための
ＶＬＳ　Ｉ幾何学図形プロセッサ」（゛Ａ　　　ＶＬＳ
　Ｉ　　Ｇｅｏｍｅｔｒｙ　　Ｐｒｏｃｅｓｓｏｒ　　
ｆ’ｏｒＧｒａｐｈｉｃｓ”　Ｊａｍｅｓ　　Ｃ１ａｒ
ｋ　）に開示されている。この論文に開示されたプロセ
ッサはＡＬＵ。

３つのレジスタ及びスタックを含み、並列の加算、減算
及び同じような２変数演算を行うように設計されている
。このプロセッサはマトリックス乗算用の並列構成に設
計されている。しかしながらクラークの論文に説明され
ているプロセッサのプログラミング及び制御は複雑であ
り、外部の実行順序指定論理装置を必要とした。

Ｃ０発明が解決しようとする問題点 本発明の目的は、従来のプロセッサと比較して、マトリ
ックス乗算のような複雑な算術演算の実行の際のプログ
ラム及び制御が比較的容易な、並列もしくはパイプライ
ン構造（あるいはその両方）で接続できる、マイクロプ
ロセッサのようなプロセッサを与えることにある。

Ｄ０問題点を解決するための手段 本発明に従えば、演算論理機構及び出方の先入れ先出し
くＦＩＦＯ）レジスタ・スタックより成るプロセッサが
与えられる。出力データ線は他のこのようなプロセッサ
の出力データ線と並列に接続される。これ等の出力デー
タ線は、他のプロセッサがその出力データ線に予定の中
性値を与える時に出力データ線にデータを与えるように
構成されている。

この新規なプロセッサ構成によれば、このようなプロセ
ッサを相互接続することによってより大キナコンピュー
タ・システムを構成できる。本発明のこの態様に従えば
、コンピュータ・システムはこｃ７）ヨうなプロセッサ
を複数個有し、それ等の入カバ差列に大力バスに接続さ
れ、それ等の出方はたとえば結線ＡＮＤに接続され、さ
らに入力バス上に、１クロツク・サイクルで遂行される
計算の一部のための、入力データ及び制御データを与え
るシステム構成要素を有する。制御データはプロセツサ
の各々を制御して、そのプロセッサに割当て可能な計算
部分を夫々計算させ、その出力ＦＩＦＯスタック中に、
遂行される計算に関するその相対位置に依存して計算結
果もしくは中性値、たとえば論理＋１１１＋を置（。従
って、複数のプロセッサが複数の計算を遂行し、そして
場合に応じて、それ等の計算出力の部分もしくは“１″
をそれ等の出力に与え、適切な論理的流れを与えるよう
にこれ等の出力を適切に順序付けて、究極的な結果を形
成する。

従って本発明は従来の構造と比較して並列パイプライン
処理のためのコスト及び速度に著しい改良を与える。本
発明は、バス・マスタ／スレーブ・プロトコル方式で、
厳密な時分割多重化を行うための外部の実行順序指定論
理装置を用いて複数のプロセッサを制御する必要をなく
する。

Ｅ、実施例 第１図はプロセッサ１２−２８の並列及びパイプライン
構造より成る処理システム１０ｉ示ｔ。

このようなプロセッサの構造は、たとえばマトリックス
乗算のような多数の乗算を遂行する時に望まれる。パイ
プライン及び並列処理は単一のプロセッサを使用する場
合に可能なよりも少ないサイクルでマトリックスの乗算
を行う。

第２図は入力ＦＩＦＯ３０，ＡＬＵ（演算論理ユニット
）３２、出力ＦＩＦＯ３４及びマイクロプログラム式制
御装置（ＭＣＵ）３６より成ル、本発明の好ましい実施
例に従う処理構成要素（プロセッサ）のブロック図を示
す。この組合せはプロセッサ１２−２８の１つのような
、完全な個々の処理構成要素を形成する。本発明にとっ
て重要なものは、出力ＦＩＦＯ３４とこれを含むプロセ
ッサの内部及び外部への接続である。

このような処理構成要素の各々はそのＭＣＵ３６の制御
下にある。このタイプの制御装置は一般に知られている
。これは入力装置からのデータの読取りを制御し、ＡＬ
Ｕの機能を制御し、出力装置への書込みを制御する能力
を有するように構成されている。さらにＭＣＵ３６は入
力ＦＩＦＯ３０からの入力空き線３８のステータス及び
出力ＦＩＦＯ３４からの充満線４０のステータスをテス
トして、適切な条件の下でこれ等の線のステータスに基
づいてアイドル・サイクル中は待機する。

ＭＣＵ３６はマイクロプログラムが空きの入力ＰＩＦＣ
ＩＯを読取ろうとするか、充満の出力ＦＩＦ０６４に書
込もうとする時にアイドル・サイクルを発生するように
構成されている。ＭＣＵはある他の処理構成要素がデー
タを入力ＦＩＦＯ３０中に置（か、その出力ＦＩＦＯ３
４からデータを取出す迄アイドル・サイクルの実行を続
ける。

好ましい実施例のＡＬＵ３２の機能は浮動小数点の乗算
及び加算を含み、望ましい応用と考えられているマトリ
ックス乗算アルゴリズムの高速度計算を可能とする。入
力ＦＩＦＯ３Ｄは特にパイプライン構造にされた時に、
処理構成要素のなめらかな動作を助けるバッファリング
を与える。入力ＦＩＦＯ３０の構造は出力ＦＩＦＯ３４
の構造と似ているが、両者については以下詳細に説明す
る。

第２図に示した他の線、即ち入力データ線４２、入力Ｆ
ＩＦＯ書込み線４４、入力ＦＩＦＯ位置利用可能線４６
、ＡＬＵ制御線４８、条件コード線５０、入力ＦＩＦＯ
読取り線５２、出力ＦＩＦＯ書込み線５４、ＡＬＵバス
線５６、入力ＦＩＦＯバス５８、出力ＦＩＦＯ読取り線
６０．出力データ線６２はすべて標準の線であり、従来
のよ（知られた技術に従って具体化された標準の特徴を
有する。出力ＦＩＦＯデータ有効線６４及びホール線６
６については以下に詳細に説明する。

第２図に示された出力ＦＩＦＯ３４の動作を説明する前
に、Ｌホール（ｈｏｌｅ）”の概念について簡単に説明
する。°′ホール″の動作の詳細については、さらに以
下詳細に説明する。

第３Ａ図及び第３Ｂ図は夫々４つのプロセッサ１２．１
４．１６．１８のための出力ＦＩＦＯ３４Ａ−Ｄの内容
を示す。これ等の図中でＨ″はＦＩＦＯレジスタラス位
置保持子であるデータ゛ホール″ヲ表わしていて、デー
タを表わしてはいない。好ましい実施例では、ホールは
すべて１゛′（複数）をそのレジスタの位置にロードす
ることによって発生される。レジスタの内容は、たとえ
ば、夫々のプロセッサ１２−１８によって並列に計算さ
れたベクトル計算の結果の値Ｘ、Ｙ、Ｚ、Ｗである。こ
れ等のプロセッサは夫々の結果が順次相継いでそれ等の
出力に現われるようになっている。。

第３Ａ図で、値Ｘの計算結果はＦＩＦＯ３４Ａの出力に
現われている。他の出力ＦＩＦＯ３４Ｂ−Ｄのすべての
出力にはホールが現われている。

好ましい実施例では、出力ＦＩＦＯの出力ドライバはオ
ープン・コレクタである。ホールはデータｎ　Ｉ　１１
であるから、すべての出力ＦＩＦＯが接続された出力バ
スに現われる値は任意の他の出力ＦＩＦＯの内容によっ
て影響を受けない、値Ｘとなる。

第６Ｂ図は１サイクル後のこれ等の出力ＦＩＦＯの内容
を示していて、計算結果Ｙが出力ＦＩＦ０３４Ｂの出力
に与えられている。ホールは他ノ出力ＦＩＦＯ３４Ａ、
、Ｃ，Ｄの出力のすべてに現われている。従って、適切
な位置にホールをロードすることによって、並列計算を
遂行し、そして、すべての並列プロセッサが接続された
出力バス上に計算結果を順次に置（ことができる。

第２図を再び参照すると、出力ＦＩＦＯ３４は各処理構
成要素にもたらされる単一のシステム・クロックによっ
てクロックされるという意味で同期ＦＩＦＯである。出
力ＦＩＦＯ３４の入力側及び出力ＦＩＦＯ３４の出力側
は同じクロック速度で走行する。第４図は本発明の好ま
しい実施例の出力ＦＩＦＯ３４の詳細を示す。出力ＦＩ
ＦＯ３４は８×３２の２重ボート・ランダム・アクセス
・メモリ（”　ＲＡＭ”　）７０、及びこれを制御する
のに必要な論理装置、出力ＦＩＦＯ制御装置７２によっ
て構成されている。このＲＡＭ７０は出力ＦＩＦＯ制御
装置７２によって与えられる標準の読取りアドレス人カ
フ４、書込みアドレス人カフ６及び書込みイネーブル入
カフ８を有する。ＲＡＭ７０は各サイクル毎に読取り及
び書込みを行うことができる。入力バス８０は３２個の
２人力ＯＲゲート８２の出力である。３２個の２人力Ｏ
Ｒゲート８２への入力は３２ビツトＡＬＵバス５６の個
々のピットであり、３２個のすべてのＯＲゲートには共
通にホール線６６が接続されている。。

活性化されると、ホール線６６はＲＡＭ７’Ｄへの入力
をすべて１にする。ＭＣＵ３６（第２図）はこの線を使
用して上述の中性値を出力ＦＩＦＯ３４に対して発生す
る。

ＲＡＭ７０の出力バス８４の線は非反転オープン・コレ
クタ・ドライバ８６への入力として接続されている。ド
ライバ８６の出力はこの処理構成要素から取出されて、
この処理構成要素が並列に接続されている他の処理構成
要素中の出力ＦＩＦＯのオープン・コレクタに接続され
ている。出力ＦＩＦＯ制御装置７２はすでに説明した書
込みアドレス、読取りアドレス及び書込みイネーブル信
号に加えて、出力充満信号４０及び出力空き信号８８を
発生する。出力空き信号線８８は反転オープン・コレク
タ・ドライバ８９への入力であり、この信号はこの処理
構成要素から取出されて、上述の出力データ・バス６２
の場合と同じようにして他の出力ＦＩＦＯの他の反転ド
ライバの出力に並列に接続されている。

出力ＦＩＦＯ制御装置７２は入力として出力ＦＩＦＯ読
取り線６０、出力ＦＩＦＯ書込み線５４及び出力Ｆ　’
Ｉ　Ｆ　Ｏデータ有効線６４を受取る。出力ＦＩＦＯ読
取り線６０は次の段の処理構成要素の入力ＦＩＦＯ制御
装置から到来する（第９図）。

出力ＦＩＦＯ書込み線５４はＭＣＵ’３６（第２図）に
よってこの処理構成要素の内部で発生される。

出力ＦＩＦＯデータ有効信号６４は上述のようにドラ）
ＡＮＤ出力によって発生される。出力ＦＩＦＯデータ有
効線６４上の値は出力空き線８８の単なる反転ではない
ことに注意されたい。有効は空きが断言された時（１′
の時）に断言されないが、これに並列に接続されたすべ
ての出力ＦＩＦＯがオープン・コレクタ・ドライバのド
ツトＡＮＤ機能によって夫々の内部の空きを断言しない
時にだけ有効を断言する。出力ＦＩＦＯデータ有効線６
４はすべての並列に接続された出力ＦＩＦＯが空きでな
いことを表わす。

第５図は出力ＦＩＦＯ制御装置７２（第４図）の内部を
示す。これはゲート９０．３ビツト・インフレメンタ（
ＩＮＣＲ）９２及び３ビット書込みレジスタ９４より成
る書込みアドレス論理装置を含む。同じようにこれはゲ
ート９６．３ビツト・インフレメンタ９８及び読取りレ
ジスタ１００より成る読取りアドレス論理装置を含んで
いる。

さらにこれは６ビツト比較装置（＝）１０２、ゲート１
０４、単一ピッ）−レジスタ１０６及び単一ビット・レ
ジスタ１０８より成る状態マシンを含んでいる。第６図
はこの状態マシンのための状態図を示している。

第４図を再び参照するに、読取り及び書込みアドレスは
２重ボートＲＡＭ７０へのポインタとして使用される。

読取りポインタはスタックの最上部を指示し、書込みポ
インタはスタックの最下部を指示する。ポインタは循環
するようにインクレメントされる（即ち０全通して循環
する）。ポインタがいつか等しくなる時は、ＦＩＦＯは
空きであるか充満されている。

状態マシンは１０＝空き、００−どちらでもない、０１
＝充満のうちポインタがどの状態にあるかを見失わない
ようにしている。最初、ポインタは図示されていない簡
単な論理装置によって等しくされ、状態は空き状態にさ
れる。空き状態は読取りを阻止する。書込みが生ずると
、書込みポインタはインクレメントされる。これによっ
て脱空き断言の方に循環を生じ、「どちらでもない」状
態に入る。「どちらでもない」状態では読取り及び書込
みが許可される。ポインタが再び等しくなる迄は状態マ
シンは「どちらでもない」状態に留まる。読取りが生じ
たことを示すＩＮＣ読取り線１１０（第５図）は充満状
態に進むべきか空き状態に戻るべきかを判断するのに使
用される。ＩＮＣ読取り線１１０が活性でない時は、書
込みポインタは充満状態にある読取りポインタの最上部
の上に移動する。充満状態にある時は、書込みは阻止さ
れる。読取りが生ずると、「どちらでもない」状態に再
導入する。

状態式は次のように表わせる。

空きｔ＋１＝（循環△ＩＮＣ読取り）＋（循環△空ぎ）
充満ｔ＋ｉ−（循環Ａ１．Ｎ　Ｃ読取り）＋（循環△空
き、）第７図は本発明の好行い実施例の入力ＦＩＦ０３
０（第２図）を示している。明らかに、入力ＦＩＦ０３
０は出力ＦＩＦＯ３４（第４図）とほとんど同じである
。これは主に２重ポートＲＡＭ２７０及び適切な制御論
理装置である、入力ＦＩＦＯ制御装置２７２より成る。

ＲＡＭの入力バスは前のパイプライン・プロセッサから
の入力データ・バス４２である。中性値全発生するため
の、ＯＲゲート８２（第４図）のようなＯＲゲートは存
在しない。ＲＡＭの出力バス５８はＡＬＵ３２の入力バ
スになっている（第２図）。ＭＣＵ　３６（第２図）は
入力ＦＩＦＯ読取り線５２を与え、入力として入力空き
線３８を有する。このことは出力ＦＩＦＯ書込み線５４
及び出力充満線４０に接続されている出力ＦＩＦＯ（第
４図参照）と対照的である。入力空き線２４０は反転オ
ープン・コレクタ・ドライバ２８４に接続されている。

オープン・コレクタ・ドライバ２８４の出力は入力Ｆ工
ＦＯ位置利用可能線４６であり、線４６はこのプロセッ
サと並列な他のプロセッサの他の入力ＦＩ’ＦＯ位置利
用可能線に並列に接続されている。

制御論理装置は又入力ＦＩＦＯ書込み線４４を入力とし
て有する。この線４４は前段のパイプライン・プロセッ
サから一到来する。

第８図は入力ＦＩＦＯ制御装置’２７２（第７図）の内
部を示す。入力ＦＩＦＯ３０゛と出力ＦＩＦＯ３４の制
御装置の差は出力Ｆ　工Ｆｌｏ　３４のゲート９０及び
９６への接続にある。人力ＦＩＦＯ３０では、ゲート２
９０は入力として入力ＦＩＦＯ書込み線４４及び入力Ｆ
ＩＦＯ位置利用可能線４６を有する。ゲー）　２”９６
は入力として夫々非反転入力及び反転入力に入力ＦＩＦ
Ｏ読取り線５２及び入力空き線３８を有する。他の線は
図示されたとおりである。

上述のとおり、好ましい実施例における処理構成要素は
特に他の同じ処理構成要素と並列に有利に動作できるよ
うに設計されている。この動作を援助するには極（わず
かのマイクロコードが必要である。座標変換の実行は本
発明の好ましい実施例に従う並列多重処理構成要素の利
点を説明するのに最も良い例である。代表的な図形座標
変換では、座標はデータＸ％Ｖｓ　ｚｓｌの１×４マト
リツクスとして表わされる。座標変換はこの１×４マト
リツクスに変換マトリックスと呼ばれる４×４マトリツ
クスを掛けることによって遂行される。

この演算には１２回の乗算及び９回の加算が必要である
。好ましい実施例では、このために各々４回の乗算及び
６回の加算を行う、並列な４つの処理構成要素を使用す
ることが可能である。この動作は完全にパイプライン方
式で、しかも各サイクルで新らしいデータ項目を読取っ
て、新らしい結果音生ずることが可能である。各処理構
成要素はそのＡＬＵのレジスタ中に、変換マトリックス
の単一列を含んでいる。各処理構成要素は、入力された
１×４のマトリックスと、４×１列のマトリックスとの
乗算の結果を並列に計算する。この結果を適切に順序付
けることによって、変換された座標が与えられる。通常
の図形の応用では単一の座標でな（、入力点のリストが
与えられる。並列な４つの処理構成要素には座標データ
の連続したストリームが供給され、各サイクルに１つの
データを入出力転送するように処理する。

この動作を援助するプログラミングは非常に簡単である
。入力及び出力ＦＩＦＯの使用と、これ等のトランスペ
アレントなマイクロコードのアイドル・サイクルはチッ
プの同期を簡単にする。唯一の他の援助は出力ＦＩＦＯ
中に゛ホール”′を発生する能力である６、チップを並
列に接続するためには、ユーザは単に入力及び出力ビン
を互に１対１に接続するだけでよい。この接続にはＦＩ
ＦＯ初期接続手順（ハンドシェーキング）線のみならず
データ・パスが含まれる。

第９図は、並列／パイプライン構成をなす、処理構成要
素２２に入力を与える４つの並列処理構成要素１２−１
８の接続を示した、第１図に基づく図である。第１図の
処理構成要素（プロセッサ）２４−２８は明瞭にするた
めに省略されている。

しかしながらこれ等の入力及び出力は処理構成要素１２
−１８の入力及び出力と同じように並列に接続されてい
ることに注意されたい。出力ドライバはドラ）ＡＮＤｋ
なすように構成されている。

処理構成要素はその出力バスがすべて高レベルに駆動さ
れると、ドツトＡＮＤの結果に何等の影響も与えない。

低レベルに駆動されている任意の他の処理構成要素は結
果を低レベルにする。

ＲＡＭ７０（第４図）へのバス８０をすべて１に強制す
るために制御点（第４図、線６６）が設けられている。

これはホールである。第６Ａ図及び第３Ｂ図を詳細に示
した第１ＯＡ図及び第１０Ｂ図は点変換完了後の４つの
処理構成要素の出力ＦＩＦＯの内容を示す。第１ＯＡ図
にはその中にデータを含む４つのＦＩＦＯ３４Ａ−３４
Ｄが示されている。処理構成要素Ａ（１２）はＦＩＦＯ
３４Ａの最下部に計算結果を有する。６つの他の処理構
成要素Ｂ−Ｄは各々それ等のＰ　Ｉ　Ｆ０３４Ｂ−Ｄ中
にホールを置いている。第１０Ｂ図に示したようにデー
タが読出される時は、ドツトＡＮＤ出力バス上の合成値
は処理構成要素Ａからの所望の結果である。同じように
、処理構成要素６４Ｂ−Ｄの残りの結果も他の各処理構
成要素中のホールと一線上に並んでいる。

上述の説明はすべての処理構成要素が互に固（組合され
たステップ同期で動作しなげればならないことを暗に示
している。しかしながら、この条件は必ずしも必要でな
い。上述のようにＦＩＦＯ初期接続手順線もドラ）ＡＮ
Ｄにされている。入力ＦＩＦＯ（第２図の３０）中に少
なくとも１つの自由な位置があることを示す４つの入力
ＦＩＦＯからの線（第２図、第９図の線４６）はドツト
ＡＮＤされている。パイプライン中の次の段は夫々１つ
の利用可能な位置を持つことを示す信号のＡＮＤを見て
いる。即ち、すべての処理構成要素が少なくとも１つの
利用可能な位置を有するかを見ている。同様に、出力Ｆ
ＩＦＯ中に少な（とも１つの有効なデータ片が存在する
ことを示す出力ＦＩＦＯ初期接続手順線（第２図、第９
図、線６４）はドラ）ＡＮＤされている。外部からはこ
のＡＮＤの合成しか知ることができないが、この事はす
べての処理構成要素子が少な（とも１つの有効なデータ
片を有することを示している。

第１１Ａ図及び第１１Ｂ図は上述の場合を示す。

第１１Ａ図はルーチンの極く初期の４つの出力ＦＩＦＯ
３４Ａ−３４Ｄの状態を示している。４つのすべての処
理構成要素は図形の点を読取り中であり結果を求めて計
算中であるが、そのどれも終っていない。処理構成要素
Ａを除くすべての処理構成要素はそれ等の出力ＰＩＦ０
３４Ｂ−Ｄ中に少な（とも１つのホールが置かれている
。処理構成要素Ｂ−Ｄは出力ＰＩＦＯデータ有効（ＯＦ
Ｖ）線を高レベルに駆動しようとしている。しかしなが
ら処理構成要素ＡはＯＦＶ線を低レベルに駆動しようと
する。これ等の線はドラ）ＡＮＤされているので、合成
線６２０は低レベルになる（ｄｏｎ’ｔｃａｒｅ）。そ
れは線の１つが低レベルにあるからである。これによっ
て外界はどのチップからもデータを取出すことができな
くなる。このようにして処理構成要素Ｂ−Ｄ中の最初の
ホールが望みどおり最初の結果と一線に並ぶことが保証
される。

入力ＦＩＦＯも同じようにして同期される。

並列処理構成要素の用途は点の座標変換アルゴリズムに
制限されない。共通の入力ストリームで動作するいくつ
かのセクションに分割でき、そして既知の個数の結果を
発生できる任意のアルゴリズムに本発明を適用すること
も可能である。厳密に云えば、各セクションは共通のデ
ータに操作を加えるものである必要はな（、同じアルゴ
リズムをデータに適用することすら必要でない。各処理
構成要素は一意的なマイクロコードを有するので、最初
の処理構成要素が最初のｎ個のデータ項目を読取って、
入力ストリームの残りを切捨て、第２の処理構成要素が
最初のｎ項目を切捨てて、次のｍ項目を読取り、残りを
切捨てるようにして処理全行なうことも可能である。各
アルゴリズムは異なる経路長で独立に走行できる。唯必
要なことは、各処理構成要素がこれと並列な各他の処理
構成要素からの結果の順序及び量を知って、その出力Ｆ
ＩＦＯ中の正しい位置に正しい数のホールを置くことが
できることである。

Ｆ１発明の効果 本発明に従い、従来のプロセッサよりも、マトリックス
乗算のような複雑な算術演算の実行の際のプログラム及
び制御が比較的容易な処理プロセッサ構成を実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の好ましい実施例に従う処理システムの
ブロック図である。 第２図は本発明の好ましい実施例に従う個々のプロセッ
サのブロック図である。 第３Ａ図及び第３Ｂ図は本発明に従う′ｉｆ２列に接続
されたい（つかのプロセッサの出力ＦＩＦＯの内容全例
示した図である。 第４図は第２図に示されたプロセッサの出力ＦＩＦＯの
詳細なブロック図である。 第５図は第４図に示した出力ＦＩＦＯの出力ＦＩＦＯ制
御装置の詳細なブロック図である。 第６図は第５図に示された状態マシンの状態図である。 第７図は第２図のプロセッサの入力ＦＩＦＯの詳細なブ
ロック図である。 第８図は第７図の入力ＦＩＦＯの入力ＦＩＦＯ制御装置
の詳細なブロック図である。 第９図は本発明の好ましい実施例に従う４つのプロセッ
サの接続方法を示した、第１図に基づくブロック図であ
る。 第１０Ａ図及び第１０Ｂ図は第３Ａ図及び第３Ｂ図と同
様の出力ＦＩＦＯの内容を例示した図である。 第１１Ａ図及び第１１Ｂ図は第１０Ａ図及び第１０Ｂ図
と同様の出力Ｆ　ＩＦＯ表示図である。 １２．１４．１６．１８．２２．２４．２６．２８・・
・・プロセッサ、３０・・・・入力ＦＩＦ０，３２・・
・・ＡＬＵ、３４・・・・出力ＦＩＦ０，３６・・・・
ＭＣＵ。 出、願人　インターナショナルｉつ材ス・マシーンズ・
コ〒ポレーションＦＩＧ。ＩＯＡ

Claims (1)

【特許請求の範囲】
1. 　演算論理ユニットと、出力ＦＩＦＯレジスタ・スタッ
   クと、制御ユニットとを夫々含む複数のプロセッサを有
   し、各プロセッサは、上記制御ユニットの制御の下に上
   記演算論理ユニットにおいて複数サイクルの計算の特定
   部分を夫々計算し且つその計算の結果を、上記特定部分
   の計算サイクル時間と対応するシーケンスで上記出力Ｆ
   ＩＦＯレジスタ・スタックにロードすると共に他のレジ
   スタ・スタック部分に所定の中性値をロードし、他のプ
   ロセッサの上記出力ＦＩＦＯレジスタ・スタックが上記
   中性値を出力する時に上記計算の結果を出力するように
   構成されていることを特徴とするコンピュータ・システ
   ム。