KR100425217B1 - 저전압 검출 블록의 테스트 회로 - Google Patents

저전압 검출 블록의 테스트 회로 Download PDF

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Abstract

본 발명은 저전압 검출(Low VCC Detection;LVD)시에 LVD 레벨 체크와 ROM 동작의 테스트를 한번의 동작 과정으로 진행할 수 있도록 한 것으로, 반전된 저전압 검출 테스트 신호(T_LVD)와 저전압 검출 블록의 검출 신호를 연산하여 테스트 모드가 아닌 경우에 제어 신호를 출력하는 제 1 논리 연산부;테스트 모드인 경우에 저전압 검출 블록의 검출 신호와 저전압 검출 테스트 신호(T_LVD)를 연산하여 메모리 리드 신호(ROM_read)를 출력하는 제 2 논리 연산부;상기 메모리 리드 신호(ROM_read)가 활성화되면 미리 라이트된 데이터를 출력하는 ROM과 미리 설정된 체크 패턴을 저장 출력하는 체크 패턴 설정부의 출력 데이터를 버퍼링된 저전압 검출 테스트 신호(T_LVD)를 비교 인에이블 신호(Com_enable)로 하여 비교하는 비교부;상기 버퍼링된 제 2 논리 연산부의 출력 신호와 클럭 신호(CLK)를 래치하여 제 1 LVD 플래그값을 출력하는 제 1 LVD 플래그 래치부;상기 비교부의 출력 신호를 클럭 신호(CLK)에 래치하여 제 2 LVD 플래그값을 출력하는 제 2 LVD 플래그 래치부;상기 제 1,2 LVD 플래그 래치부의 출력 신호를 각각 데이터 버스로 출력하기 위한 Rd 명령어에 의해 출력하는 버퍼들을 포함한다.

Description

저전압 검출 블록의 테스트 회로{Circuit for testing of low VCC detection block}
본 발명은 저전압 검출(Low VCC Detection;LVD)에 관한 것으로, 특히 LVD 레벨 체크와 ROM 동작의 테스트를 한번의 동작 과정으로 진행하여 테스트 방법을 단순화하고 테스트 타임을 줄일 수 있도록한 저전압 검출 블록의 테스트 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 저전압 검출 회로 및 테스트 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 저전압 검출 블록 및 테스트 블록의 구성도이다.
종래 기술의 저전압 검출 블록에 대한 테스트 회로는 LVD 레벨 체크만 가능하게 내장되어 있어 저전압 검출 블록의 테스트 동작시에 LVD 레벨을 체크한 후에 체크된 레벨값을 파워(VCC)에 대입하여 ROM dump function test를 하여야 하므로 두 번의 테스트 과정을 진행하여야 한다.
그 구성은 저전압 검출 테스트 신호(T_LVD)가 입력되는 이를 반전하는 인버터(13)와, 테스트 모드인 경우에 저전압 검출 블록(11)의 검출 신호와 저전압 검출 테스트 신호(T_LVD)를 AND 연산 출력하는 제 1 AND 게이트(14)와, 상기 인버터(13)의 반전된 저전압 검출 테스트 신호(T_LVD)와 저전압 검출 블록(11)의 검출 신호를 AND 연산하여 테스트 모드가 아닌 경우에 제어 신호를 출력하는 제 2 AND 게이트(12)와, 상기 제 1 AND 게이트(14)의 출력 신호를 클럭신호(CLK)에 의해 래치하여 플래그값을 출력하는 LVD 플래그 래치부(15)와, 상기 LVD 플래그 래치부(15)의 플래그값을 Rd 명령에 의해 데이터 버스로 출력하는 버퍼(16)로 구성된다.
이와 같은 종래 기술은 LVD 테스트 모드에서 저전압 검출 블록(11)의 출력을 단순히 래치하여 Rd 명령어에 의해 데이터 버스로 결과를 출력하는 구조이기 때문에 두 번의 테스트 과정을 거쳐야 한다.
그러나 이와 같은 종래 기술의 저전압 검출 블록 테스트 회로는 다음과 같은 문제점이 있다.
종래 기술의 저전압 검출 블록에 대한 테스트 회로는 LVD 레벨 체크만 가능하게 내장되어 있어 저전압 검출 블록의 테스트 동작시에 LVD 레벨을 체크한 후에 체크된 레벨값을 파워(VCC)에 대입하여 ROM dump function test를 하여야 하므로 두 번의 테스트 과정을 진행하여야 한다.
본 발명은 이와 같은 종래 기술의 저전압 검출 블록의 테스트 회로의 문제를 해결하기 위한 것으로, LVD 레벨 체크와 ROM 동작의 테스트를 한번의 동작 과정으로 진행하여 테스트 방법을 단순화하고 테스트 타임을 줄일 수 있도록 한 저전압 검출 블록의 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 저전압 검출 블록 및 테스트 블록의 구성도
도 2는 본 발명에 따른 저전압 검출 블록 및 테스트 블록의 구성도
도면의 주요 부분에 대한 부호의 설명
21. 저전압 검출 블록 22.24. 제 1,2 논리 연산부
23. 인버터 25a. 제 1 LVD 플래그 래치부
25b. 제 2 LVD 플래그 래치부 26a.26b.26c.26d. 제 1,2,3,4 버퍼
27. 비교부 28. ROM
29. 체크 패턴 설정부
이와 같은 목적을 달성하기 위한 본 발명에 따른 저전압 검출 블록의 테스트 회로는 반전된 저전압 검출 테스트 신호(T_LVD)와 저전압 검출 블록의 검출 신호를 연산하여 테스트 모드가 아닌 경우에 제어 신호를 출력하는 제 1 논리 연산부;테스트 모드인 경우에 저전압 검출 블록의 검출 신호와 저전압 검출 테스트 신호(T_LVD)를 연산하여 메모리 리드 신호(ROM_read)를 출력하는 제 2 논리 연산부;상기 메모리 리드 신호(ROM_read)가 활성화되면 미리 라이트된 데이터를 출력하는 ROM과 미리 설정된 체크 패턴을 저장 출력하는 체크 패턴 설정부의 출력 데이터를 버퍼링된 저전압 검출 테스트 신호(T_LVD)를 비교 인에이블 신호(Com_enable)로 하여 비교하는 비교부;상기 버퍼링된 제 2 논리 연산부의 출력 신호와 클럭신호(CLK)를 래치하여 제 1 LVD 플래그값을 출력하는 제 1 LVD 플래그 래치부;상기 비교부의 출력 신호를 클럭 신호(CLK)에 래치하여 제 2 LVD 플래그값을 출력하는 제 2 LVD 플래그 래치부;상기 제 1,2 LVD 플래그 래치부의 출력 신호를 각각 데이터 버스로 출력하기 위한 Rd 명령어에 의해 출력하는 버퍼들을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 저전압 검출 블록 및 테스트 회로에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 저전압 검출 블록 및 테스트 블록의 구성도이다.
그 구성은 저전압 검출 테스트 신호(T_LVD)가 입력되면 이를 반전하는 인버터(23)와, 테스트 모드인 경우에 저전압 검출 블록(21)의 검출 신호와 저전압 검출 테스트 신호(T_LVD)를 AND 연산하여 메모리 리드 신호(ROM_read)를 출력하는 제 2 논리 연산부(24)와, 상기 인버터(23)의 반전된 저전압 검출 테스트 신호(T_LVD)와 저전압 검출 블록(21)의 검출 신호를 AND 연산하여 테스트 모드가 아닌 경우에 제어 신호를 출력하는 제 1 논리 연산부(22)와, LVD 체크 영역을 포함하고 상기 제 2 논리 연산부(24)의 메모리 리드 신호(ROM_read)가 활성화되면 8bit의 데이터를 출력하는 ROM(28)과, 미리 설정된 체크 패턴(1010_0101)을 저장 출력하는 체크 패턴 설정부(29)와, 제 1 버퍼(26a)에 의해 버퍼링된 저전압 검출 테스트 신호(T_LVD)를 비교 인에이블 신호(Com_enable)로 하여 상기 ROM(28)과 체크 패턴 설정부(29)의 출력 데이터를 비교하는 비교부(27)와, 상기 제 2 논리 연산부(24)의 출력 신호를 버퍼링하는 제 2 버퍼(26b)와, 상기 제 2 버퍼(26b)의 출력 신호와 클럭 신호(CLK)를 래치하여 제 1 LVD 플래그값을 출력하는 제 1 LVD 플래그 래치부(25a)와, 상기 비교부(27)의 출력 신호를 클럭 신호(CLK)에 래치하여 제 2 LVD 플래그값을 출력하는 제 2 LVD 플래그 래치부(25b)와, 패스/페일 래치 결과를 데이터 버스로 출력하기 위한 Rd 명령어에 의해 상기 제 1 LVD 플래그 래치부(25a)의 출력 신호를 버퍼링하여 데이터 버스로 출력하는 제 3 버퍼(26c)와, 패스/페일 래치 결과를 데이터 버스로 출력하기 위한 Rd 명령어에 의해 상기 제 2 LVD 플래그 래치부(25b)의 출력 신호를 버퍼링하여 데이터 버스로 출력하는 제 4 버퍼(26d)를 포함하여 구성된다.
이와 같은본 발명은 LVD 테스트 모드에서 저전압 검출 블록(21)의 출력을 래치하여 데이터 버스로 출력하는 회로에 ROM Function의 동작이 가능한지를 판단하여 패스/페일 래치하여 Rd 명령어에 의해 데이터 버스로 출력하는 것이다.
이와 같은 본 발명의 저전압 검출 블록의 테스트 회로의 동작은 다음과 같다.
저전압 검출 블록(LVD)(21)은 파워(VCC)가 낮아져 정상적인 동작이 어려운 레벨로 전압이 떨어지는 경우 칩이 오동작을 하게 되는데, 이와 같은 칩의 오동작을 막는 역할을 한다.
즉, 정해진 레벨 이하로 전압이 떨어지는 경우 제어 신호(control signal)를 출력하여 칩의 동작을 정지시키거나, 리셋 시키는 역할을 한다.
여기서, LVD 레벨은 반드시 칩의 동작 레벨보다는 높아야한다. 따라서 파워를 다운시켜 LVD 레벨을 체크하고 체크된 LVD 레벨에서 칩이 동작하는지 확인하는 단계를 수행한다.
LVD 레벨을 체크하기 위해서는 LVD 테스트 모드(T_LVD)를 세팅하면 저전압 검출 블록(21)의 출력을 래치할 수 있고, 테스트 프로그램에서 Rd 명령어를 사용하여 LVD가 걸렸는지 아닌지를 판단하게 된다.
그리고 ROM(28)의 특정 영역(LVD_Check_Area) 미리 체크 패턴과 같은 값을 써두고 LVD 테스트 모드에서 LVD가 발생하면 이 영역의 값을 읽어와 체크 패턴과 비교함으로써 ROM(28)에 써둔 데이터가 에러없이 리드되는지(즉, ROM function의 동작이 패스/페일인지를) 제 2 LVD 플래그 래치부(25b)에서 래치하고 마찬가지로 테스트 프로그램에서 Rd 명령어에 의해 출력한다.
이와 같이 Rd 명령어에 의해 읽어낸 제 1,2 LVD 플래그 래치부(25a)(25b)의 결과값에 따른 판단 조건은 다음의 표 1과 같다.
제1LVD 플래그값 제2LVD 플래그값 판단 결과
0 × VCC 〉LVD 레벨
1 0 VCC ≤LVD 레벨 ≤ROM Function 동작
1 1 VCC ≤LVD 레벨 ≥ROM function 동작
이와 같은 판단 조건에 의해 제 1,2 플래그값 모두가 "1"인 경우에는 VCC가 LVD 레벨이고, 이 레벨의 VCC에서 ROM Function이 정상 동작하므로 칩은 패스로 판단할 수 있다.
이와 같은 본 발명에 따른 저전압 검출 블록의 테스트 회로는 다음과 같은 효과가 있다.
본 발명에 따른 저전압 검출 블록에 대한 테스트 회로는 LVD 레벨 체크와ROM dump function test를 한번의 과정으로 진행할 수 있어 테스트 시간을 줄일 수 있다.
또한, 테스트 동작시에 LVD 레벨을 체크한 후에 체크된 레벨값을 파워(VCC)에 대입하는 과정을 필요로 하지 않으므로 테스트 방법을 단순화하는 효과가 있다.

Claims (3)

  1. 반전된 저전압 검출 테스트 신호(T_LVD)와 저전압 검출 블록의 검출 신호를 연산하여 테스트 모드가 아닌 경우에 제어 신호를 출력하는 제 1 논리 연산부;
    테스트 모드인 경우에 저전압 검출 블록의 검출 신호와 저전압 검출 테스트 신호(T_LVD)를 연산하여 메모리 리드 신호(ROM_read)를 출력하는 제 2 논리 연산부;
    상기 메모리 리드 신호(ROM_read)가 활성화되면 미리 라이트된 데이터를 출력하는 ROM과 미리 설정된 체크 패턴을 저장 출력하는 체크 패턴 설정부의 출력 데이터를 버퍼링된 저전압 검출 테스트 신호(T_LVD)를 비교 인에이블 신호(Com_enable)로 하여 비교하는 비교부;
    상기 버퍼링된 제 2 논리 연산부의 출력 신호와 클럭 신호(CLK)를 래치하여 제 1 LVD 플래그값을 출력하는 제 1 LVD 플래그 래치부;
    상기 비교부의 출력 신호를 클럭 신호(CLK)에 래치하여 제 2 LVD 플래그값을 출력하는 제 2 LVD 플래그 래치부;
    상기 제 1,2 LVD 플래그 래치부의 출력 신호를 각각 데이터 버스로 출력하기 위한 Rd 명령어에 의해 출력하는 버퍼들을 포함하는 것을 특징으로 하는 저전압 검출 블록의 테스트 회로.
  2. 제 1 항에 있어서, 저전압 검출 블록의 검출 신호(LVD)가 정해진 레벨 이하로 전압이 떨어지는 경우 제어 신호(control signal)를 출력하여 칩의 동작을 정지시키거나, 리셋 시키는 것을 특징으로 하는 저전압 검출 블록의 테스트 회로.
  3. 제 1 항 또는 제 2 항에 있어서, LVD 레벨을 칩의 동작 레벨보다는 높게 설정하여 파워를 다운시켜 LVD 레벨을 체크하고 체크된 LVD 레벨에서 칩이 동작하는지 확인하는 단계를 수행하는 것을 특징으로 하는 저전압 검출 블록의 테스트 회로.
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