JPH0239247A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0239247A JPH0239247A JP63188917A JP18891788A JPH0239247A JP H0239247 A JPH0239247 A JP H0239247A JP 63188917 A JP63188917 A JP 63188917A JP 18891788 A JP18891788 A JP 18891788A JP H0239247 A JPH0239247 A JP H0239247A
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- 238000012545 processing Methods 0.000 claims description 14
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
本発明の原理説明 （第１〜４図）本発明の一実
施例 （第５図） 発明の効果 〔（概要〕 試験回路を内蔵したマイクロプロセ・ノサに関し、ＬＳ
Ｉデバイスのチップサイズの大幅な増大を招くことなく
、現在手持ちのＬＳ■テスタでマイクロコンピュータの
処理速度に合わせた試験ができるようにし、より安価な
ＬＳＩを供給できるようにしたマイクロプロセッサを提
供することを目的とし、 中央処理部、アドレスデコード回路およびボート回路を
有し、中央処理部、アドレスデコード回路およびボート
回路間でバスを介してデータの授受を行うとともに、該
アドレスデコード回路の内部にテスト制御回路を設け、
該テスト制御時には該テスト制御回路を制御することに
より、バスの内容を該ボート回路に書き込むように構成
する。
施例 （第５図） 発明の効果 〔（概要〕 試験回路を内蔵したマイクロプロセ・ノサに関し、ＬＳ
Ｉデバイスのチップサイズの大幅な増大を招くことなく
、現在手持ちのＬＳ■テスタでマイクロコンピュータの
処理速度に合わせた試験ができるようにし、より安価な
ＬＳＩを供給できるようにしたマイクロプロセッサを提
供することを目的とし、 中央処理部、アドレスデコード回路およびボート回路を
有し、中央処理部、アドレスデコード回路およびボート
回路間でバスを介してデータの授受を行うとともに、該
アドレスデコード回路の内部にテスト制御回路を設け、
該テスト制御時には該テスト制御回路を制御することに
より、バスの内容を該ボート回路に書き込むように構成
する。
本発明は、マイクロプロセッサに係り、詳しくは試験回
路を内蔵するマイクロプロセッサに関する。
路を内蔵するマイクロプロセッサに関する。
ＬＳＩは、個別素子を集積化し、複雑な機能を達成した
一つのシステムとみなされるので、個別素子固有の信頼
性の問題に、集積化したための問題が加わる。このよう
なＬＳＩにおいて信頼性は最も重要なものの一つであり
、そのためＬＳＩの試験（テスト）が行われる。ＬＳＩ
のテストは被測定ＬＳＩに試験パターンまたは信号を入
力し、ＬＳＩからの出力値を期待値と比較してＬＳＩの
機能の良否を判定したり、入出力信号、電源部分の電圧
、電流などのアナログ値を測定する等して行われる。
一つのシステムとみなされるので、個別素子固有の信頼
性の問題に、集積化したための問題が加わる。このよう
なＬＳＩにおいて信頼性は最も重要なものの一つであり
、そのためＬＳＩの試験（テスト）が行われる。ＬＳＩ
のテストは被測定ＬＳＩに試験パターンまたは信号を入
力し、ＬＳＩからの出力値を期待値と比較してＬＳＩの
機能の良否を判定したり、入出力信号、電源部分の電圧
、電流などのアナログ値を測定する等して行われる。
このように、マイクロプロセッサを安定して供給するた
めに各種モード試験が行われているが、マイクロプロセ
ッサの大規模集積化、高機能化に伴い、試験方法が増々
複雑化しており、試験に要する時間が増大し、製品のコ
スト低減を妨げる原因となっており、試験時間の短縮が
望まれている。
めに各種モード試験が行われているが、マイクロプロセ
ッサの大規模集積化、高機能化に伴い、試験方法が増々
複雑化しており、試験に要する時間が増大し、製品のコ
スト低減を妨げる原因となっており、試験時間の短縮が
望まれている。
そのため、素子の内部で自己試験を行う自己試験の手法
が開発されているが、自己試験のためには試験用の外部
端子を設けることが必要となる。
が開発されているが、自己試験のためには試験用の外部
端子を設けることが必要となる。
自己試験法（ｓｅｌｆ −ｔｅｓｔｉｓ）は入力試験パ
ターンの発生や試験結果の判定をＬＳＩ自体で行うもの
であり、高価なＬＳＩテスタを使用しないで機能検査が
できる利点がある。
ターンの発生や試験結果の判定をＬＳＩ自体で行うもの
であり、高価なＬＳＩテスタを使用しないで機能検査が
できる利点がある。
このような試験が行われる従来のマイクロプロセッサと
しては、例えばＲＡＭ、ＲＯＭ等のメモリやインターフ
ェースを内蔵したｌチップマイクロプロセッサがある。
しては、例えばＲＡＭ、ＲＯＭ等のメモリやインターフ
ェースを内蔵したｌチップマイクロプロセッサがある。
この１チツプマイクロプロセッサ内部の中央処理部やメ
モリ、インク−フェース間は所定のバスによりつながれ
ているが、通常アドレスバスからチップ外部にアドレス
を出力することはない。
モリ、インク−フェース間は所定のバスによりつながれ
ているが、通常アドレスバスからチップ外部にアドレス
を出力することはない。
しかしながら、このような従来のマイクロプロセッサに
あってはＬＳＩテスタを用いるもの、Ｌｓｒに試験用回
路を組み込むもの何れの試験方法にあっても次のような
問題点があった。
あってはＬＳＩテスタを用いるもの、Ｌｓｒに試験用回
路を組み込むもの何れの試験方法にあっても次のような
問題点があった。
（１）近年のマイクロプロセッサの処理速度の向上に伴
い、試験サイクルの高速化が必要となっているが、マイ
クロプロセッサの速度に合わせた試験を行おうとすると
、ＬＳＩテスタと呼ばれる高価な機械をそのたびに購入
しなければならず、また現在手持ちのＬＳＩテスタで代
用しようとすると、ＬＳＩの方で試験時にはわざと低速
の信号を出すことでＬＳＩテスタに動作をあわせなけれ
ばならず、試験時間が長くなり、ＬＳＩの単価がその分
高くなってしまう。
い、試験サイクルの高速化が必要となっているが、マイ
クロプロセッサの速度に合わせた試験を行おうとすると
、ＬＳＩテスタと呼ばれる高価な機械をそのたびに購入
しなければならず、また現在手持ちのＬＳＩテスタで代
用しようとすると、ＬＳＩの方で試験時にはわざと低速
の信号を出すことでＬＳＩテスタに動作をあわせなけれ
ばならず、試験時間が長くなり、ＬＳＩの単価がその分
高くなってしまう。
（ＩＩ）従来のマイクロプロセッサでは試験時間の短縮
とＬＳＩの高速化に対応するために、マイクロプロセッ
サ内部に試験用の回路を入れて、上記（Ｉ）の問題点に
対処してきた。ところが、この試験回路は試験以外には
使用されないために、ユーザからみた機能が同等のもの
と比べるとＬＳＩのチップサイズの増大を招く結果とな
っている。また、この回路を採用しても電圧１ｎ囲によ
ってはＬＳＩの応答に追従できなくなり、ユーザの立場
なら良品となるものを不良と判別してしまうことも生じ
うる。
とＬＳＩの高速化に対応するために、マイクロプロセッ
サ内部に試験用の回路を入れて、上記（Ｉ）の問題点に
対処してきた。ところが、この試験回路は試験以外には
使用されないために、ユーザからみた機能が同等のもの
と比べるとＬＳＩのチップサイズの増大を招く結果とな
っている。また、この回路を採用しても電圧１ｎ囲によ
ってはＬＳＩの応答に追従できなくなり、ユーザの立場
なら良品となるものを不良と判別してしまうことも生じ
うる。
したがって、上記（Ｉ）、（ＩＩ）何れの場合であって
も出来上がったＬＳＩの値段が高くならざるを得ないと
いう問題点があった。
も出来上がったＬＳＩの値段が高くならざるを得ないと
いう問題点があった。
そこで本発明は、試験時にはごくわずかの試験回路の付
加で済み、ユーザに開放された部分の凹路を試験すると
きには別の機能として流用できるようにし、ＬＳＩデバ
イスのチップサイズの大幅な増大を招くことなく、現在
手持ちのＬＳＩテスタでマイクロコンピュータの処理速
度に合わせた試験ができるようにし、より安価なＬＳＩ
を供給できるようにしたマイクロプロセッサを提供する
ことを目的としている。
加で済み、ユーザに開放された部分の凹路を試験すると
きには別の機能として流用できるようにし、ＬＳＩデバ
イスのチップサイズの大幅な増大を招くことなく、現在
手持ちのＬＳＩテスタでマイクロコンピュータの処理速
度に合わせた試験ができるようにし、より安価なＬＳＩ
を供給できるようにしたマイクロプロセッサを提供する
ことを目的としている。
本発明によるマイクロプロセッサは上記目的達成のため
、中央処理部、アドレスデコード回路およびボート回路
を有し、中央処理部、アドレスデコード回路およびボー
ト回路間でバスを介してデータの授受を行うとともに、
該アドレスデコード回路の内部にテスト制御回路を設け
、酸テスト制御時には該テスト制御回路を制御すること
により、バスの内容を該ボート回路に書き込むように構
成する。
、中央処理部、アドレスデコード回路およびボート回路
を有し、中央処理部、アドレスデコード回路およびボー
ト回路間でバスを介してデータの授受を行うとともに、
該アドレスデコード回路の内部にテスト制御回路を設け
、酸テスト制御時には該テスト制御回路を制御すること
により、バスの内容を該ボート回路に書き込むように構
成する。
本発明では、アドレスデコード回路の内部にテスト制御
回路が設けられ、テスト制御時には該テスト制御回路を
制御することによりバスの内容が該ボート回路に書き込
まれる。
回路が設けられ、テスト制御時には該テスト制御回路を
制御することによりバスの内容が該ボート回路に書き込
まれる。
すなわち、マイクロプロセッサの試験回路のうち、通常
機能ではＣＰＵの制御下にあるボート回路およびそのボ
ート回路とＣＰＵとの間のインタフェース回路（アドレ
スデコード回路）が試験時だけ機能が切り換えられる。
機能ではＣＰＵの制御下にあるボート回路およびそのボ
ート回路とＣＰＵとの間のインタフェース回路（アドレ
スデコード回路）が試験時だけ機能が切り換えられる。
したがって、低電圧下でのデバイス速度の低下によるみ
かけ上のマージン不良が削減され、良品を不良品と誤判
別することがなくなり、また、ごくわずかの試験回路で
済むからチップサイズの増大は最小限のものとなる。そ
の結果、マイクロプロセッサのコストが大幅に低減する
。
かけ上のマージン不良が削減され、良品を不良品と誤判
別することがなくなり、また、ごくわずかの試験回路で
済むからチップサイズの増大は最小限のものとなる。そ
の結果、マイクロプロセッサのコストが大幅に低減する
。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係るマイクロプロセッサの原理を
説明する図であり、第１図はマイクロコンピュータの構
成図、第２図は通常時のｃｐｕから端子へのデータ出力
図、第３図は通常時の端子からＣＰ Ｕへのデータ入力
図、第４図は試験時の端子のデータ出力図を示している
。第１図において、１はマイクロコンピュータ（マイク
ロプロセッサ）であり、マイクロコンピュータｌは中央
処理のためのＣＰＵ （中央処理部）２、ユーザに開放
されたボート回路３、ＣＰＵ２とボート回路３の間にあ
って相互のデータの通信を制御するためのアドレスデコ
ード回路（インターフェース回路）４、ボート回路３と
ＬＳＩ外部とのデータのやりとりを行う端子５、ＣＰＵ
２、ボート回路３およびアドレスデコード回路４をつな
くバス６とにより構成される。アドレスデコード回路４
の内部にはボート回路３の試験／通常動作を制御するた
めのテスト制御回路７が内蔵されており、テスト制御回
路７には試験信号８が入力され、この試験信号８によっ
てボート回路３の試験／通常動作が制御される。試験１
３号８はボート回路３を介して外部から入力するか、あ
るいはソフトウェアで発生させてレジスタにランチする
。なお、９はＣＰＵ２のアドレス空間の一部にあるボー
ト回路３をセレクトするためのセレクト信号であり、セ
レクトされるとこのセレクト信号９がアクティブとなる
。
説明する図であり、第１図はマイクロコンピュータの構
成図、第２図は通常時のｃｐｕから端子へのデータ出力
図、第３図は通常時の端子からＣＰ Ｕへのデータ入力
図、第４図は試験時の端子のデータ出力図を示している
。第１図において、１はマイクロコンピュータ（マイク
ロプロセッサ）であり、マイクロコンピュータｌは中央
処理のためのＣＰＵ （中央処理部）２、ユーザに開放
されたボート回路３、ＣＰＵ２とボート回路３の間にあ
って相互のデータの通信を制御するためのアドレスデコ
ード回路（インターフェース回路）４、ボート回路３と
ＬＳＩ外部とのデータのやりとりを行う端子５、ＣＰＵ
２、ボート回路３およびアドレスデコード回路４をつな
くバス６とにより構成される。アドレスデコード回路４
の内部にはボート回路３の試験／通常動作を制御するた
めのテスト制御回路７が内蔵されており、テスト制御回
路７には試験信号８が入力され、この試験信号８によっ
てボート回路３の試験／通常動作が制御される。試験１
３号８はボート回路３を介して外部から入力するか、あ
るいはソフトウェアで発生させてレジスタにランチする
。なお、９はＣＰＵ２のアドレス空間の一部にあるボー
ト回路３をセレクトするためのセレクト信号であり、セ
レクトされるとこのセレクト信号９がアクティブとなる
。
以上の構成において、通常時と試験時に分けて作用を説
明する。
明する。
（ＬＳＩ へデー ると ）第２図に示す
ように、ＣＰＵ２から出力されたアドレスがバス６を経
由してアドレスデコード回路４に伝達され、ここでデコ
ードされることでボート回路３の所定ポートを選択する
。次に、バス６を経由してデータがＣＰＵ２からボート
回路３に書き込まれ、その結果、端子５から外部にデー
タが出力される。
ように、ＣＰＵ２から出力されたアドレスがバス６を経
由してアドレスデコード回路４に伝達され、ここでデコ
ードされることでボート回路３の所定ポートを選択する
。次に、バス６を経由してデータがＣＰＵ２からボート
回路３に書き込まれ、その結果、端子５から外部にデー
タが出力される。
（ＬＳＩ ”−ると ）
第３図に示すようにＣＰＵ２から出力されたアドレスが
バス６を経由してアドレスデコード回路４に伝達され、
ここでデコードされることでボート回路３の所定ポート
を選択する。次に、そのとき端子５に入力されていたデ
ータがボート回路３とバス６を経由してＣＰＵ２に書き
込まれ、その結果、端子５からデータが入力される。
バス６を経由してアドレスデコード回路４に伝達され、
ここでデコードされることでボート回路３の所定ポート
を選択する。次に、そのとき端子５に入力されていたデ
ータがボート回路３とバス６を経由してＣＰＵ２に書き
込まれ、その結果、端子５からデータが入力される。
拭談詩
内部バスの内容を逐次端子へ出力するようにするため、
第４図に示すように試験信号８によってＣＰＵ２の動作
の如何に拘わらずボート回路３のボートを毎サイクル選
択し、毎サイクル常にバス６の内容がボート回路３に書
き込まれるようにする。その結果、端子５から出力され
るデータは各サイクルの内部バスの内容となる。なお、
マイクロコンピュータ１には実際には図示のＣＰＵ２、
ポート回路３、アドレスデコード回路４の他に、ＲＯＭ
とかＲＡＭ等がつながれており、例えばＲＡＭの試験を
行いたいときにはアドレスデコード回路４に何らかの方
法でアドレスを乗せておき、ＲＡＭをセレクトしたらバ
スにデータをはき出させると、ボート回路３はそのデー
タを自動的に取り込んで端子５に出力する。
第４図に示すように試験信号８によってＣＰＵ２の動作
の如何に拘わらずボート回路３のボートを毎サイクル選
択し、毎サイクル常にバス６の内容がボート回路３に書
き込まれるようにする。その結果、端子５から出力され
るデータは各サイクルの内部バスの内容となる。なお、
マイクロコンピュータ１には実際には図示のＣＰＵ２、
ポート回路３、アドレスデコード回路４の他に、ＲＯＭ
とかＲＡＭ等がつながれており、例えばＲＡＭの試験を
行いたいときにはアドレスデコード回路４に何らかの方
法でアドレスを乗せておき、ＲＡＭをセレクトしたらバ
スにデータをはき出させると、ボート回路３はそのデー
タを自動的に取り込んで端子５に出力する。
この結果、各命令・リソース動作が内部サイクル単位で
詳細に得られるため、各動作の試験はその動作を行うだ
けで自動的に外部へ伝達されることになり、従来のよう
に結果をＣＰＵで読んでから改めてポート回路に出す手
間がなく、そのため、高精度、かつ短時間でＬＳＩの試
験を行うことができる。また、データ出力はボート回路
３で一旦ラッチして出力されるため、内部動作の１サイ
クル分の出力期間が保証でき、出力が安定した時刻を見
計らって試験すれば、電圧が低くなりＬＳＩのスピード
が低下しても安定して試験を行うことができる。
詳細に得られるため、各動作の試験はその動作を行うだ
けで自動的に外部へ伝達されることになり、従来のよう
に結果をＣＰＵで読んでから改めてポート回路に出す手
間がなく、そのため、高精度、かつ短時間でＬＳＩの試
験を行うことができる。また、データ出力はボート回路
３で一旦ラッチして出力されるため、内部動作の１サイ
クル分の出力期間が保証でき、出力が安定した時刻を見
計らって試験すれば、電圧が低くなりＬＳＩのスピード
が低下しても安定して試験を行うことができる。
次に、上記原理に基づく具体的実施例につき第５図を参
照して説明する。
照して説明する。
第５図は本発明の一実施例を示す図であり、スタンバイ
制御回路を備えたものを示している。第１〜４図に示す
原理説明図と同一構成部分には同一番号を付して説明を
省略する。第５図において、４はアドレスデコード回路
、スタンバイ制御回路１０であり、１１〜２０はバス６
からの信号が入力される端子、２１〜２４はスタンバイ
制御回路１０を制御するため制御信号が入力される端子
、２５．２６はクロックＫＡＰ、ＫＢＰが入力される端
子である。また、２７〜２９はポート回路３のボートを
選択する信号（セレクト信号９に相当する。例えば、端
子２７に出力されるＰＤＲＯＷはボードデータレジスタ
の“０”のライトを示す。）が出力される端子、３０〜
３２はアドレスデコード回路４の出力端子（例えば、端
子３１に出力されるＤＤＲＯＷはデータディレクション
レジスタの“Ｏ”のライトを示す。）、３３はスタンバ
イ制御回路１０の出力端子、３４．３５はクロック信号
ＫＡＰＷ、ＫＢＰＷの出力端子である。アドレスデコー
ド回路４、スタンバイ制御回路ＩＯは以下に述べる各素
子により構成される。すなわち、アドレスデコード回路
４はＮＯＲゲート４１、ＮＡＮＤゲート４２〜５０およ
びインバータ５１〜６３からなる本来のアドレスデコー
ド回路と、アンドゲート６４〜６７、ＮＯＲゲート６８
．６９およびインバータ７０からなるテスト制御回路７
とにより構成される。また、スタンバイ制御回路１０は
ラッチ７１．７２、ＮＡＮＤゲート７３．７４、ＮＯＲ
ゲート７５．７６およびインバータ７７〜８２により構
成される。
制御回路を備えたものを示している。第１〜４図に示す
原理説明図と同一構成部分には同一番号を付して説明を
省略する。第５図において、４はアドレスデコード回路
、スタンバイ制御回路１０であり、１１〜２０はバス６
からの信号が入力される端子、２１〜２４はスタンバイ
制御回路１０を制御するため制御信号が入力される端子
、２５．２６はクロックＫＡＰ、ＫＢＰが入力される端
子である。また、２７〜２９はポート回路３のボートを
選択する信号（セレクト信号９に相当する。例えば、端
子２７に出力されるＰＤＲＯＷはボードデータレジスタ
の“０”のライトを示す。）が出力される端子、３０〜
３２はアドレスデコード回路４の出力端子（例えば、端
子３１に出力されるＤＤＲＯＷはデータディレクション
レジスタの“Ｏ”のライトを示す。）、３３はスタンバ
イ制御回路１０の出力端子、３４．３５はクロック信号
ＫＡＰＷ、ＫＢＰＷの出力端子である。アドレスデコー
ド回路４、スタンバイ制御回路ＩＯは以下に述べる各素
子により構成される。すなわち、アドレスデコード回路
４はＮＯＲゲート４１、ＮＡＮＤゲート４２〜５０およ
びインバータ５１〜６３からなる本来のアドレスデコー
ド回路と、アンドゲート６４〜６７、ＮＯＲゲート６８
．６９およびインバータ７０からなるテスト制御回路７
とにより構成される。また、スタンバイ制御回路１０は
ラッチ７１．７２、ＮＡＮＤゲート７３．７４、ＮＯＲ
ゲート７５．７６およびインバータ７７〜８２により構
成される。
以上の構成において、通常は試験信号ａ ＤＢＯＵＴＸ
力＜Ｈ”レベルでテスト制御回路７に入力されている。
力＜Ｈ”レベルでテスト制御回路７に入力されている。
したがって、ＣＰＵ２によって選択されたアドレスに対
するデコード出力のみがアクティブとなり、ボート回路
３を活性化する。試験時はＤＢＯＵＴＸが“Ｌ”レベル
でテスト制御回路７に入力され、サイクルを示す信号Ｋ
ＡＰが“Ｉ］″になるたびにポート回路３を活性化し、
端子へ出力させる。
するデコード出力のみがアクティブとなり、ボート回路
３を活性化する。試験時はＤＢＯＵＴＸが“Ｌ”レベル
でテスト制御回路７に入力され、サイクルを示す信号Ｋ
ＡＰが“Ｉ］″になるたびにポート回路３を活性化し、
端子へ出力させる。
このように、試験に必要な回路はごくわずかであるので
、ＬＳＩの面積の増大を必要最小限に止めることができ
る。また、この例で示すように試験信号８、すなわちＤ
ＢＯＵＴは１本の信号であるから、端子からでも、レジ
スタの出力からでも生成することができる。
、ＬＳＩの面積の増大を必要最小限に止めることができ
る。また、この例で示すように試験信号８、すなわちＤ
ＢＯＵＴは１本の信号であるから、端子からでも、レジ
スタの出力からでも生成することができる。
以上説明したように、本発明によれば高速動作をするマ
イクロコンピュータに対してより短時間で安定した試験
を行うことができ、ＬＳＩの単価低減に寄与するところ
が大きい。
イクロコンピュータに対してより短時間で安定した試験
を行うことができ、ＬＳＩの単価低減に寄与するところ
が大きい。
本発明によれば、ＬＳＩデバイスのチップサイプの大幅
な増大を招くことなく現在手持ちのＬＳＩテスタでマイ
クロコンピュータの処理速度に合わせた試験を行うこと
ができ、安価なＬＳＩを供給することができる。
な増大を招くことなく現在手持ちのＬＳＩテスタでマイ
クロコンピュータの処理速度に合わせた試験を行うこと
ができ、安価なＬＳＩを供給することができる。
第１〜４図は本発明に係るマイクロプロセッサの原理を
説明するための図であり、 第１図はそのマイクロコンピュータの構成図、第２図は
その通常時のＣＰＵから端子へのデータ出力図、 第３図はその通常時の端子からＣＰＵへのデータ入力図
、 第４図はその試験時の端子のデータ出力図、第５図は本
発明に係るマイクロプロセッサの一実施例を示すそのア
ドレスデコード回路の構成図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ （中央処理部）、３・・・・・・ボート回路、 ４・・・・・・アドレスデコード回路、５・・・・・・
端子、 ６・・・・・・バス、 ７・・・・・・テスト制御回路、 ８・・・・・・試験信号、 ９・・・・・・セレクト信号、 １１〜２０．２７〜２９・・・・・・端子、６４〜６７
・・・・・・アンドゲート、６８．６９・・・・・・Ｎ
ＯＲゲート、７０・・・・・・インバータ。 代 理 人 弁理士 井 桁 Ｎ 〈二ニー／′ ｌ 二マイクロコンピュータ ５：端子 ６ ；バス ７；テスト制御御回路 ９：セレクト信号 原理説明のマイクロコンピュータの構成図第１図 原理説明の通常時のＣＰＵから端子へのデータ出力図第
２図 原理説明の通常時の端子からＣＰＵへのデータ出力口原
理説明の試験時の端子のデータ出力図第４図
説明するための図であり、 第１図はそのマイクロコンピュータの構成図、第２図は
その通常時のＣＰＵから端子へのデータ出力図、 第３図はその通常時の端子からＣＰＵへのデータ入力図
、 第４図はその試験時の端子のデータ出力図、第５図は本
発明に係るマイクロプロセッサの一実施例を示すそのア
ドレスデコード回路の構成図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ （中央処理部）、３・・・・・・ボート回路、 ４・・・・・・アドレスデコード回路、５・・・・・・
端子、 ６・・・・・・バス、 ７・・・・・・テスト制御回路、 ８・・・・・・試験信号、 ９・・・・・・セレクト信号、 １１〜２０．２７〜２９・・・・・・端子、６４〜６７
・・・・・・アンドゲート、６８．６９・・・・・・Ｎ
ＯＲゲート、７０・・・・・・インバータ。 代 理 人 弁理士 井 桁 Ｎ 〈二ニー／′ ｌ 二マイクロコンピュータ ５：端子 ６ ；バス ７；テスト制御御回路 ９：セレクト信号 原理説明のマイクロコンピュータの構成図第１図 原理説明の通常時のＣＰＵから端子へのデータ出力図第
２図 原理説明の通常時の端子からＣＰＵへのデータ出力口原
理説明の試験時の端子のデータ出力図第４図
Claims (1)
- 【特許請求の範囲】 中央処理部、アドレスデコード回路およびボート回路を
有し、 中央処理部、アドレスデコード回路およびボート回路間
でバスを介してデータの授受を行うとともに、 該アドレスデコード回路の内部にテスト制御回路を設け
、 該テスト制御時には該テスト制御回路を制御することに
より、バスの内容を該ボート回路に書き込むようにした
ことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188917A JPH0239247A (ja) | 1988-07-28 | 1988-07-28 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188917A JPH0239247A (ja) | 1988-07-28 | 1988-07-28 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239247A true JPH0239247A (ja) | 1990-02-08 |
Family
ID=16232146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188917A Pending JPH0239247A (ja) | 1988-07-28 | 1988-07-28 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239247A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123455A (en) * | 1981-01-23 | 1982-07-31 | Nec Corp | Instruction executing device |
| JPS59211123A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-07-28 JP JP63188917A patent/JPH0239247A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123455A (en) * | 1981-01-23 | 1982-07-31 | Nec Corp | Instruction executing device |
| JPS59211123A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体集積回路 |
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