JPH1153221A - 情報処理方法および情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 既に開発されたＬＳＩを流用して新規に開発
する場合に、設計は新規開発のブロックに対して行う
が、機能検証等においては、流用する回路を含めた１チ
ップレベルのシステムシミュレーションが必須なため、
シミュレーション時間が開発期間短縮の妨げであった。
本発明は流用する回路を含むＬＳＩ開発において高速な
システムシミュレーションを提供することを目的とす
る。 【解決手段】 流用する既に開発されたマイクロコンピ
ュータ７に予め、内部信号をＬＳＩ外部に電気的に接続
する手段と、内部信号をＬＳＩ外部から制御する手段を
設け、新規開発ブロックにアクセスがあると、バスサイ
クル検出回路１０により、新規ブロックでのアクセスを
検出し、シミュレーション実行部２に、内部信号のアド
レス、データ等を渡すことで、ＬＳＩ内部の転送サイク
ルをシミュレーション実行部２でシミュレーション可能
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータコアやＤＳＰコアを流用して設計される半導体集積
回路等のデータ処理手段の設計検証およびそのソフトウ
ェア検証を行うための情報処理方法、ならびに、上記の
データ処理手段およびこのデータ処理手段の設計検証お
よびそのソフトウェア検証に用いられるシミュレーショ
ン装置からなる情報処理装置に関するものである。

【０００２】

【従来の技術】近年、マイクロコンピュータコアやＤＳ
Ｐコアを流用した半導体集積回路の開発が重視されてき
ている。コアを流用して半導体集積回路の開発を行う場
合、ハードウェア記述言語（例えばＶＨＤＬ）で記述さ
れたコアのライブラリが使用されている。新規設計部分
をコアと同一の言語で設計し、システムシミュレーショ
ンにより半導体集積回路全体のシミュレーションを実施
することで、設計検証が行われている。

【０００３】また、コアがマイクロコンピュータコアや
ＤＳＰコアの場合、そのソフトウエアを開発する必要が
ある。ソフトウェア開発の場合、上記シミュレーション
ではさらに速度的な課題が大きい。回路規模やソフトウ
ェアシミュレータのアルゴリズムおよび使用可能なコン
ピュータ等にも依存するが、通常、実際の半導体集積回
路の動作の１０万分の１程度しかシミュレーションでき
ない。

【０００４】以上の理由から、同一のコアが用いられ既
に開発された半導体集積回路を用いてソフトウェアの検
証が行われ、新規の半導体集積回路ができてから再度新
規の半導体集積回路を用いて検証が行われている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、半導体集積回路の設計検証において、
設計は新規ブロックだけで良いが、設計検証には流用す
るコア部分を含めた半導体集積回路全体のシミュレーシ
ョンを行うため、シミュレーションに要する時間が大き
くなり、開発期間が長くなるという課題がある。

【０００６】また、システムシミュレーションを高速に
行うため、流用するコアをハードウェア記述言語とは別
な言語（例えばＣ言語）で記述する場合もあるが、シミ
ュレーション速度の大幅な向上にはならない。また、通
常流用するコア部分はフルの半導体プロセスで製造され
ており、これを流用した新規半導体集積回路も同じプロ
セスで製造する必要があるため、製造期間が長くなると
いう課題がある。

【０００７】また、ソフトウェアの開発においては、新
規の半導体集積回路の設計中にはソフトウェアの検証は
行われず、実際の半導体集積回路ができてから、ソフト
ウェアの検証を行うため、開発期間が長くなるという課
題がある。そこで、本発明はマイクロバンプボンディン
グ（以後、ＭＢＢと略す）技術等を使うことで、半導体
集積回路のチップ面積を比較的増大させることなく、チ
ップ内部の信号をトレースおよび駆動できる点に新たに
着目し、ハードウエアでの動作がソフトウエアでのシミ
ュレーションに比べて非常に高速な点を利用して、新規
設計の回路のみソフトウエアでシミュレーションするこ
とで、システムシミュレーションの高速化を図ってい
る。また、新規設計の回路を比較的製造期間の短いゲー
トアレイやフィールドプログラミングロジックアレイ等
で実現し、製造期間の短縮を図っている。

【０００８】したがって、本発明の目的は、流用する回
路を含む半導体集積回路開発において、開発期間の短縮
を図ることができる情報処理方法および情報処理装置を
提供することである。

【０００９】

【課題を解決するための手段】本発明の請求項１記載の
情報処理方法は、既に開発されたデータ処理手段を流用
して新規データ処理手段を開発する際に、前記新規デー
タ処理手段のうち、前記データ処理手段から流用する第
１の回路ブロックは前記データ処理手段でハードウェア
的にシステムシミュレーション環境を構築し、新規開発
する第２の回路ブロックは外部のシミュレータでソフト
ウェア的にシステムシミュレーション環境を構築するこ
とを特徴とする。

【００１０】この構成によると、新規データ処理手段の
うち、データ処理手段から流用する第１の回路ブロック
はデータ処理手段でハードウェア的にシステムシミュレ
ーション環境を構築し、新規開発する第２の回路ブロッ
クは外部のシミュレータでソフトウェア的にシステムシ
ミュレーション環境を構築するので、シミュレーション
を高速に実行でき、開発期間の短縮が図れる。

【００１１】本発明の請求項２記載の情報処理装置は、
複数の命令からなるプログラムに基づいて動作し、少な
くとも第１の実行手段を含むデータ処理手段と、プログ
ラムを格納するプログラム格納手段と、データ処理手段
の内部信号の一部をデータ処理手段の外部に電気的に接
続する接続手段と、接続手段から得られる情報に基づい
て、データ処理手段で処理しようとする命令が第１の実
行手段で実行する第１の種類の命令であるか、そうでな
い第２の種類の命令であるかを判断する判断手段と、判
断手段が、データ処理手段で処理しようとする命令が第
２の種類の命令であると判断した場合に、第１の実行手
段における命令の実行をデータ処理手段の外部から停止
する制御手段と、接続手段から受け取った内部信号の一
部を外部に転送するとともに、外部から入力されるデー
タに基づいて生成された信号を接続手段を介してデータ
処理手段に転送する通信手段とを備え、データ処理手段
は、第２の種類の命令を第１の実行手段で実行すること
なく、接続手段から得られる信号に基づいて第２の種類
の命令の処理を行うようにしたことを特徴とする。

【００１２】この構成によると、新規データ処理手段の
うち、データ処理手段から流用する第１の回路ブロック
はデータ処理手段でハードウェア的にシステムシミュレ
ーション環境を構築し、新規開発する第２の回路ブロッ
クは外部のシミュレータでソフトウェア的にシステムシ
ミュレーション環境を構築するので、シミュレーション
を高速に実行でき、開発期間の短縮が図れる。また、流
用するデータ処理手段の回路規模を極端に増大させるこ
となく、シミュレーション環境を構築可能である。

【００１３】本発明の請求項３記載の情報処理装置は、
複数の命令からなるプログラムに基づいて動作し、少な
くとも第１の実行手段を含むデータ処理手段と、プログ
ラムを格納するプログラム格納手段と、データ処理手段
の内部信号の一部をデータ処理手段の外部に電気的に接
続する接続手段と、接続手段から得られる情報に基づい
て、データ処理手段で処理しようとする命令が第１の実
行手段で実行する第１の種類の命令であるか、そうでな
い第２の種類の命令であるかを判断する判断手段と、判
断手段が、データ処理手段で処理しようとする命令が第
２の種類の命令であると判断した場合に、第１の実行手
段における命令の実行をデータ処理手段の外部から停止
する制御手段と、接続手段から受け取った内部信号の一
部を転送するとともに、入力されるデータに基づいて生
成された信号を接続手段を介してデータ処理手段に転送
する通信手段と、通信手段に接続され、かつ第１の実行
手段とは異なり、通信手段を介して得られるデータ処理
手段の内部信号の一部に基づいて第２の種類の命令の実
行を行い、実行結果を再び通信手段に送出する第２の実
行手段とを備え、第１の種類の命令は第１の実行手段で
実行し、第２の種類の命令は第２の実行手段で実行する
ようにしたことを特徴とする。

【００１４】この構成によると、新規データ処理手段の
うち、データ処理手段から流用する第１の回路ブロック
はデータ処理手段でハードウェア的にシステムシミュレ
ーション環境を構築し、新規開発する第２の回路ブロッ
クは第２の実行手段でソフトウェア的にシステムシミュ
レーション環境を構築するので、シミュレーションを高
速に実行でき、開発期間の短縮が図れる。また、流用す
るデータ処理手段の回路規模を極端に増大させることな
く、シミュレーション環境を構築可能である。

【００１５】本発明の請求項４記載の情報処理装置は、
請求項２または３記載の情報処理装置において、データ
処理手段が半導体集積回路からなることを特徴とする。
この構成によると、請求項２または３と同様に作用す
る。本発明の請求項５記載の情報処理装置は、請求項４
記載の情報処理装置において、半導体集積回路に入力さ
れるクロックを数えるクロック計数手段と、判断手段の
結果から半導体集積回路に入力するクロックを止めるク
ロック停止手段とをさらに備えている。

【００１６】ここで、流用する回路と新規設計する回路
とを統合してシミュレーションする場合に、流用する回
路が新規設計する回路にアクセスすると、判断手段によ
り流用する回路のクロックを停止することで、流用する
回路を停止し、クロック計数手段によりアクセス時の時
間を知ることができ、新規設計する回路をエミュレーシ
ョンするシミュレータにアクセス時の時間までシミュレ
ーションを実行させることができる。

【００１７】この構成によると、流用する回路から新規
ブロックへのアクセスが、新規ブロックから流用回路へ
の信号遷移よりも早いことが既知の場合に、各クロック
間で外部のシミュレータまたは第２の実行手段からのデ
ータ転送が、流用する回路が新規設計する回路に対して
アクセスする場合にのみ発生するので、シミュレーショ
ン時間をさらに高速化することが可能となる。

【００１８】本発明の請求項６記載の情報処理装置は、
請求項５記載の情報処理装置装置において、半導体集積
回路に入力されるクロックの個数を指定するクロック数
指定手段と、クロック数指定手段により指定した個数の
クロックが半導体集積回路に入力されたことを示す指定
クロック数入力検出手段とをさらに備えている。ここ
で、流用する回路と新規設計する回路を統合してシミュ
レーションする場合に、新規設計回路が、流用する回路
への出力信号の遷移を検出すると停止し、その時間をソ
フトウェアシミュレータにより検出し、その時間までク
ロック数指定手段により流用する回路に対してクロック
を入力し、指定した数のクロックを入力後、指定クロッ
ク数入力検出手段によりそれを検出し、ソフトウェアシ
ミュレータに通知してシミュレーションを再開させる。

【００１９】この構成によると、新規設計する回路から
の流用する回路への出力信号の遷移が、流用する回路か
ら新規設計する回路へのアクセスより早いことが既知の
場合に、流用する回路に対する出力信号が遷移したタイ
ミングでのみ、シミュレータまたは第２の実行手段がハ
ードウェアまたは第１の実行手段と同期をとる構成にな
っており、さらに高速なシミュレーションを実現でき
る。

【００２０】本発明の請求項１０記載の情報処理装置
は、第１の単一半導体基板上に構成され、複数の命令か
らなるプログラムに基づいて動作し、少なくとも第１の
実行手段を含む第１のデータ処理手段と、第２のデータ
処理手段と、第１のデータ処理手段の内部信号の一部を
第２のデータ処理手段に電気的に接続する接続手段とか
らなる情報処理装置であって、第２のデータ処理手段は
さらに、プログラムを格納するプログラム格納手段と、
接続手段から得られる情報に基づいて、データ処理手段
で処理しようとする命令が第１の実行手段で実行する第
１の種類の命令であるか、そうでない第２の種類の命令
であるかを判断する判断手段と、判断手段が、データ処
理手段で処理しようとする命令が第２の種類の命令であ
ると判断した場合に、第１の実行手段における命令の実
行をデータ処理手段の外部から停止する制御手段と、接
続手段から受け取った第１のデータ処理手段の内部信号
の一部に基づいて第２の種類の命令の実行を行い、実行
結果に基づいて生成された信号を接続手段を介して第１
のデータ処理手段に転送する第２の実行手段とを備え、
第１の種類の命令は第１の実行手段で実行し、第２の種
類の命令は第２の実行手段で実行するようにしたことを
特徴とする。

【００２１】この構成によると、新規データ処理手段の
うち、データ処理手段から流用する第１の回路ブロック
はデータ処理手段でハードウェア的にシステムシミュレ
ーション環境を構築し、新規開発する第２の回路ブロッ
クは外部のシミュレータでソフトウェア的にシステムシ
ミュレーション環境を構築するので、シミュレーション
を高速に実行でき、開発期間の短縮が図れる。また、流
用するデータ処理手段の回路規模を極端に増大させるこ
となく、シミュレーション環境を構築可能である。ま
た、新規設計する回路のみを、半導体として製造し、流
用する半導体と結合することで、新規設計する半導体と
同等な動作をする半導体集積回路を早期に入手可能とす
ることができる。

【００２２】

【発明の実施の形態】

（第１の実施の形態；請求項１，２，３，４，７，８，
９に対応）以下、本発明の第１の実施の形態について図
１から図７を用いて説明する。図３は本発明の第１の実
施の形態の情報処理装置における概念図である。図３に
おいて、ホストコンピュータ１は、新規設計する回路を
シミュレーションするシミュレーション実行部２と、通
信装置４を通してターゲットボード５と通信を行うとと
もにシミュレーション実行部５に対してシミュレーショ
ンデータの授受を行う通信実行部３とからなる。上記の
シミュレーション実行部２は、特許請求の範囲における
第２の実行手段に対応する。

【００２３】ターゲットボード５は以下のように構成さ
れており、通信装置４によりホストコンピュータ１と接
続されている。マイクロコンピュータ７は、既に開発さ
れた半導体集積回路の一例でなる。メモリ６は、マイク
ロコンピュータ７のデータまたはプログラムを蓄えるも
のであり、外部バス信号３４によりマイクロコンピュー
タ７と電気的に接続されており、マイクロコンピュータ
７から読み出しまたは書き込み（以後、アクセスと略
す）可能となっている。上記のマイクロコンピュータ７
は特許請求の範囲にデータ処理手段に対応する。また、
メモリ６は特許請求の範囲におけるプログラム格納手段
に対応する。

【００２４】通信制御回路９は、通信装置４により、ホ
ストコンピュータ１からのアクセスを制御し、ターゲッ
トボード５上のラッチ２３，２４への書き込みや信号線
の読み出しを行う。ラッチ２３は、シミュレーション実
行部２のシミュレーション結果を通信制御回路９により
データとして一時記憶する。ラッチ２４は、内部割り込
み信号３２と内部返答信号４４の値、およびデータ信号
４２を駆動するかを通信制御回路９により記憶する。

【００２５】バッファ２０は内部バス信号３０のアドレ
ス信号４０、選択信号４１、ストローブ信号４３および
バスサイクル検出回路１０のバス禁止信号３１を、通信
制御回路９により、ホストコンピュータ１から読み出し
可能とする。バッファ２１は、内部バス信号３０のデー
タ信号４２を、通信制御回路９により、ホストコンピュ
ータ１から読み出し可能とする。バッファ２２は、ラッ
チ２４の内容によりデータ信号を駆動するかを決定し、
ラッチ２３の内容をデータ信号４２に駆動する。

【００２６】バスサイクル検出回路１０は、アドレス信
号４０およびストローブ信号４３の内容により、新規回
路へのアクセスかを判断し、新規回路へのアクセスの場
合バス禁止信号３１をアサートする。このバスサイクル
検出回路１０は、特許請求の範囲における判断手段およ
び制御手段に対応する。上記の新規回路のアクセスでな
い場合が特許請求の範囲における第１の種類の命令に対
応し、新規回路のアクセスである場合が、同じく第２の
種類の命令に対応する。

【００２７】クロック制御回路８は、通信制御回路９に
より、ホストコンピュータ１のアクセスがあったときに
１クロックの正パルスを生成する手段となる。クロック
制御回路８の出力はクロック３３としてマイクロコンピ
ュータ７に出力されている。図２は図３で示した既に開
発されたマイクロコンピュータ７のブロック図である。
図２において、マイクロコンピュータ７はクロック３３
に同期して動作する。ＣＰＵコア５１は演算処理を行
う。バス制御ブロック５２は、メインバス５５を通して
ＣＰＵコア５１が指定したアドレスに対して、外部にア
クセスするか内部周辺機能ブロックにアクセスするか判
断し、外部にアクセスする場合外部バス信号２８を制御
することでデータの転送を行い、また内部周辺機能ブロ
ックにアクセスする場合ローカルバス５６を制御するこ
とで、周辺機能ブロック５３、周辺機能ブロック５４に
対してアクセスする。

【００２８】図１はメインバス５５と内部バス信号３０
の関係を示す説明図である。図１において、メインバス
５５は、アクセスする対象を示すアドレス信号４０、読
み出しまたは書き込みを示す選択信号４１、アクセスす
るタイミングを示すストローブ信号４３、データ信号４
２、サイクル完了を示す返答信号４５、および割り込み
信号４６により構成される。

【００２９】この実施の形態では、アドレス信号４０、
選択信号４１、ストローブ信号４３はＣＰＵコア５１か
ら駆動され、返答信号４５、割り込み信号４６はバス制
御ブロック５２から駆動される。データ信号４２は、書
き込み時にはＣＰＵコア５１から駆動され、読み出し時
にはバス制御ブロック５２から駆動される。メインバス
５５はＭＢＢ端子２３により内部バス信号３０と電気的
に接続されている。上記のＭＢＢ端子２３は特許請求の
範囲における接続手段に対応する。

【００３０】バス制御割り込み信号１３１は、マイクロ
コンピュータ７で検出された割り込みを示す。バス制御
返答信号１３２は、マイクロコンピュータ７に対するＣ
ＰＵコア５１からのサイクル終了を示す。バス制御スト
ローブ信号１３３は、バス制御ブロック５２で作られる
内部信号であり、バス制御ブロック５２はバス制御スト
ローブ信号１３３がアサートされている期間メインバス
５５のアクセスを検出する。この場合において、ストロ
ーブ信号４３をデコードしてバス禁止信号３１を出力す
るので、バス制御ストローブ信号１３３は、ストローブ
信号４３により“Ｌ”へ遷移して、バス禁止信号３１に
より“Ｈ”へ遷移する。そして、バス制御ブロック５２
は、Ｔ１２タイミングでバス制御ストローブ信号１３３
を検出することになる。

【００３１】プルアップ素子１２４、１２５、１２６
は、ＭＢＢ端子２３に接続がない場合、バス禁止信号３
１、内部割り込み信号３２および内部返答信号４４をネ
ゲートすることでマイクロコンピュータ７が影響を受け
ないようにしている。マイクロコンピュータ７を単独で
用いる場合、バス制御割り込み信号１３１は割り込み信
号４６と、バス制御返答信号１３２は返答信号４５と、
ストローブ信号４０はバス制御ストローブ信号１３３と
それぞれ論理的に同一である。

【００３２】なお、通信制御回路９、バッファ２０〜２
２、ラッチ２３，２４が特許請求の範囲における通信手
段に対応する。図４は通信実行部３の主要部分のフロー
チャートであり、以下このフローチャートについて説明
する。ステップ１００では、ターゲットボード５上のア
ドレス信号４０、ストローブ信号４３、選択信号４１お
よびバス禁止信号３１を読み出す。読み出しは、通信装
置４および通信制御回路９を通してターゲットボード５
のバッファ２０に対して読み出しアクセスを行うことで
実現する。

【００３３】ステップ１０１では、新規ブロック５７に
対するアクセス最初のサイクルかを、すなわちバス禁止
信号が遷移したかを判断する。ステップ１０２では、ア
ドレス信号４０、ストローブ信号４３および選択信号４
１の内容を、シミュレーション実行部２に対して転送す
る。ステップ１０３では、選択信号４１の内容から該当
サイクルが読み出しであるか、または書き込みであるか
を判断する。

【００３４】ステップ１０４では、シミュレーション実
行部２に対して１クロックのシミュレーションを指示す
る。ステップ１０５では、クロック制御回路８に１クロ
ックのパルス発生を指示する。ステップ１０６では、シ
ミュレーション実行部２の結果から、割り込み信号、返
答信号の遷移を検出する。

【００３５】ステップ１０７では、シミュレーション実
行部２の結果から、データ信号４２の遷移を検出する。
ステップ１０８では、システムシミュレーションを終了
または中断するかを判断する。ステップ１０９では、デ
ータ信号４２を読み出す。読み出しは、通信装置４およ
び通信制御回路９を通してターゲットボード５のバッフ
ァ２１に対して読み出しアクセスを行うことで実現す
る。

【００３６】ステップ１１０では、データ信号４２の内
容を、シミュレーション実行部２に対して転送する。ス
テップ１１１では、割込信号、返答信号がシミュレーシ
ョン実行部２の内容と同じになるようにラッチ２４へ書
き込む。ステップ１１２では、データ信号がシミュレー
ション実行部２の内容と同じになるようにラッチ２４、
２３へ書き込む。

【００３７】図５は新規に設計しようとしているマイク
ロコンピュータ７０のブロック図である。新規設計のマ
イクロコンピュータ７０は、ＣＰＵコア５１、周辺機能
ブロック５３および周辺機能ブロック５４をマイクロコ
ンピュータ７から流用して使用し、新たに新規ブロック
５７を設計することを想定している。図６はマイクロコ
ンピュータ７のメインバス５５に対するアクセス方法を
示すタイミング図である。一例として読み出しアクセス
を説明する。メインバス５５はアドレス信号４０、選択
信号４１、データ信号４２、ストローブ信号４３および
返答信号４５からなっている。

【００３８】Ｔ１１のタイミングで、ＣＰＵコア５１は
アクセスするアドレス信号４０および選択信号４１を駆
動し、ストローブ信号４３をアサートし、データ信号を
ハイインピーダンスにする。Ｔ１２のタイミングで、バ
ス制御ブロック５２は、アドレス信号によりアクセスさ
れている対象を判断し、そのデータの読み出しを行う。

【００３９】Ｔ１３のタイミングで、バス制御ブロック
５２は、読み出したデータをデータ信号４２に駆動し、
返答信号４５をアサートする。Ｔ１４のタイミングで、
ＣＰＵコア５１は、返答信号４５のアサートをみて、デ
ータ信号４２の値を読み出し、ストローブ信号４３をネ
ゲートしてアクセスを終了し、バス制御ブロック５２
は、データ信号４２をハイインピーダンスにし、返答信
号４５をネゲートする。

【００４０】以上のように構成された情報処理装置につ
いて、その動作を説明する。ＣＰＵコア５１が新規設計
ブロックである新規ブロック５７に対して読み出しアク
セスを行った場合について説明する。図７はマイクロコ
ンピュータ７の新規ブロック５７に対するアクセス方法
を示すタイミング図である。Ｔ２１のタイミングで、通
信実行部３は、ステップ１００により、アドレス信号４
０、選択信号４１、ストローブ信号４３、およびバス禁
止信号３１を読み出す。ステップ１０１により、バス禁
止信号３１のネゲートを判定し、ステップ１０４により
外部からの入力がない状態でシミュレーション実行部２
に１クロックのシミュレーションを指示する。ステップ
１０５で、クロック制御回路８に対してアクセスする。
ターゲットボード５では、クロック制御回路８が正パル
スを発生させる。クロック制御回路８が正パルスを発生
することで、ターゲットボード５でのタイミングはＴ２
２に移る。Ｔ１１のタイミングで、ＣＰＵコア５１はア
クセスするアドレス信号４０および選択信号４１を駆動
し、ストローブ信号４３をアサートし、データ信号をハ
イインピーダンスにする。バスサイクル検出回路１０
は、バス禁止信号３１をアサートする。

【００４１】ステップ１０６により、Ｔ２２のタイミン
グでのシミュレーション値が割り込み信号、返答信号を
遷移させてないことを判断する。同様にステップ１０７
により、データ信号４２が遷移していないことを判断す
る。ステップ１０８で、シミュレーションの終了を判断
し、ステップ１００に戻る。同様に通信実行部３は、ス
テップ１００により、アドレス信号４０、選択信号４
１、ストローブ信号４３、およびバス禁止信号３１を読
み出す。ステップ１０１により、バス禁止信号３１のア
サートを判定し、新規ブロック５７に対するアクセスで
あることを判定する。ステップ１０２により、アドレス
信号４０、選択信号４１およびストローブ信号４３をシ
ミュレーション実行部２へ転送する。ステップ１０３に
より読み出しアクセスであることを判定する。ステップ
１０４により、シミュレーション実行部２に１クロック
のシミュレーションを指示する。ステップ１０５で、ク
ロック制御回路８に対してアクセスする。ターゲットボ
ード５では、クロック制御回路８が正パルスを発生させ
ることで、ターゲットボード５でのタイミングはＴ２３
に移る。Ｔ１２のタイミングではバス禁止信号３１がア
サートされているので、ゲート１２２によりバス制御ス
トローブ信号１３３はマスクアサートされないため、バ
ス制御ブロック５２はバスサイクルを検出しない。

【００４２】ステップ１０６により、Ｔ２３のタイミン
グでのシミュレーション値が内部割り込み信号３２、内
部返答信号４４を遷移させてないことを判断する。同様
にステップ１０７により、データ信号４２が遷移してい
ないことを判断する。ステップ１０８で、シミュレーシ
ョンの終了を判断し、ステップ１００に戻る。同様に通
信実行部３は、ステップ１００により、アドレス信号４
０、選択信号４１、ストローブ信号４３、およびバス禁
止信号３１を読み出す。ステップ１０１により、バス禁
止信号３１が遷移していないことを判断する。ステップ
１０４により、シミュレーション実行部２に１クロック
のシミュレーションを指示する。ステップ１０５で、ク
ロック制御回路８に対してアクセスする。ターゲットボ
ード５では、クロック制御回路８が正パルスを発生させ
る。クロック制御回路８が正パルスを発生することで、
ターゲットボード５でのタイミングはＴ２４に移る。

【００４３】ステップ１０６により、Ｔ２４のタイミン
グでのシミュレーション値が割り込み信号、返答信号を
遷移させてないことを判断する。同様にステップ１０７
により、データ信号４２が遷移していないことを判断す
る。ステップ１０８で、シミュレーションの終了を判断
し、ステップ１００に戻る。Ｔ２６のタイミングまで同
様である。Ｔ２６のタイミングで、ステップ１０６によ
りシミュレーション値が返答信号をアサートさせている
ことを判断し、ステップ１１１により内部返答信号をア
サートするようにラッチ２４へ書き込む。ステップ１０
７によりシミュレーション値がデータ信号４２を駆動さ
せたことを判断し、その値をラッチ２３に、駆動したこ
とをラッチ２４へ書き込む。

【００４４】同様に通信実行部３は、ステップ１００に
より、アドレス信号４０、選択信号４１、ストローブ信
号４３、およびバス禁止信号３１を読み出す。ステップ
１０１により、バス禁止信号３１が遷移していないこと
を判断する。ステップ１０４により、シミュレーション
実行部２に１クロックのシミュレーションを指示する。
ステップ１０５で、クロック制御回路８に対してアクセ
スする。ターゲットボード５では、クロック制御回路８
が正パルスを発生させる。クロック制御回路８が正パル
スを発生することで、Ｔ１４のタイミングで、ＣＰＵコ
ア５１は返答信号４５のアサートを検出し、データ信号
４２の値を読み出し、ストローブ信号４３をネゲートし
て読み出しサイクルを終了する。ターゲットボード５で
のタイミングはＴ２７に移る。

【００４５】ステップ１０６により、Ｔ２７のタイミン
グでのシミュレーション値が返答信号がネゲートしたこ
とを判断し、ステップ１１１により内部返答信号をネゲ
ートするようにラッチ２４へ書き込む。ステップ１０７
によりデータ信号４２がハイインピーダンスに遷移した
ことを判断し、バッファ２２をディセーブルするように
ラッチ２４へ書き込む。ステップ１０８でシミュレーシ
ョンの終了を判断し、ステップ１００に戻る。

【００４６】同様に通信実行部３は、ステップ１００に
より、アドレス信号４０および読み出し書き込み選択信
号４１およびストローブ信号４３を読み出す。ステップ
１０１により、ストローブ信号４３がロウに遷移してい
ないことを判断する。ステップ１０４により、シミュレ
ーション実行部２に１クロックのシミュレーションを指
示する。ステップ１０５で、クロック制御回路８に対し
てアクセスする。ターゲットボード５では、クロック制
御回路８が正パルスを発生させる。以上でマイクロコン
ピュータ７０からの読み出しサイクルをシミュレーショ
ンできる。

【００４７】以上の説明では、新規ブロック５７に対す
る読み出し動作について説明したが、同様な方法で書き
込み動作も可能である。また、新規ブロック５７からの
割り込みに対しても同様に可能である。以上説明してき
たように、本発明の第１の実施の形態によれば、既に開
発された半導体集積回路の一部（ＣＰＵコア５１，周辺
機能ブロック５３，５４）を流用して新規半導体集積回
路を開発する場合に流用する回路ブロックを実際のハー
ドウェアで、また新規開発するブロック（新規ブロック
５７）をソフトウェアで、それぞれシステムシミュレー
ション環境を構築することで、シミュレーションを高速
に実行でき、開発期間の短縮が図れる。また、流用する
半導体集積回路の回路規模を極端に増大させることな
く、シミュレーション環境を構築可能である。

【００４８】（第２の実施の形態；請求項５に対応）図
８は本発明の第２の実施の形態の情報処理装置における
概念図である。なお前述の第１の実施の形態と同じ構成
のものは同一符号を付し、その説明を省略する。図８に
おいて、クロック制御回路２０１は、クロック信号３３
をホストコンピュータ１からのアクセスで正パルスを１
クロック発生させる機能と、連続してクロックを発生す
る機能とを有する。連続してクロックを発生する機能に
は、後述するバス禁止信号２０３がアサートされるとホ
ストコンピュータ１からのアクセスがあるまで停止する
機能も有する。上記のクロック制御回路２０１は、特許
請求の範囲におけるクロック停止手段に対応する。

【００４９】バスサイクル検出回路２０２は、アドレス
信号４０、ストローブ信号４３を入力し、新規ブロック
５７に該当するアドレス信号４０でかつ、ストローブ信
号４３がロウであることを、クロック信号３３の立下が
り時に検出し、バス禁止信号２０３をアサートする。上
記のバスサイクル検出回路２０２は、特許請求の範囲に
おける判断手段に対応する。

【００５０】カウンタ２０４は、クロック信号３３の立
ち下がりでインクリメントし、特許請求の範囲における
クロック計数手段に対応する。通信制御回路２０５は、
通信制御部９の機能に加えて、カウンタ２０４の出力を
読み出す機能を有し、バス禁止信号２０３のアサートを
通信実行部２１０に伝える機能を有する。

【００５１】図９は通信実行部２１０のフローチャート
を示している。ステップ２２０では、ＣＰＵコア５１か
らの新規ブロック５７へのアクセスが早いか、新規ブロ
ック５７からの割り込み信号の遷移が早いかを判断す
る。判断はあらかじめシミュレーション担当者によって
行う。テスト担当者でも不明な場合、または新規ブロッ
ク５７からの割り込み信号の遷移が早い場合は、ステッ
プ２２４で第１の実施の形態で説明したフローチャート
に従う。

【００５２】ステップ１０８のシミュレーションの終了
は、バス禁止信号２０３のネゲートにより行う。ステッ
プ２２１では、シミュレーション実行部２にストローブ
信号をネゲートしてシミュレーションを実行させる。ス
テップ２２２では、クロック制御回路２０１に連続発生
を行うよう指示する。

【００５３】ステップ２２３では、バス禁止信号２０３
のアサートを待つ。ステップ２２５では、カウンタ２０
４の値を読み出しを行う。ステップ２２６では、読み出
したカウンタ値までシミュレーションを行う。ステップ
２２７では、第１の実施の形態で説明したフローチャー
トに従う。ステップ１０８のシミュレーションの終了
は、バス禁止信号２０３のネゲートにより行う。

【００５４】以上のように構成された情報処理装置につ
いて、図１０を用いてその動作を説明する。以下の説明
では、予め新規ブロック５７からの割り込み信号の遷移
より、ＣＰＵコア５１からの新規ブロック５７への書き
込みアクセスが早いことが解かっているとする。ステッ
プ２２１で、シミュレーション実行部２で新規ブロック
５７のシミュレーションを行うように指示する。ステッ
プ２２２により、連続してクロック発生するようにクロ
ック制御回路２０１を設定することで、マイクロコンピ
ュータ７は新規ブロック５７にアクセスを開始するまで
連続して動作をする。Ｔ３１のタイミングからＴ３２の
タイミングまでのアクセスは、ＣＰＵコア５１が周辺機
能ブロック５４へ書き込みアクセスを行っている。Ｔ３
３のタイミングからＴ３８のタイミングまでのアクセス
は、ＣＰＵコア５１が新規ブロック５７へ書き込みアク
セスを行っている。Ｔ３３のタイミングで、ＣＰＵコア
５１が新規ブロック５７にアクセスのためにバスサイク
ルを起動すると、バスサイクル検出回路２０２によりバ
ス禁止信号２０３をＴ３４のタイミングでアサートす
る。バス禁止信号２０３により、クロック制御回路２０
１は以後のクロック３３の出力を停止する。また、バス
禁止信号２０３のアサートにより、通信制御回路２０５
は、それを通信実行部２１０に通知する。通信実行部２
１０は、バス禁止信号２０３のアサートにより、ステッ
プ２２５でカウンタ２０４の値を読み出す。さらに、バ
ス禁止信号２０３により、バス制御ストローブ信号１３
３がネゲートされるため、以後バス制御ブロック５２は
サイクルを検出しない。

【００５５】カウンタ２０４には、新規ブロック５７に
対するアクセス開始のクロック数（ｎ）が入っているの
で、ステップ２２６により、シミュレーション実行部２
が同一のクロック数（ｎ）となるまでシミュレーション
を実行する。シミュレーションが終了した時点（Ｔ３５
のタイミング）で、マイクロコンピュータ７とシミュレ
ーション実行部２へは、同一のクロックが入力されてい
るので、第１の実施の形態で示したように、クロック単
位でのアクセスを完了させる（Ｔ４０のタイミング）。

【００５６】アクセスが完了すると、ＣＰＵコア５１で
はストローブ信号４３をネゲートするので、アドレス検
出回路２０２は、バス禁止信号２０３をネゲートする。
３２０によりシミュレーション終了を判断し、引き続き
シミュレーションするのであれば、ステップ２２０へ戻
る。ここで、ＣＰＵ５１とソフトウェアでエミュレーシ
ョンする新規ブロック５７で信号を行う場合、それを同
一時間（同期をとる）で行う必要がある。ＣＰＵ５１か
らのアクセスが新規ブロック５７へのアクセスを判断し
て、ＣＰＵ５１へのクロック供給を止め、新規ブロック
５７をその時間まで進めてから信号のやりとりを行うこ
とで、シミュレーションの同期をとることができる。

【００５７】以上説明してきたように、本発明の第２の
実施の形態によれば、ＣＰＵコア５１からの新規ブロッ
ク５７に対してのアクセスが、新規ブロック５７からの
割り込みより早いことが既知の場合、各クロック間でホ
ストコンピュータ１とターゲットボード５の間でのデー
タ転送が、ＣＰＵコア５１が新規ブロック５７に対して
アクセスする場合にのみ発生するので、シミュレーショ
ン時間をさらに高速化することが可能となる。

【００５８】なお、本説明ではシミュレーション実行部
２とマイクロコンピュータ７の時間がかならず、同じに
なるように説明したが、シミュレーション実行部２が動
作しないことが分かっている等の場合、必ずしもカウン
タ２０４の示すクロックまでシミュレーションする必要
はない。これは例えば、新規周辺機能ブロックがリセッ
ト後動作しないことが既知で、最初の新規周辺機能ブロ
ックに対するアクセスなどの場合である。

【００５９】（第３の実施の形態；請求項６に対応）図
１１は本発明の第３の実施の形態の情報処理装置におけ
る概念図である。なお、第１または第２の実施の形態と
同じ構成のものは同一符号を付し、その説明を省略す
る。図１１において、クロック制御回路３０１は、クロ
ック制御回路２０４の機能に加えて、カウンタ２０４の
カウント値と設定値が一致すると、連続したクロック発
生を停止する機能と、その設定値をホストコンピュータ
１から書き込みできる機能と、両者が一致したことをホ
ストコンピュータ１に知らせる機能を持つ。上記のクロ
ック制御回路３０１は、特許請求の範囲における指定ク
ロック数入力検出手段に対応する。

【００６０】通信制御回路３０２は、通信制御回路２０
８の機能に加えて、クロック制御回路３０１にクロック
発生を停止させるカウンタ値を書き込みできる機能を持
つ。上記の通信制御回路３０２は、特許請求の範囲にお
けるクロック数指定手段に対応する。図１２は通信実行
部３０３のフローチャートを示している。

【００６１】ステップ３２０では、新規ブロック５７か
らの割り込み信号の遷移が早いか、ＣＰＵコア５１から
の新規ブロック５７へのアクセスが早いかを判断する。
判断はあらかじめシミュレーション担当者によって行
う。ＣＰＵコア５１からのアクセスが早ければ、ステッ
プ３２０により第２の実施の形態で説明したフローチャ
ートに従う。テスト担当者でも不明な場合は、ステップ
３２０により第１の実施の形態で説明したフローチャー
トに従う。

【００６２】ステップ３２２では、シミュレーション実
行部２で割り込み信号の遷移を検出する。ステップ３２
３では、クロック制御回路３０１に書き込む。ステップ
３２４では、クロック制御回路３０１からカウンタ２０
４の値が指定した設定値と一致するまで待つ。

【００６３】以上のように構成された情報処理装置につ
いて、その動作を説明する。ステップ３２０によりＣＰ
Ｕコア５１からのアクセスが早いとき、または不明な場
合はそれぞれ第２の実施の形態および第１の実施の形態
で説明したので、ここでは、割り込み信号が先に遷移す
る場合について説明する。ステップ１０４、３２２のル
ープにより、新規ブロック５７のシミュレーション実行
で割り込み信号が遷移するまで、シミュレーションを実
行する。

【００６４】ステップ３２３では、シミュレーション実
行部２で遷移したクロック数をクロック制御回路３０１
に書き込む。クロック制御回路３０１は、マイクロコン
ピュータ７に対して、シミュレーション実行部２と同じ
サイクル数になるまでクロックを発生する。ステップ３
２４により、カウンタ一致信号がアサートするまで待
つ。クロック制御回路３０１は、カウンタ２０４の値が
指定された設定値と同じになると、カウンタ一致検出信
号をアサートしてクロック３３の発生を停止する。ステ
ップ１１１により、内部割り込み信号３２がシミュレー
ション結果と同じになるようにラッチ２４へ書き込む。
その結果、バス制御ブロック５２のゲート１２０によ
り、割り込み信号４６がシミュレーション結果と同一の
値となる。次にマイクロコンピュータ７にクロック３３
の立ち上がりがあった時点で、ＣＰＵコア５１は割り込
み信号４６の遷移を検出できる。

【００６５】ここで、新規ブロック５７とＣＰＵ５１が
データをやりとりする場合、同一の時間で行う必要があ
る。新規ブロック５７からのアクセスが早いことが既知
の時、ソフトウェアでシミュレーションする新規ブロッ
ク５７から、やりとりするデータが遷移するまで、シミ
ュレーションを実施し、同一時間まで、ＣＰＵ５１をエ
ミュレーションさせてから、やりとりするデータの遷移
を伝えることで、シミュレーションの整合をとってい
る。

【００６６】以上説明してきたように、本発明の第３の
実施の形態によれば、新規設計する回路（新規ブロック
５７）が、流用する回路（ＣＰＵコア５１）からのアク
セスよりも、流用する回路に対して出力する信号が早く
起こる場合に、流用する回路に対する出力信号が遷移し
たタイミングでのみ、ホストコンピュータ１から、ター
ゲットボード５に通知する構成になっており、さらに高
速なシミュレーションを実現できる。

【００６７】（第４の実施の形態；請求項１０，１１，
１２，１３に対応）図１３は本発明の第４の実施の形態
における情報処理装置の中の半導体集積回路を示す断面
図である。この第４の実施の形態において、第１、第２
または第３の実施の形態と同じ構成のものは同一符号を
付し、その説明を省略する。図１３において、ピン端子
４００は半導体集積回路が外部と信号をやり取りするた
めに設けられている。リードフレーム４０１はマイクロ
コンピュータ７とピン端子４００を電気的に接続するも
のである。追加ブロック４０２は、第１、第２または第
３の実施の形態における新規ブロック５７の機能とバス
サイクル検出回路１０の機能を有している。追加ブロッ
ク４０２はフィールドプログラマブルロジックアレイま
たはフィールドプログラマブルゲートアレイ等で製造さ
れる。ＭＢＢ端子２３は、マイクロコンピュータ７と追
加ブロック４０２の内部バス信号３０、内部返答信号４
４、バス禁止信号３１および内部割り込み信号３２を電
気的に接続する。

【００６８】上記以外の構成については、第１、第２ま
たは第３の実施の形態と同様である。上記のように構成
された半導体集積回路においては、マイクロコンピュー
タ７０と同じ動作を実現できる。また、追加ブロック４
０２は、通常短期間で製造できるため、早期に入手可能
であり、評価・修正が容易である。

【００６９】この第４の実施の形態によると、新規設計
する回路、つまり追加ブロック４０２のみを、半導体と
して製造し、流用する半導体と結合することで、新規設
計する半導体と同等な動作をする半導体集積回路を早期
に入手可能とすることができる。

【００７０】

【発明の効果】請求項１記載の情報処理方法によれば、
新規データ処理手段のうち、データ処理手段から流用す
る第１の回路ブロックはデータ処理手段でハードウェア
的にシステムシミュレーション環境を構築し、新規開発
する第２の回路ブロックは外部のシミュレータでソフト
ウェア的にシステムシミュレーション環境を構築するの
で、シミュレーションを高速に実行でき、開発期間の短
縮が図れる。

【００７１】請求項２記載の情報処理装置によれば、新
規データ処理手段のうち、データ処理手段から流用する
第１の回路ブロックはデータ処理手段でハードウェア的
にシステムシミュレーション環境を構築し、新規開発す
る第２の回路ブロックは外部のシミュレータでソフトウ
ェア的にシステムシミュレーション環境を構築するの
で、シミュレーションを高速に実行でき、開発期間の短
縮が図れる。また、流用するデータ処理手段の回路規模
を極端に増大させることなく、シミュレーション環境を
構築可能である。

【００７２】請求項３記載の情報処理装置によれば、新
規データ処理手段のうち、データ処理手段から流用する
第１の回路ブロックはデータ処理手段でハードウェア的
にシステムシミュレーション環境を構築し、新規開発す
る第２の回路ブロックは第２の実行手段でソフトウェア
的にシステムシミュレーション環境を構築するので、シ
ミュレーションを高速に実行でき、開発期間の短縮が図
れる。また、流用するデータ処理手段の回路規模を極端
に増大させることなく、シミュレーション環境を構築可
能である。

【００７３】請求項４記載の情報処理装置によれば、請
求項２または３の情報処理装置と同様の効果を有する。
請求項５記載の情報処理装置によれば、各クロック間で
外部のシミュレータまたは第２の実行手段からのデータ
転送が、流用する回路が新規設計する回路に対してアク
セスする場合にのみ発生するので、シミュレーション時
間をさらに高速化することが可能となる。

【００７４】請求項６記載の情報処理装置によれば、新
規設計する回路が流用する回路からのアクセスに起動し
ないで、新規設計する回路から流用する回路に対して出
力する信号が起こる場合に、流用する回路に対する出力
信号が遷移したタイミングでのみ、シミュレータまたは
第２の実行手段から通知する構成になっており、さらに
高速なシミュレーションを実現できる。

【００７５】請求項１０記載の情報処理装置によれば、
新規データ処理手段のうち、データ処理手段から流用す
る第１の回路ブロックはデータ処理手段でハードウェア
的にシステムシミュレーション環境を構築し、新規開発
する第２の回路ブロックは外部のシミュレータでソフト
ウェア的にシステムシミュレーション環境を構築するの
で、シミュレーションを高速に実行でき、開発期間の短
縮が図れる。また、流用するデータ処理手段の回路規模
を極端に増大させることなく、シミュレーション環境を
構築可能である。また、新規設計する回路のみを、半導
体として製造し、流用する半導体と結合することで、新
規設計する半導体と同等な動作をする半導体集積回路を
早期に入手可能とすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における情報処理装
置の概念図である。

【図２】本発明の第１の実施の形態におけるマイクロコ
ンピュータのブロック図である。

【図３】本発明の第１の実施の形態におけるのマイクロ
コンピュータの接続を示す情報処理装置の説明図であ
る。

【図４】本発明の第１の実施の形態における通信実行部
のフローチャートである。

【図５】本発明の第１の実施の形態における新規開発す
るマイクロコンピュータのブロック図である。

【図６】本発明の第１の実施の形態における通常アクセ
スを示すタイミング図である。

【図７】本発明の第１の実施の形態における新規回路へ
のアクセスを示すタイミング図である。

【図８】本発明の第２の実施の形態における情報処理装
置の概念図である。

【図９】本発明の第２の実施の形態における通信実行部
のフローチャートである。

【図１０】本発明の第２の実施の形態における新規回路
へのアクセスを示すタイミング図である。

【図１１】本発明の第３の実施の形態における情報処理
装置の概念図である。

【図１２】本発明の第３の実施の形態における通信実行
部のフローチャートである。

【図１３】本発明の第４の実施の形態における半導体集
積回路の断面図である。

【符号の説明】

１ ホストコンピュータ ２ シミュレーション実行部 ３ 通信実行部 ４ 通信装置 ５ ターゲットボード ７ マイクロコンピュータ ８ クロック制御回路 ９ 通信制御回路 １０ バスサイクル検出回路 ５１ ＣＰＵコア ５２ バス制御ブロック ５３，５４ 周辺機能ブロック ５７ 新規ブロック ７０ マイクロコンピュータ ２０１ クロック制御回路 ２０２ バスサイクル検出回路 ２０４ カウンタ ２０５ 通信制御回路 ３０１ クロック制御回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 既に開発されたデータ処理手段を流用し
   て新規データ処理手段を開発する際に、前記新規データ
   処理手段のうち、前記データ処理手段から流用する第１
   の回路ブロックは前記データ処理手段でハードウェア的
   にシステムシミュレーション環境を構築し、新規開発す
   る第２の回路ブロックは外部のシミュレータでソフトウ
   ェア的にシステムシミュレーション環境を構築すること
   を特徴とする情報処理方法。
2. 【請求項２】 複数の命令からなるプログラムに基づい
   て動作し、少なくとも第１の実行手段を含むデータ処理
   手段と、 前記プログラムを格納するプログラム格納手段と、 前記データ処理手段の内部信号の一部を前記データ処理
   手段の外部に電気的に接続する接続手段と、 前記接続手段から得られる情報に基づいて、前記データ
   処理手段で処理しようとする命令が前記第１の実行手段
   で実行する第１の種類の命令であるか、そうでない第２
   の種類の命令であるかを判断する判断手段と、 前記判断手段が、前記データ処理手段で処理しようとす
   る命令が前記第２の種類の命令であると判断した場合
   に、前記第１の実行手段における前記命令の実行を前記
   データ処理手段の外部から停止する制御手段と、 前記接続手段から受け取った前記内部信号の一部を外部
   に転送するとともに、外部から入力されるデータに基づ
   いて生成された信号を前記接続手段を介して前記データ
   処理手段に転送する通信手段とを備え、 前記データ処理手段は、前記第２の種類の命令を前記第
   １の実行手段で実行することなく、前記接続手段から得
   られる信号に基づいて前記第２の種類の命令の処理を行
   うようにしたことを特徴とする情報処理装置。
3. 【請求項３】 複数の命令からなるプログラムに基づい
   て動作し、少なくとも第１の実行手段を含むデータ処理
   手段と、 前記プログラムを格納するプログラム格納手段と、 前記データ処理手段の内部信号の一部を前記データ処理
   手段の外部に電気的に接続する接続手段と、 前記接続手段から得られる情報に基づいて、前記データ
   処理手段で処理しようとする命令が前記第１の実行手段
   で実行する第１の種類の命令であるか、そうでない第２
   の種類の命令であるかを判断する判断手段と、 前記判断手段が、前記データ処理手段で処理しようとす
   る命令が前記第２の種類の命令であると判断した場合
   に、前記第１の実行手段における前記命令の実行を前記
   データ処理手段の外部から停止する制御手段と、 前記接続手段から受け取った前記内部信号の一部を転送
   するとともに、入力されるデータに基づいて生成された
   信号を前記接続手段を介して前記データ処理手段に転送
   する通信手段と、 前記通信手段に接続され、かつ前記第１の実行手段とは
   異なり、前記通信手段を介して得られる前記データ処理
   手段の内部信号の一部に基づいて前記第２の種類の命令
   の実行を行い、実行結果を再び前記通信手段に送出する
   第２の実行手段とを備え、 前記第１の種類の命令は前記第１の実行手段で実行し、
   前記第２の種類の命令は前記第２の実行手段で実行する
   ようにしたことを特徴とする情報処理装置。
4. 【請求項４】 データ処理手段が半導体集積回路からな
   ることを特徴とする請求項２または３記載の情報処理装
   置。
5. 【請求項５】 半導体集積回路に入力されるクロックを
   数えるクロック計数手段と、判断手段の結果から前記半
   導体集積回路に入力するクロックを止めるクロック停止
   手段とをさらに備えた請求項４記載の情報処理装置。
6. 【請求項６】 半導体集積回路に入力されるクロックの
   個数を指定するクロック数指定手段と、前記クロック数
   指定手段により指定した個数のクロックが前記半導体集
   積回路に入力されたことを示す指定クロック数入力検出
   手段とをさらに備えた請求項５記載の情報処理装置装
   置。
7. 【請求項７】 第１の実行手段が周辺機能ブロックであ
   ることを特徴とする請求項２または３記載の情報処理装
   置。
8. 【請求項８】 接続手段がマイクロバンプボンディング
   端子からなることを特徴とする請求項２または３記載の
   情報処理装置。
9. 【請求項９】 第２の実行手段がホストコンピュータ上
   にソフトウェアで構築されたシミュレータからなること
   を特徴とする請求項２または３記載の情報処理装置。
10. 【請求項１０】 第１の単一半導体基板上に構成され、
    複数の命令からなるプログラムに基づいて動作し、少な
    くとも第１の実行手段を含む第１のデータ処理手段と、 第２のデータ処理手段と、 前記第１のデータ処理手段の内部信号の一部を前記第２
    のデータ処理手段に電気的に接続する接続手段とからな
    る情報処理装置であって、 前記第２のデータ処理手段はさらに、 前記プログラムを格納するプログラム格納手段と、 前記接続手段から得られる情報に基づいて、前記データ
    処理手段で処理しようとする命令が前記第１の実行手段
    で実行する第１の種類の命令であるか、そうでない第２
    の種類の命令であるかを判断する判断手段と、 前記判断手段が、前記データ処理手段で処理しようとす
    る命令が前記第２の種類の命令であると判断した場合
    に、前記第１の実行手段における前記命令の実行を前記
    データ処理手段の外部から停止する制御手段と、 前記接続手段から受け取った前記第１のデータ処理手段
    の前記内部信号の一部に基づいて前記第２の種類の命令
    の実行を行い、実行結果に基づいて生成された信号を前
    記接続手段を介して前記第１のデータ処理手段に転送す
    る第２の実行手段とを備え、 前記第１の種類の命令は前記第１の実行手段で実行し、
    前記第２の種類の命令は前記第２の実行手段で実行する
    ようにしたことを特徴とする情報処理装置。
11. 【請求項１１】 第２のデータ処理手段が、第１の単一
    半導体基板とは異なる第２の単一半導体基板上に構成さ
    れることを特徴とする請求項１０記載の情報処理装置。
12. 【請求項１２】 第１の実行手段が周辺機能ブロックで
    あることを特徴とする請求項１０または１１記載の情報
    処理装置。
13. 【請求項１３】 接続手段がマイクロバンプボンディン
    グからなることを特徴とする請求項１０または１１記載
    の情報処理装置。