JP3175757B2 - デバッグシステム - Google Patents

デバッグシステム

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    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マイクロプロセッ
サを内蔵したＬＳＩ等に代表される、内部動作の直接監
視が不可能なデジタル同期回路を使用したシステムと、
動作の直接監視が難しい同期回路間インターフェースを
使用システム、あるいは同期回路の間にシリアルインタ
ーフェース、高速バスインターフェースなどの非同期イ
ンターフェースを使用したシステムの動作を解析するデ
バッグシステムに関し、特に、ソフトウェアシミュレー
タに関する。
【０００２】
【従来の技術】一般に、マイクロプロセッサに代表され
る機能ＬＳＩでは、微細化加工技術の進歩により、単独
の機能だけではなく、複数の機能を１つのチップに内蔵
する傾向がある。これによって、システムの高速化、高
機能化、消費電力の削減、及びシステム全体の低コスト
化を実現している。
【０００３】マイクロプロセッサを中心とするシステム
では、そのハードウェアとともにマイクロプロセッサで
動作するソフトウェアと連係したシステムの開発が求め
られる。しかし、近年、そのシステムは大規模化、複雑
化の一途を辿っており、ソフトウェア及びハードウェア
開発の規模が大きくなるにしたがい、デバッグが複雑に
なっている。そして、このデバッグを効率的に行うため
には、そのシステムの動作を詳細に観測する必要があ
る。
【０００４】一般的に、デバッグシステムにおいては、
ＬＳＩチップの外部端子の信号を観測することは可能で
あるが、ＬＳＩチップの中の信号は観測できない。一
方、初期のＬＳＩチップで構成されたマイクロプロセッ
サでは、外部のメモリからの命令の読み込みをチップ外
部端子から行うことによって、その動作の最小単位であ
る命令の動作順序を外部から観測することができる。
【０００５】しかし、回路集積技術の進歩により、ＬＳ
Ｉチップ上にキャッシュメモリが内蔵され、命令の読み
込みの大半がチップ内部のキャッシュメモリを使用する
ことによって行われる結果、ＬＳＩチップの外部端子を
用いて命令の挙動を観測することが難しくなっている。
【０００６】さらに、タイマ及びシリアルインターフェ
ース等のマイクロプロセッサ以外の機能もチップの内部
に内蔵されつつあり、マイクロプロセッサ以外の機能の
挙動解析を外部から観測できず、それらの機能と連係し
た動作のデバッグが非常に難しい。
【０００７】このようなシステムを想定したデバッグシ
ステムとして、例えば、特開平５−２２４９８９号公報
に記載されたものが知られている。
【０００８】まず、図７を参照して、キャッシュメモリ
内蔵形のプロセッサのデバッグシステムについて概説す
る（以下この例を従来例１とする）。
【０００９】キャッシュメモリを内蔵したマイクロプロ
セッサ７０１は、バスでメインメモリ７０２に接続され
ている。トレースアナライザ７０３は、バスに接続され
ており、マイクロプロセッサ７０１のメインメモリ７０
２へのアクセスを読み取り、トレースメモリ７０４に格
納する。キャッシュメモリが有効でない場合には、プロ
セッサ７０１の命令読みだしは全てメインメモリ７０２
から行われ、トレースアナライザ７０３でその内容を完
全に監視できる。
【００１０】ところが、キャッシュメモリが有効な場合
には、命令の実行内容をトレースアナライザ７０３で監
視することができない。そこで、マイクロプロセッサ７
０１からモード表示信号７０５、命令実行開始信号７０
６、分岐命令発生信号７０７、及び割り込み分岐発生信
号７０８がトレースアナライザ７０３に与えられる。
【００１１】キャッシュメモリが有効な場合には、命令
実行開始信号７０６及び分岐命令発生信号７０７を用い
て、プログラムの分岐をしない動作、分岐先アドレスが
静的な条件分岐の動作をトレースアナライザ７０３で一
意に推定することができる。
【００１２】一方、アドレスが動的に決定される分岐で
は、その動作の推定はこれだけの端子では不可能になる
ため、トレースアナライザ７０３がマイクロプロセッサ
７０１に割り込みを加えて動作を停止させて、そのアド
レスを確認する必要がある。ところが、このような動作
の停止は、実際のシステムの実時間の観測を事実上不可
能にするものである。
【００１３】さらに、このようなシステムを想定したデ
バッグシステムとして、例えば、日経エレクトロニクス
１９９５年７月３１日号、１３３頁に記載されたものが
知られている。
【００１４】図８を参照して、分岐情報の出力機能が付
加されたデバッグシステムについて概説する（以下この
例を従来例２とする）。
【００１５】ＣＰＵコア８０１には、デバッグ専用回路
８０２が接続され、トレースアナライザ８０３にデバッ
グの専用ピン８０４を介して接続される。信号は、ＣＰ
Ｕコア８０１のクロックに同期して出力され、毎クロッ
ク毎のＣＰＵコア８０１の状態をマイクロプロセッサに
伝達する。信号として使用されているバスは４本で、プ
ロセッサの内部状態に対しては少ない信号である。
【００１６】図９にデバッグの専用ピン８０４を介して
トレースアナライザ８０３に伝えられる信号の一部の内
容を示す。この状態は、ＣＰＵのクロック毎の命令実行
状態が必要な分だけ出力されている。この状態に加え、
非決定的な分岐が発生した状態ＪＭＰの時に限り、分岐
先アドレスを３０クロック掛けてトレースアナライザ８
０３に伝送する機能を持つ。これによって、従来例１で
不可能だったレジスタ間接ジャンプ等の非決定的なアド
レスへの分岐の観測をシステムを停止させずに行うこと
ができる。ただし、非決定的な分岐が３０クロックの間
に連続して発生しないという条件を要する。
【００１７】次に、図１０を参照して、ソフトウェアデ
バッグ用ソフトウェアシミュレータについて概説する
（以下この例を従来例３とする）。
【００１８】シミュレーションモデル４０１には、命令
実行ユニット４０１と、キャッシュ４１１を含んだＣＰ
Ｕ４１２、それにメモリ４１５、Ｉ／Ｏインターフェー
スモデル１００１及び１００２と、それらを結合するバ
ス４１６で構成されたシステムのモデルを全て含む。
【００１９】まず、ソフトウェアシミュレータにプログ
ラムメモリ初期状態４０２をロードし、クロック毎にシ
ミュレーションモデル４０１を動作させて、結果を内部
状態モニタ４０４で確認する。これによって、作成した
システム、プログラムの動作の正当性を検証する。
【００２０】この従来例３のソフトウェアシミュレータ
の長所は、外部Ｉ／Ｏインターフェース１００１、１０
０２のモデルを完全に作成する限りは、マイクロプロセ
ッサ、システムの動作の全てをユーザが監視できること
である。
【００２１】
【発明が解決しようとする課題】ところで、上述の従来
例２では、マイクロプロセッサのプログラムカウンタの
動作を監視する機構を備え、命令の動作順序だけは観測
できるようになっているが、プログラムカウンタの流れ
だけでは、そのシステムの挙動の把握の手がかりにはな
るものの、不具合の原因を突き止めるのは難しい。つま
り、修正すべき不具合は、プログラムの流れ自体が原因
ではなく、そのシステムからの入力データ、マイクロプ
ロセッサの演算結果に関連して発生するものであり、そ
の動作の原因究明、原因の修正にはさらにプログラムの
解析が必要になる。
【００２２】従来例２の方法では、人間がプログラム、
システムの動作を完全に把握する必要がある。ところ
が、今後大規模化、分散化する一途のシステムの解析に
対して人間の能力の向上には限界があり、システムの規
模の拡大に対して、デバッグの効率の向上が追い付かな
い可能性がある。このため、デバッグ環境の更なる支援
が求められる。
【００２３】上述の従来例３では、この上記の欠点を克
服するために、ソフトウェアモデルでシステムの必要な
部分を全て作成して内部状態を観測するという手法を取
っている。これによって、命令の実行順序だけではな
く、システムの動作の全てが観測でき、観測したいイベ
ントが発生した以前に、時間にさかのぼって観測できる
という長所を持つ。
【００２４】しかし、従来例２に対して次のような顕著
な欠点も持つ。それは、システムに存在する全てのハー
ドウェアのソフトウェアモデルが必要になるという点で
ある。また、実際のシステムで不具合が発生した時のシ
ステムの挙動を直接再現することができるわけではな
い。よって、実際の不具合の原因の特定では、デバッグ
システムのオペレータがシステムの動作を推測して特定
することが依然として不可欠となる。
【００２５】よって、従来例３は開発を援助するには適
したシステムだが、実際のシステムで突発的に発生した
不具合の原因解析には、直接不具合の状態を観測出来る
訳ではないので適しているとはいえない。
【００２６】いずれにしても、今後の複雑化するシステ
ムの動作の解析には、システム上で実際に発生した動作
の直接観測と、内部状態の詳細観測の双方が同時に求め
られる。
【００２７】更に、近年のように大規模なシステムで
は、各同期回路が、それぞれに別個のクロックで同期し
て動作しているケースも存在する。一般的な同期回路の
シミュレーションには、入力信号を監視する必要がある
ため、このようなデバイスの非同期接続も全て監視する
必要が発生する。この方法では、非同期インターフェー
スの通信の全ての記録が必要になり、バッファ容量が膨
大になるという欠点がある。
【００２８】このインターフェースが双方のクロックに
同期したインターフェースならば、それぞれのシミュレ
ーションモデルを使用してインターフェースの内容を再
現できる。ところが、クロック非同期転送に対しては流
用できない。理由は、転送タイミングがクロックに対し
て実行の度に変わるためである。このままでは結局全て
の転送信号の監視が必要になり、信号履歴バッファが大
量に必要になる。そのため、非同期転送でも一部の信号
だけの監視だけで、転送内容を再現する手法が求められ
る。
【００２９】また、近年の高速インターフェースは、配
線の電気的特性すら厳格に規定するようになり、外部か
らの観測のプローブの接続が難しくなってきている。こ
のため、論理回路の内部動作の監視どころか、信号の入
力の全てを監視することすら出来なくなりつつある。
【００３０】更に、高速転送を要求されるシステムは、
各デバイスが互いに非同期に動作し、転送は同期クロッ
クと共に転送するようなインターフェースも出現してい
る。このようなシステムはほとんどが同期回路であるに
もかかわらず外部から内部の動作タイミングを推測する
ことができない。
【００３１】このように、双方のシステムが非同期に動
作するため、実際に発生した転送のタイミングは、実際
の観測無しに正確に判明しない。
【００３２】このような非同期インターフェースを持つ
場合でも、内部動作、連携動作の観測が必要なことには
変わり無い。そのため、シミュレーションで内部動作を
観測する機能を有するデバッグシステムが求められる。
【００３３】本発明の目的は内部状態の観測を行うこと
のできるデバッグシステムを提供することにある。
【００３４】本発明の他の目的はソフトウェアモデル作
成の必要性を低減できるデバッグシステムを提供するこ
とにある。
【００３５】
【課題を解決するための手段】本発明によれば、内部動
作を観測できない高速なデジタル同期回路あるいは高速
インターフェースを持つシステムに用いられ、該システ
ムの素子間の入力信号をシステムクロックに同期化して
出力する出力手段と、該出力手段の出力信号をスヌープ
して蓄積情報として蓄積する蓄積手段と、該蓄積情報を
用いて前記システムの同期回路あるいは高速インターフ
ェースの内部動作を再現する再現手段とを有することを
特徴とするデバッグシステムが得られる。
【００３６】さらに、本発明によれば、マイクロプロセ
ッサを中核としてシステムクロックに同期する論理回路
を用いたシステムに用いられ、前記論理回路の初期状態
を出力するか又は前記論理回路を一意に初期化する初期
化手段と、前記マイクロプロセッサのシステムクロック
に同期した入力信号の少なくとも一部を監視して蓄積入
力信号として蓄積する蓄積手段と、該蓄積入力信号の履
歴を転送して前記システムのうちの外部から動作を観測
できない回路の内部動作を前記システムクロック単位で
再現する再現手段とを有することを特徴とするデバッグ
システムが得られる。
【００３７】そして、前記マイクロプロセッサ以外の回
路からはメモリの変更が行われない場合には、前記マイ
クロプロセッサにおけるアクセスのうち前記メモリから
のリードデータ内容を除外して前記メモリのアクセスタ
イミングだけを監視して蓄積する入力信号監視機構が備
えられる。この際、前記入力信号監視機構は、変化の頻
度の低い信号を変化の内容と時間だけを記録して蓄積す
る手段を有している。
【００３８】また、前記システムに前記マイクロプロセ
ッサだけではなく別のシステムクロックに同期して動作
する同期回路が備えられている場合には、前記マイクロ
プロセッサの外部からの入力信号に加えて前記同期回路
への入力信号を監視して再現する手段が備えられてお
り、前記マイクロプロセッサ及び前記同期回路を合わせ
て再現する手段を有し、前記マイクロプロセッサと前記
同期回路の間の信号の入出力の監視を省略する。
【００３９】前記システムに前記システムクロックに非
同期に動作する非同期回路が備えられている場合には、
該非同期回路から前記論理回路に伝達された信号を別に
出力する出力手段と、該出力手段の出力信号を入力信号
として蓄積する手段と、該入力信号を用いて前記非同期
回路との連係動作を再現する手段が備えられる。
【００４０】前記システムに前記システムクロックに非
同期に動作する非同期回路が備えられている場合には、
前記非同期回路から論理回路に伝達された信号のうち前
記非同期回路からのハンドシェイク入力信号だけをクロ
ック同期化して出力する第１の出力手段を有するととも
に、前記非同期回路からのバス信号を前記マイクロプロ
セッサの共有バスに同期化せずに出力する第２の出力手
段を有し、さらに、前記第１及び前記第２の出力手段の
出力信号を用いて前記非同期回路から前記論理回路への
入力を再現して連係動作を再現する手段を有するように
してもよい。
【００４１】さらに、前記マイクロプロセッサに前記シ
ステムの初期状態をメモリに退避しておく手段を備え
て、前記入力信号を観測して蓄積する手段を有し、該蓄
積された入力信号を読みだす手段を有するとともに前記
蓄積された入力信号を用いて前記システムの動作を再現
する手段を有するようにしてもよい。
【００４２】また、本発明によれば、複数のマイクロプ
ロセッサが複数搭載され、共有メモリと、外部の低速な
同期Ｉ／Ｏバスへのブリッジを有するとともに前記マイ
クロプロセッサ、前記共有メモリ、及び前記ブリッジを
接続してシステムクロックに同期して動作させる高速な
同期バスを有し、さらに、複数の非同期動作を行うＩ／
Ｏインターフェースを有し、該Ｉ／Ｏインターフェース
を外部の低速な同期Ｉ／Ｏバスに接続して前記同期バス
を経由して前記ブリッジへ伝達するシステムに用いら
れ、前記同期Ｉ／Ｏバスに接続されて前記ブリッジに到
達する信号だけを監視して蓄積する手段を有することを
特徴とするデバッグシステムが得られる。
【００４３】この場合、前記マイクロプロセッサ、前記
共有メモリ、前記Ｉ／Ｏインターフェースの動作が蓄積
された入力信号を用いて動作を再現する再現手段が備え
られており、前記システムには外部のＩ／Ｏバスに高速
な同期回路が接続されている場合には、該高速な同期回
路の非同期入力信号を信号を監視して蓄積する手段を有
し、前記再現手段は前記高速な同期回路の動作を再現す
る。
【００４４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００４５】図１を参照して、デバッグの対象であるタ
ーゲットシステム１にはプローブユニット２が接続さ
れ、ソフトウェアシミュレータモデル３はプローブユニ
ット２からのデータを使用する。
【００４６】ターゲットシステム１は、プロセッサのソ
ケット１１と、非同期Ｉ／Ｏインターフェース１２、メ
インメモリ１３等から構成され、バス１４を通じてＩ／
Ｏインターフェース１２とメモリ１３が接続されてい
る。ターゲットシステム１は１つのクロック信号で同期
しており、ターゲットシステム１の中でクロックと同期
していない部分との仲介はＩ／Ｏインターフェース１２
が行っている。
【００４７】プロセッサのソケット１１には、プローブ
１０４が接続され、プローブユニット２にプロセッサに
接続された端子の全信号を伝達する。プローブユニット
２は、ソケット１１に挿入されるべきＣＰＵ（プロセッ
サ）と同じ動作をするＣＰＵ１０１と、ＣＰＵへの入力
信号を監視する入力信号スヌープユニット１０２と、ト
レースメモリ１０３とから構成され、入力信号スヌープ
ユニット１０２は通信バス１０５を介してソフトウェア
シミュレータ３にトレースメモリ１０３の内容を要求に
応じて伝達する。
【００４８】ソフトウェアシミュレータ３には、ＣＰＵ
のモデル３１２と、メインメモリモデル３１５と、プロ
ーブユニット２からの入力信号をシミュレータ上に再生
する入力信号再生ユニット３１３とが備えられている。
【００４９】＜マイクロプロセッサ（ＣＰＵ）１０１＞
ソケット１１に挿入されるべきマイクロプロセッサ（Ｃ
ＰＵ）１０１は、１つのクロックに同期して動作し、全
ての内部状態を外部に出力可能にできるか、あるいは特
定のコマンドでリセットが可能になっている。これは、
暗黙の状態のため、動作が非決定的になってソフトウェ
アでの予測が不可能になることを回避するのが目的であ
る。
【００５０】＜非同期Ｉ／Ｏインターフェース１２＞非
同期Ｉ／Ｏインターフェース１２は、マイクロプロセッ
サとクロック同期式のバスで接続されるととともに、割
り込み信号等のクロック非同期な信号も接続されてい
る。
【００５１】＜メインメモリ１３＞メインメモリ１３の
アクセスタイミング、リフレッシュタイミング等は、マ
イクロプロセッサ１０１の動作とは無関係に決定され、
マイクロプロセッサ１０１へバスサイクルの終了を示す
ＲＥＡＤＹ信号が入力される。
【００５２】図示の例では、メインメモリ１３は、バス
信号１４のストア以外の手段で勝手に内容を変更するこ
とはない。ＤＭＡなどの手段で、マイクロプロセッサ１
０１の出力とは別の値の変更が有る場合には、マイクロ
プロセッサ１０１への入力でなくてもデータバス１２３
を監視する必要が発生する。
【００５３】ここで、図２も参照してプローブユニット
２について説明する。
【００５４】＜プローブユニット２＞ターゲットシステ
ム１の、本来マイクロプロセッサ１０１を挿入するソケ
ット１１に挿入して、その信号をプローブユニット２上
のマイクロプロセッサ１０１に伝達し、マイクロプロセ
ッサ１０１の信号を出力する。その際、マイクロプロセ
ッサ（ＣＰＵ）１０１への入力信号を入力信号スヌープ
ユニット１０２にも入力させる。
【００５５】＜入力信号スヌープユニット１０２＞入力
スヌープユニット１０２には、マイクロプロセッサに入
力されている信号、データバス１２３、割り込み信号１
２４、ＲＥＡＤＹ信号１２５の全てが接続されている。
【００５６】データバス１２３、割り込み信号１２４は
マイクロプロセッサ１０１と並列に入力される。バスサ
イクル制御ＲＥＡＤＹ信号１２５は、まずプローブユニ
ットだけに入力し、マイクロプロセッサ１０１に、別の
ＲＥＡＤＹ信号１２６を生成して出力している。
【００５７】入力スヌープユニット１０２では、マイク
ロプロセッサ１０１から発せられたアドレス信号１２１
とステータス信号１２２を読み取り、アドレスラッチ１
１４にアドレスを出力し、データラッチ１１３、メモリ
コントロール１１６に制御信号を出力している。ＲＥＡ
ＤＹ信号１２５は、バスサイクル制御部１１１に入力さ
れ、その信号の内容をエンコード１１９に伝送するとと
ともに、ＲＥＡＤＹ信号１２６をマイクロプロセッサ１
０１に出力する。
【００５８】エンコード１１９は、割り込み信号１２
４、ＲＥＡＤＹ信号１２３を時間方向にエンコードし
て、内部データバスに出力する。
【００５９】内部データバスには、エンコード１１９、
データラッチ１１３、アドレスラッチ１１４、通信イン
ターフェース１１８が接続されている。メモリコントロ
ール１１６は、アドレスデコード１１２、エンコード１
１９、通信インターフェース１１８の要求を調停すると
とともに、トレースメモリ１０３の読み書き制御信号１
２５、アドレスカウンタ１１７への要求信号を発生す
る。
【００６０】アドレスカウンタ１１７は、メモリコント
ロール１１６の要求に応じてトレースメモリ１０３への
アドレス１３０をインクリメントする。あるいは、通信
インターフェース１１８からの要求でアドレス１３０を
リセット、設定する。内部データバスにはトレースメモ
リ１３１のデータバス１３１が接続される。
【００６１】＜入力信号スヌープユニット１０２の動作
＞ＣＰＵ１０１はキャッシュ内蔵型のマイクロプロセッ
サであるため、その入力信号は以下の５通りである。
【００６２】（１）メモリからの入力データ１２３ （２）メモリアクセスの終了タイミングを示すＲＥＡＤ
Ｙ信号１２５ （３）外部Ｉ／Ｏインターフェースからの入力データ１
２３ （４）外部Ｉ／Ｏインターフェースからの終了タイミン
グを示すＲＥＡＤＹ信号１２５ （５）割り込みなどの外部周辺からの非同期割り込み信
号１２４ このうち、（１）のメモリからの入力データは、自分で
書いたメモリの内容と同一のものが読みだされることが
保証されるならば、そのタイミングだけを保存すれば良
い。ただし、メモリアクセスに、外部周辺Ｉ／Ｏインタ
ーフェースからのＣＰＵを介さないＤＭＡアクセス等が
存在する場合は例外となる。その場合はに、アドレスに
到達しているＤＭＡ等のメモリデータライトをトレース
メモリにイベントとして別途格納する必要がある。
【００６３】外部Ｉ／Ｏインターフェースは、入力デー
タをＣＰＵの出力データから推測することはできないの
でデータを監視する必要がある。
【００６４】アドレスデコード１１２は、（３）のケー
スのＩ／Ｏバスサイクルの時に、データバス１２３をデ
ータラッチ１１３に、アドレスバス１２１の内容をアド
レスラッチ１１４に格納し、カウンタ１１５で計測した
時間をエンコード１１６に伝達し、メモリコントロール
１１６の調停による権利を取得した後にトレースメモリ
１３１に出力する。また、（２）、（４）のケースのＲ
ＥＡＤＹ信号１２５を関知して、エンコード１１９でエ
ンコードして、カウンタ１１５で計測した時間とととも
に、同様に、メモリコントロール１１６の調停による権
利を取得した後に、トレースメモリ１３１に出力する。
（５）のケースもエンコード１１９でエンコードして、
同様に、トレースメモリ１３１に出力を行う。
【００６５】アドレスカウンタ１１７は、一回のトレー
スメモリ１３１への書き込み毎にインクリメントされ
て、トレースメモリ１０３の容量分の時間のトレースを
可能にする。
【００６６】通信インターフェース１１８は、ソフトウ
ェアシミュレータモデル３等のホストからの要求１３２
を受け、メモリコントロール１１６の制御権を取得し、
通信バス１３３からアドレスカウンタ１１７にアドレス
を直接転送し、アドレスを指定したトレースメモリ１０
３からの蓄積されたデータの読み込みを行い、通信バス
１３３からホストに転送する。
【００６７】また、入力スヌープユニット１０２は、マ
イクロプロセッサ１０１からの特定のＩ／Ｏアドレスの
アクセスで、トレースメモリ１０３の内容の読み書きも
可能である。
【００６８】＜トレースメモリ１０３の内容＞図６にト
レースメモリ１０３の内容の例を示す。マイクロプロセ
ッサ１０１への入力信号は、以下の方法でエンコードさ
れて記録される。
【００６９】ｅｖｅｎｔ：信号の種類に応じて、イベン
トを対応させる。信号の種類に適したエンコードを行
い、ＰＲＯＰＴＥＲＴＹに書き込む。以下に、イベント
の種類を示す。
【００７０】−ＲＥＡＤＹ メモリアクセスＲＥＡＤＹ
信号１２５の内容 −ＩＮＴ 割り込み信号１２５の内容 −Ｉ／Ｏｒｅａｄ Ｉ／Ｏインターフェースからのデー
タリードのアドレス及びデータ ｔｉｍｅ：トレース開始からのイベントの発生したクロ
ック単位の時間 ｐｒｏｐｅｒｔｙ：イベントの詳細な内容。イベントに
よって意味が変わる。
【００７１】ＲＥＡＤＹ信号１２５はビットの変化の頻
度が高いことが想定されるため、エンコード１１９によ
って、１６クロック分をビット列でｐｒｏｐｅｒｔｙに
格納する。同時に、ｅｖｅｎｔの項目にＲＥＡＤＹ信号
を示すコード、ｔｉｍｅの項目にビット列の開始時のシ
ステムクロック時間を書き込む。
【００７２】割り込み信号１２４は、ビットの変化の頻
度が低いことが想定されるため、ＯＮ／ＯＦＦの際に、
各々１回、複数の信号のうちのどれが有効であるかの情
報ととともにエンコードして、トレースメモリ１０３の
ｐｒｏｐｅｒｔｙに書き込む。同時に、ｅｖｅｎｔの項
目に割り込み信号の変化を示すコード、ｔｉｍｅの項目
に割り込み信号の変化のシステムクロック時間を書き込
む。
【００７３】Ｉ／Ｏリードバスサイクル１２５も同様
に、トレースメモリ１０３のｐｒｏｐｅｒｔｙにそのデ
ータを格納する。図１に示す例の場合は、データは１６
ビットである。同時に、ｅｖｅｎｔの項目にＩ／Ｏリー
ドを示すコード、ｔｉｍｅの項目にＩ／Ｏリード完了の
システムクロック時間を書き込む。
【００７４】＜ソフトウェアシミュレータ３の構造＞図
３に、ソフトウェアシミュレータ３の模式図を示す。ソ
フトウェアシミュレーションモデルは、キャッシュメモ
リ３１１を内蔵したＣＰＵ３１０と、外部メモリ３１５
と、入力信号デコードユニット３１３とから構成され
る。ＣＰＵ３１０からメモリ３１５へは、バス３１６を
アドレスコントロール信号として接続されている。ＣＰ
Ｕ３１０とメモリ３１５と入力信号デコードユニット３
１３の双方向信号のデータバス３１７を介して接続され
ている。また別に、割り込み信号などの入力信号デコー
ドユニット３１３から直接ＣＰＵ３１２へ入力されてい
る信号３１７もある。
【００７５】図１０に示す従来例と異なり、Ｉ／Ｏイン
ターフェースモデル１００１、１００２を内部に持た
ず、ターゲットシステム１からキャプチャした入力信号
トレース結果３０３を使用してソフトウェアシミュレー
ションを行う。この構成の従来例３に対する長所は、完
全には動作を合わせにくいＩ／Ｏインターフェース１０
０１、１００２のモデルの作成の必要がないばかりでは
なく、実際にターゲットシステムで発生した現象を完全
に再現できることにある。
【００７６】＜入力信号デコードユニット３１３＞入力
信号デコードユニット３１３には、プローブユニット２
で獲得したトレースメモリ１０３の内容が全て転送され
る。
【００７７】シミュレーションの開始によって、クロッ
ク単位のクロックカウント３１４を０に初期化する。カ
ウント３１４の値はシミュレーション時間の経過ととも
にインクリメントする。トレース結果の最初の行のｔｉ
ｍｅの項とクロックカウントの値が一致した時点で、ｅ
ｖｅｎｔの項にしたがって入力信号デコードユニットの
出力信号の値を変更する。
【００７８】・ＲＥＡＤＹ信号の場合は、その後１６ク
ロックの間、ｐｒｏｐｅｒｔｙの値を上位から１ビット
ずつクロック毎にずらして入力させる。
【００７９】・Ｉ／ＯＲｅａｄの場合は、該当するデー
タをデータバスに入力させる。この例では１６ビットに
制限している。
【００８０】・ＩＮＴの場合は、該当するＩＮＴ信号を
変化させる。
【００８１】ＣＰＵ１０１の出力信号などは一切確認し
ないでシステムクロック時間に依存して入力信号を決定
させる。
【００８２】＜デバッグの手順＞ユーザーは以下の手順
でデバッグを行う。
【００８３】１．ターゲットシステム１の動作を停止さ
せ、全ての初期値をソフトウェアシミュレータ３に転送
する。
【００８４】２．ターゲットシステム１の動作の開始と
とともに、入力信号スヌープユニット１０２は入力信号
のトレースを開始する。
【００８５】３．不具合等の事象の発生で、入力信号ス
ヌープユニット２の動作を止める。
【００８６】４．その時点までのレトースメモリ１０３
の履歴を全てホストのソフトウェアシミュレータ３に伝
達する。
【００８７】５．最初に送られた初期値で、ソフトウェ
アシミュレータ上の全回路を初期化する。
【００８８】６．ソフトウェアシミュレータをシステム
クロック毎に動作させる。
【００８９】７．システムクロック毎にトレースメモリ
１０３の履歴情報をデコードして入力する。
【００９０】この手順を踏まえることにより、初期値の
転送時からトレース停止までの全ての時間において、マ
イクロプロセッサ１０１の全ての内部動作が再現でき
る。
【００９１】この手法で、マイクロプロセッサ動作完全
に再現ができる理由は、基本的にマイクロプロセッサ
は、外部から入力されるクロックに同期して動作する。
つまり、同期された入力信号が与えられれば出力値が決
定的に予測できる。よって、従来例２と異なり、不具合
に至るまでの命令の実行順序、不具合が発生した状態を
読み取るだけではなく、不具合が起こる前までのマイク
ロプロセッサ１０１の内部状態が全て観測できる。
【００９２】図４に、他の例として、図２のプローブユ
ニットの別の構成を示す。
【００９３】周辺内蔵マイクロプロセッサ４０１は、図
１に示すマイクロプロセッサ１０１に相当するＣＰＵ４
１０に加え、クロックに非同期な動作を行う非同期内蔵
Ｉ／Ｏ４１１、システムクロックに同期して動作するメ
モリコントローラ４１２を内蔵している。非同期内蔵Ｉ
／Ｏ４１１からの信号４１３は、ラッチ４１４でクロッ
クに同期化してＣＰＵに入力させるととともに、その信
号を外部に同期化信号４０４として出力する。ＣＰＵ４
１０から非同期内蔵Ｉ／Ｏ４１１へのアクセスは、外部
バス１２１、１２２、１２３に内部信号と透過させて出
力する。
【００９４】また、図１に示す例と異なり、メモリコン
トローラ４１２を内蔵しているため、外部からＲＥＡＤ
Ｙ信号１２５を受け取る必要がない。
【００９５】入力信号スヌープユニット４１３の構成も
異なる。周辺内蔵プロセッサ４０１の内部信号として出
力された非同期入力信号４０４を割り込み信号１２４と
同じ様に入力する。
【００９６】メモリコントローラ４１２は、ＤＲＡＭ等
に不可欠なリフレッシュ等もクロックに同期した同期化
回路で生成するため、シミュレーションモデルを作成す
ればクロック単位のシミュレーションでＲＥＡＤＹ信号
の挙動が再現できる。このため、メモリアクセスのＲＥ
ＡＤＹ信号の入力スヌープが省略できる。
【００９７】＜図１に示す例との違い＞図１に示す例と
異なり、周辺内蔵マイクロプロセッサ４０１は、ＣＰＵ
４１０のクロックに同期して動作するメモリコントロー
ラ４１２、非同期に動作する内蔵Ｉ／Ｏ４１１を内部に
含む。
【００９８】ソフトウェアシミュレーションモデル３
は、システムクロックに同期して動作しているため、温
度などの回路の変動に影響されることなく動作を決定的
に予測することができる。
【００９９】そのため、メモリコントローラ４１２は、
メモリコントローラ４１２からＣＰＵ４１０への入力信
号を監視しなくてもメモリコントローラ４１２のシミュ
レーションモデルを作成すればその動作を決定的に予測
できる。
【０１００】それに対して、非同期内蔵Ｉ／Ｏ４１１
は、周辺内蔵マイクロプロセッサ４０１の外部からの入
力信号４０２をシステムクロック単位で観測するだけで
は動作が予測できない。これにより、非同期内蔵Ｉ／Ｏ
４１１からＣＰＵ４１０への出力信号のタイミングも予
測できないため、ＰＣＵ４１０の入力信号の全てが観測
できないことになり、図１で説明した手法だけではＣＰ
Ｕ４１０動作の再現が出来ない。
【０１０１】ところが、非同期回路４１１のクロック単
位の再現が不可能でも、ＣＰＵ４１０の動作の再現は可
能である。非同期回路の動作が非決定的なのは、非同期
信号が同期回路に入力されるタイミングがその都度変わ
るため、信号が入力される同期回路の挙動が非決定的に
なるためである。よって、非同期信号を同期化したタイ
ミングの履歴を別に保存すれば、非同期信号を入力する
同期回路の挙動の方は決定的に予測できる。
【０１０２】よって、この例では、同期化信号４０４を
別に出力して、非同期内蔵Ｉ／Ｏ４１１から内蔵ＣＰＵ
４１０への同期化のタイミングを外部に出力している。
入力スヌープユニット４１３に同期化信号４０４のタイ
ミングを観測する回路を付加して、周辺マイクロプロセ
ッサ４０１の外部からのＣＰＵ４１０の動作を完全に観
測することを可能にしている。
【０１０３】さらに、ＤＭＡ等の信号の入出力量の多い
同期回路を含んだ周辺内蔵プロセッサの場合も、ＤＭＡ
のシミュレーションモデル作成とＤＭＡへの入力信号の
キャプチャとによって、ＤＭＡからＣＰＵへの信号がシ
ミュレーションで予測できるようになるため、観測する
入力信号が大幅に省略できる。
【０１０４】なお、この例は、周辺内蔵プロセッサの例
であるが、同期回路の周辺Ｉ／Ｏ、メモリコントローラ
がマイクロプロセッサの外部の周辺回路で作成してある
場合も、同じ様に周辺回路に入力スヌープユニットとそ
の周辺回路のモデルを作成して、非同期信号の同期化タ
イミングを監視すれば、マイクロプロセッサ外部の周辺
回路を含んだ再現も可能になる。
【０１０５】図５に、本発明の他の例のブロック図を示
す。
【０１０６】図５を参照して、キャッシュを内蔵したマ
イクロプロセッサ５０１，５０２，５０３は、クロック
同期の高速バス５０４により結合されている。高速バス
５０４にはさらに１つの共有メモリ５１０、Ｉ／Ｏブリ
ッジ５１１が接続されている。Ｉ／Ｏブリッジ５１１の
先には、クロックに非同期なＩ／Ｏインターフェース５
１３、クロックに非同期な部分を含み高速動作を行うグ
ラフィックアクセラレータ５１４が低速バス５１２で接
続されている。
【０１０７】Ｉ／Ｏバススヌープユニット５２１は、こ
の低速バスに接続されており、Ｉ／Ｏインターフェース
５１３、グラフィックアクセラレータ５１４からのリー
ドサイクルをスヌープして格納する。同時に、Ｉ／Ｏブ
リッジ５３１に到達した割り込み信号を同期化して信号
５３１から受け取り、トレースメモリ５２２に格納す
る。
【０１０８】また、マイクロプロセッサ５０１上に、マ
イクロプロセッサ５０１から５０３と共有メモリ５１
０、Ｉ／Ｏブリッジ５１１のソフトウェアモデルを持
つ。
【０１０９】１．マイクロプロセッサ５０１、共有メモ
リ５１０の初期状態を別のところに保存しておく。
【０１１０】２．上述した例と同様にして、Ｉ／Ｏバス
スヌープ５２１が履歴をトレースメモリ５２２に格納す
る。
【０１１１】３．不具合が出た時点などで履歴の格納を
停止し、マイクロプロセッサ５０１がトレースメモリ５
２２の内容を読みだす。
【０１１２】４．ソフトウェアモデルシミュレータを起
動して、初期状態と履歴を利用してマイクロプロセッサ
５０１等の動作を再現する。
【０１１３】さらに、応用として、システムクロックに
同期したグラフィックアクセラレータ５１４が存在し、
グラフィックアクセラレータ５１４からＩ／Ｏブリッジ
５０１への読み込みデータが大量に発生する場合を考え
る。
【０１１４】この場合は、グラフィックアクセラレータ
の全ての同期化入力信号５３３をＩ／Ｏバススヌープユ
ニット５２１に出力して記録する。そして、グラフィッ
クアクセラレータ５１４のソフトウェアモデルを作成し
てシステムのモデルに追加して一緒にシミュレーション
を行えば、グラフィックアクセラレータ５１４とのバス
通信の内容が予測できるのでスヌープを省略でき、トレ
ースメモリ５２２に格納するＩ／Ｏバス信号の蓄積量が
削減できる。
【０１１５】図１１に、本発明の他の例のブロック図を
示す。
【０１１６】図１１を参照して、ここでは、ターゲット
システム１１０１が動作を観測する対象システムであ
る。プローブユニット１１０２は、ターゲットシステム
１１０１の動作を監視して、その監視内容をデバッグホ
ストシステム１１０３に転送する。
【０１１７】ターゲットシステム１１０１は、プロセッ
サ１１１１、プロセッサ１１１２、メモリ１１１３、そ
の他クロック信号生成素子、及びＩ／Ｏ回路１１１６等
から構成される。プロセッサ１１１１とプロセッサ１１
１２とは、それぞれ別のクロックで同期している。
【０１１８】プロセッサ１１１１には、非同期バス１１
２１と、非同期信号１１２２と非同期信号１１２４、ク
ロック信号１１２３、外付けメモリ１１１３、Ｉ／Ｏ１
１１６への制御信号バス１１３２、及びデータバス１１
３１が接続されている。非同期信号１１２４は外部Ｉ／
Ｏ１１１６からの非同期入力である。
【０１１９】このプロセッサ１１１１への非同期入力の
うち、非同期信号１１２４と、プロセッサ１１１２から
の転送要求信号１１２２は、それぞれクロック１１２３
で同期化されて信号１１２６、信号１１２５が生成され
る。これらの信号はテスト用にチップの外部に出力され
る。プロセッサの内部回路１１１４は全てクロック信号
１１２３で同期化されており、初期値と入力信号からそ
の挙動を一意に再現できる。
【０１２０】プロセッサ１１１２には、非同期バス１１
２１と、非同期信号１１２０と非同期信号１１２８、ク
ロック信号１１２７が接続されている。信号１１２８は
実施例１と同じ外部Ｉ／Ｏからの非同期入力である。こ
の実施例ではデバイス１１１２に外付けのメモリは接続
されない。このプロセッサ１１１２への非同期入力のう
ち、非同期信号１１２８と、プロセッサ１１１１からの
転送要求信号１１２０は、それぞれクロック１１２７で
同期化されて信号１１２９、信号１１３０が生成され
る。これらの信号はテスト用にチップの外部に出力され
る。プロセッサの内部回路１１１５は全てクロック信号
１１２７で同期化されており、初期値と入力信号からそ
の挙動を一意に再現できる。
【０１２１】プローブユニット１１０２にはターゲット
システム１１０１から以下の信号が入力される。
【０１２２】プロセッサ１１１１からの同期化された出
力信号である信号１１２５、信号１１２６ プロセッサ１１１１に入力されるクロック１１２３ プロセッサ１１１２からの同期化された出力信号である
信号１１２９、信号１１３０ プロセッサ１１１２に入力されるクロック１１２７ プロセッサ１１１１とプロセッサ外付けメモリ１１１３
とのインターフェース信号である制御信号１１３２、デ
ータ信号１１３１ プローブユニット１１０２からターゲットシステム１１
０１には以下の信号が出力される。
【０１２３】プロセッサ１１１１、プロセッサ１１１２
双方のリセット信号１１３３ プロセッサ１１１１とプロセッサ外付けメモリ１１１３
とのインターフェース信号である制御信号１１３２、こ
れは初期状態読みだしを行う目的で使用する。
【０１２４】デバッグホストシステム１１０３は、プロ
ーブユニットとの通信を行うインターフェース１１５０
と、ソフトウェアシミュレータ１１５１を搭載してい
る。
【０１２５】ソフトウェアシミュレータ１１５１は、主
にプロセッサ１１０１の内部回路１１１４に相当するシ
ミュレーションモデル１１５２、およびプロセッサ１１
０２の内部回路１１１５に相当するシミュレーションモ
デル１１５３、非同期バス１１２１、相互の転送ラッチ
１１４２，１１４６に相当する非同期転送バッファ１１
４３で構成される。ソフトウェアシミュレータ１１５１
は、通信インターフェース１１５０から入力された入力
信号履歴１３０５、メモリ初期値１３０６を入力して動
作する。
【０１２６】図１２に、プローブユニット１１０２の内
部構造を示す。
【０１２７】プロセッサ１１０１からの出力信号は、プ
ロセッサ１１０１のクロック１１２３を使用したカウン
タでその時間を記録され、内部バッファにエンコードさ
れて格納される。
【０１２８】プロセッサ１１０２からの出力信号は、プ
ロセッサ１１０２のクロック１１２７を使用したカウン
タで時間を記録され、内部バッファにエンコードされて
格納される。
【０１２９】さらに、プロセッサ１１０１に接続された
メモリ１１１３を読み出すための制御回路を有する。
【０１３０】クロック１１２３のカウンタ、クロック１
１２７のカウンタのどちらかが一杯になった時点で、バ
ッファフラッシュ要求信号１２０９をホストシステムに
出力する。デバッグホストシステム１１０３は、通信イ
ンターフェース１１５０を使用してバッファ転送要求１
２１０を発行し、データバス１２１１からバッファの内
容をすべて受信して記録する。
【０１３１】図１３に、ソフトウェアシミュレータの内
部構造を示す。
【０１３２】入力信号履歴１３０５、メモリ初期値１３
０６は、プローブユニット１１０２、通信インターフェ
ース１１５０を通じてターゲットシステムから送られる
データになる。プロセッサ１１０１のモデル１１５２に
は入力信号再生モジュール１３１０、メモリモデル１３
１１、及び非同期転送バスモジュール１３０３が接続さ
れている。
【０１３３】プロセッサ１１０２のモデル１１５３には
入力信号再生モジュール１３１０、非同期転送バスモジ
ュール１３０３が接続されているが、プロセッサ１１０
２と同じくメモリは接続されない。
【０１３４】各プロセッサは、同期以外はタイミング的
に独立して動作するため、マルチスレッドと同期の機能
を使用して実装するのが望ましい。マルチスレッド間の
状態の共有によって、同期によってメモリ、転送信号な
どの状態の共有を実現する。本実施例でのスレッド１３
０１は、プロセッサ１１０１のクロックで動作するシミ
ュレーションモデルで、スレッド１３０２は、プロセッ
サ１１０２のクロックで動作するシミュレーションモデ
ルとなる。さらに、同期機能で転送タイミングを実際の
動作と一致させる。入力信号再生モジュール１３１０
は、プロセッサ１１０１のシミュレーション時間にした
がって入力信号を再生する。この信号をプロセッサ１１
０１のシミュレーションモデル１１５２に出力する。
【０１３５】プロセッサＢモデル１１５３の入力信号再
生モジュール１３１２では、プロセッサＢのクロックで
計数しているシミュレーション時間にしたがって再生す
る。この信号をプロセッサ１１０２のシミュレーション
モデル１１５３に出力する。
【０１３６】互いの転送は非同期転送バス１３０３を使
用して行われる。これはスレッド間の同期変数として実
装されている。
【０１３７】＜デバッグの手順＞ユーザーは以下の手順
でデバッグを行う。
【０１３８】１．ターゲットシステムを初期化する。
【０１３９】２．プロセッサ１１０１、プロセッサ１１
０２およびメモリ１１１３の内部状態を退避してシミュ
レータに転送する。
【０１４０】３．システムを動作させて信号を監視す
る。
【０１４１】４．シミュレーションで動作の監視を開始
する。図１４に、本実施例４のソフトウェアシミュレー
タの動作を示す。
【０１４２】このスレッド１３０１とスレッド１３０２
は、実際のプロセッサ１１０１とプロセッサ１１０２の
関係と同じように互いに独立して動作し、非同期転送バ
ス１３０３で通信する。
【０１４３】マイクロプロセッサ上のソフトウェアでの
実装は、１クロックごとに交互に実行、同期待ちが発生
ごとに切替える、マルチスレッド同期機能を持つＯＳや
ハードウェアを使用するなどの方法が考えられるが、い
ずれの場合でも、ユーザーから見た動作に変わりはな
い。
【０１４４】図１４に示すフローチャートに沿ってスレ
ッド１３０１の動作を説明する。なお、スレッド１３０
２も同様の動作を行う。
【０１４５】ステップ１４２０：シミュレーション開始
直後に、メモリ初期値１３０６でメモリモデル１３１１
等を初期化する。
【０１４６】ステップ１４１０：プロセッサ１１０１の
クロックを１つ進める。
【０１４７】ステップ１４１１：入力信号履歴１３０５
から、非同期信号１１２５、非同期ハンドシェイク信号
１１２６を再現して入力する。
【０１４８】ステップ１４１２：このとき非同期入力１
１２６が有効になっているかどうか判定。
【０１４９】ステップ１４１３：入力があれば、スレッ
ド１３０２を調査し、スレッド１３０１への非同期信号
出力状態で同期待ちになっているか調査する。同期待ち
状態なら、スレッド１３０２からの非同期バス信号を転
送バッファ１３０３を介して伝達する。同時にスレッド
１３０２を再開する。同期待ちでなければスレッド１３
０１を中断する。スレッド１３０２からの非同期信号出
力があるまで待つ。この時点で転送方向に関わらず転送
信号の内容がシミュレーションで算出されている。受信
の場合は論理シミュレーションに加える。
【０１５０】ステップ１４１４：プロセッサ１１０１の
内部回路の論理シミュレーションを１クロック分行う。
【０１５１】ステップ１４１５：出力信号を内部状態モ
ニタ１３０４に伝達して記録。
【０１５２】ステップ１４１６：プロセッサ１１０１
が、プロセッサ１１０２に非同期信号を伝達しているか
どうか確認。
【０１５３】ステップ１４１７：プロセッサ１１０１
が、転送開始を示す非同期信号を出力している場合、ス
レッド１３０２が同期待ちであるかどうかを確認する。
同期待ちがあればバス転送信号を転送バッファ１３０３
を介して伝達する。同期待ちでない場合は、スレッド１
３０１を中断してプロセッサ１３０２が入力状態になる
まで待つ。
【０１５４】ステップ１４１８：出力信号から、ユーザ
ーの指定したブレークポイントの条件を満たしているか
どうかを確認する。満たしていなければ１４１０に戻
る。
【０１５５】ステップ１４１９：ブレークの場合は、ス
レッド１３０２も中断してユーザーの操作を待つ。再開
は１４１０から行われる。
【０１５６】以上の手順で、プロセッサ１１１１及び１
１１２の双方において、実際にシステムを動作させて発
生した内部状態の変化、出力信号を内部状態モニタ１３
０４で監視することができる。
【０１５７】＜非同期転送が再現できる理由＞非同期転
送では、転送する信号とは別に同期信号を使用して、同
期信号がアクティブになった状態で非同期信号の値の内
容を読むのが普通である。その理由は、信号の内容が安
定していることを保証する１ビットの信号を使用しなけ
れば、値の読みだし内容がタイミングによって変わると
いう危険が生じるためである。
【０１５８】この同期信号を利用して複数の非同期に動
作するシミュレーションモデル間の同期をとる。つま
り、双方のシミュレーションクロックを実際に同期信号
が発生した時間に合わせることになる。この時点で、シ
ミュレーションで再現された非同期転送信号の値は実際
にその時点で発生した転送信号の内容と同一になる。こ
の信号の値を受信側のシミュレーションモデルに伝達す
れば実際に発生した非同期信号伝達が再現できる。
【０１５９】ちなみに、同期信号の転送方向に対する実
際の非同期バス信号の転送方向はハードウェアの使用に
依存するが、どちらの場合でもこの方法で再現できる。
【０１６０】図１５に、本発明の他の例のブロック図を
示す。
【０１６１】ターゲットシステム１５０１が動作を観測
する対象システムである。プローブユニット１１０２
は、図１１でターゲットシステム１１０１に接続されて
いたものと同一のものである。同じようにターゲットシ
ステム１５０１の動作を監視し、その内容をデバッグホ
ストシステム１１０３に転送する。デバッグホストシス
テム１１０３は、ハードウェア構成は図１１のデバッグ
ホストシステム１１０３と同一のものである、しかし、
ターゲットシステム１５０１に合わせたソフトウェアシ
ミュレータ１５１０を有する点で異なる。
【０１６２】ターゲットシステム１５０１は、プロセッ
サ１５０２、プロセッサ１５０４、メモリ１１１３、そ
の他クロック信号生成素子、Ｉ／Ｏ回路１１１６などか
ら構成される。プロセッサ１５０２とプロセッサ１５０
４は、それぞれ別のクロックで同期している。
【０１６３】プロセッサ１５０２には、非同期バス１５
０３と、非同期信号１１２４、クロック信号１１２３、
外付けメモリ１１１３、Ｉ／Ｏ１１１６への制御信号バ
ス１１３２、データバス１１３１が接続されている。非
同期信号１１２４は外部Ｉ／Ｏ１１１６からの非同期入
力である。
【０１６４】プロセッサ１５０２は、大きくわけてクロ
ック信号１１２３に同期した回路１６０１と、クロック
信号１１２３に非同期に動作する非同期インターフェー
ス回路１６０６から構成される。
【０１６５】このプロセッサ１５０２の同期回路１６０
１への非同期入力のうち、非同期信号１１２４と、非同
期インターフェース回路１６０６からの転送要求信号１
１２２は、それぞれクロック信号１１２３で同期化され
て信号１１２５、信号１５０５が生成される。これらの
信号はテスト用にチップの外部に出力される。プロセッ
サの内部回路１６０１は全てクロック信号１１２３で同
期化されており、初期値と入力信号からその挙動を一意
に再現できる。
【０１６６】プローブユニット１１０２にはターゲット
システム１５０１から以下の信号が入力される。
【０１６７】プロセッサ１５１１からの同期化された出
力信号である信号１１２５、信号１５０５ プロセッサ１５１１に入力されるクロック１１２３ プロセッサ１５１２からの同期化された出力信号である
信号１１２９及び信号１５０６ プロセッサ１５１２に入力されるクロック１１２７ プロセッサ１５１１とプロセッサ外付けメモリ１１１３
とのインターフェース信号である制御信号１１３２及び
データ信号１１３１ プローブユニット１１０２からターゲットシステム１５
０１へは以下の信号が出力される。
【０１６８】プロセッサ１５１１及びプロセッサ１５１
２双方のリセット信号１１３３ プロセッサ１５１１とプロセッサ外付けメモリ１１１３
とのインターフェース信号である制御信号１１３２。こ
れは初期状態読みだしを行う目的で使用する。
【０１６９】ソフトウェアシミュレーション１５１０
は、主にプロセッサモデル１５１１、プロセッサモデル
１５１２、非同期バッファモデル１５１３から構成され
る。
【０１７０】ソフトウェアシミュレータ１５１０プロセ
ッサモデル１５１１は、プロセッサ１５０１の内部回路
に相当するソフトウェアシミュレーションモデルとな
る。プロセッサモデル１５１２は、プロセッサ１５０２
の内部回路に相当するソフトウェアシミュレーションモ
デルとなる。
【０１７１】非同期転送信号１５０３、非同期転送回路
１６０６，１６０８の３つのユニットを統合した機能
を、２組の汎用のバッファとしてモデル化する。このバ
ッファはクロックには一切同期しない。
【０１７２】この例は、図１１と比較して、非同期イン
ターフェース信号１５０３の監視を行わない、一回の転
送で同時に復数回のバス信号の転送を行う。その転送タ
イミングは同期回路に伝達される内部ハンドシェイク信
号と一致しないという点で異なる。
【０１７３】図１６に、プロセッサ１５０２の内部の模
式図を示す。プロセッサ１５０２は、同期回路１６０１
と、非同期インターフェース１５０３との通信を行う非
同期インターフェース回路１６０６と、クロック信号入
力１１２３、外部データバス１１３１、外部アドレスバ
ス１１３２、非同期入力信号１１２４、同期化出力信号
１１２５で構成される。
【０１７４】非同期インターフェース回路１６０６は、
非同期インターフェース制御回路１６０２、非同期入力
バッファ１６０３、非同期出力バッファ１６０４、非同
期制御入力信号１６０５、非同期制御出力１６０７、さ
らに信号１６０５を同期化した非同期ハンドシェイク信
号１６０６から構成される。
【０１７５】プロセッサ１５０２の外部に出力されるの
は非同期入力信号１１２５と、非同期制御信号１６０５
だけになる。
【０１７６】以下に、このプロセッサ１５０２を使用し
た非同期転送の動作を示す。
【０１７７】非同期インターフェース１５０３から非同
期通信回路１６０６に入力された入力信号は、非同期制
御回路１６０２によってまず入力バッファ１６０３に蓄
積される。そして入力要求信号１６０５によって同期回
路１６０１に読み込み要求を出す。しかし、非同期制御
回路１６０２は、次の非同期バス１５０３からの信号入
力を停止することはせず、次の入力があればバッファ１
６０３に蓄積する。同期回路１６０１は、入力バッファ
１６０３を、非同期インターフェース１６０３からの到
着順に読み出すことができる。
【０１７８】図１７に、ソフトウェアシミュレーション
１５１０の動作を示す。
【０１７９】スレッド１７０１は、プロセッサ１５０２
の内部回路１６０１のシミュレーションモデルで、クロ
ック１１２３単位で動作する。スレッド１７０２は、プ
ロセッサ１５０４の内部回路１６０９のシミュレーショ
ンモデルで、クロック１１２７単位で動作する。
【０１８０】転送バッファ１７０３はどちらのクロック
にも同期しない。スレッド１７０１から本来非同期転送
回路１６０６に送られるデータの書き込み制御信号を感
知して入力し、スレッド１７０２からのデータ読み込み
制御信号を感知して読み込む。データは先に書き込んだ
順に読みだされる。転送バッファ１７０４も同じ動作を
する。
【０１８１】プロセッサ１５０１からプロセッサ１５０
２に転送する時はバッファ１７０１を使用し、プロセッ
サ１５０２からプロセッサ１５０１に転送する時はバッ
ファ１７０２を使用する。
【０１８２】以下、スレッド１７０１の動作を示す。ま
ず、シミュレーション開始直後に、メモリ初期値１３０
６でメモリモデル１３１１等を初期化する。それ以降の
動作は、図１７のフローチャートに沿って説明する。
【０１８３】ステップ１７１０：プロセッサ１５０１の
クロックを１つ進める。
【０１８４】ステップ１７１１：入力信号履歴１３０５
から、非同期信号１１２４、非同期ハンドシェイク信号
１１２６を再現して入力する。
【０１８５】ステップ１７１２：このとき転送バッファ
１７０４からの入力があるかどうか判定する。
【０１８６】ステップ１７１３：転送バッファ１７０４
に値がなければ転送バッファ１７０４に入力があるまで
待機する。既に転送バッファ１７０４に値があれば、待
機状態になっているはずのスレッド１７０１を再開す
る。
【０１８７】ステップ１７１４：転送バッファ１７０４
から転送信号を受信する。
【０１８８】ステップ１７１５：プロセッサ１１０１の
内部回路の論理シミュレーションを１クロック分行う。
【０１８９】ステップ１７１６：出力信号を内部状態モ
ニタ１３０４に伝達して記録。
【０１９０】ステップ１７１７：非同期転送バスへの転
送制御信号が有効の時、非同期転送バッファ１７０３に
信号を出力する。
【０１９１】ステップ１７１９：出力信号から、ユーザ
ーの指定したブレークポイントの条件を満たしているか
どうかを確認する。満たしていなければ１７１０に戻
る。
【０１９２】ステップ１７２０：ブレークの場合は、ス
レッド１３０２も中断してユーザーの操作を待つ。再開
は１７１０から行われる。
【０１９３】このように、バッファを使用する転送の場
合も、書き込み側の値から一意に読みだし側に入力され
る値が判明できるようなモデルを作成すれば良い。
【０１９４】このようなインターフェースはバッファが
一杯になった状態でプロセッサに対して転送要求を出す
ことになる。同期信号を持たないシリアルインターフェ
ース、大量の情報を一括して高速に送るプロセッサに非
同期な同期バスインターフェース等の実施例がある。
【０１９５】なお、本発明では、一般的な内部状態の観
測が不可能な同期回路のＬＳＩや、高速同期Ｉ／Ｏイン
ターフェース等に適用できる。そのためには、以下の手
段を提供すれば十分である。
【０１９６】１．全ての内部状態の出力、あるいは初期
化の手段を持つ。
【０１９７】２．入力される全ての同期信号の履歴を保
存し、非同期信号の各同期回路によって同期化された最
初の信号の履歴を保存して、伝達する手段を提供する。
【０１９８】３．同期回路の全てのシミュレーションモ
デルを持ち、１の初期状態、２の同期化信号の入力の手
段を持つ。
【０１９９】上記の手段を用いることで、一般的な同期
回路のシステムの完全な観測手段を提供できる。
【０２００】更に、本発明では、複数の同期回路が非同
期な動作を行っている場合でも、以下の手段を用いるこ
とにより適用できる。
【０２０１】１．全ての同期回路の内部状態の出力、あ
るいは初期化の手段を持つ。
【０２０２】２．全ての同期回路に対し、シミュレーシ
ョンモデルを持たない回路からの信号を全て履歴に保存
し、非同期信号の各同期回路によって同期化された最初
の信号の履歴を保存して伝達する手段を提供する。
【０２０３】３．非同期回路からの同期回路に入力され
る信号のうち、他の非同期信号入力をマスクする手段を
制御する役割を果たす信号だけを監視する手段を持つ。
【０２０４】４．同期回路間の非同期転送で送信側が１
つに限定され、読みだし側から入力される信号の内容は
全く変更なく伝達する手段を持つか、あるいは書き込み
側の出力信号から一意に決定する変換が行われて伝達す
る手段を持つ。また、複数の転送の転送順序を保存する
手段を持つ。
【０２０５】５．同期回路と同期回路間のインターフェ
ースの全てのシミュレーションモデルを持ち、１の初期
状態、２，３の同期化信号の入力手段を持つ。
【０２０６】６．同期回路間の非同期転送が、複数の同
期回路が転送元になる能力を有する非同期インターフェ
ースでは、その転送順序は保存される機能を有し、受信
先が転送元を特定する情報を出力する手段を有し、その
情報を保存する手段を持つ必要がある。
【０２０７】７．同期回路と同期回路間のインターフェ
ースの全てのシミュレーションモデルを持ち、１の初期
状態、２，３の同期化信号に加え、６の転送元特定の情
報の入力手段を持つ。
【０２０８】上記の手段を用いることで、一般的な非同
期インターフェースと同期回路で構成される論理回路に
対しても完全な観測手段を提供できる。
【０２０９】
【発明の効果】以上説明したように本発明では、マイク
ロプロセッサの全ての時間、全ての内部状態の完全な観
測が可能になり、上述した従来例１及び従来例２では、
プログラムの動作順序の観測までしかできなかったが、
本発明では、マイクロプロセッサの全命令動作、全変
数、実行時間の全てが観測できる。
【０２１０】また、クロック同期なシステムでは、初期
状態とクロックに同期された入力データが完全に揃え
ば、ソフトウェアシミュレータによって、動作の再現が
完全に可能である。
【０２１１】さらに、本発明では、クロックに非同期な
回路を含むシステムでも、クロックに同期した部分の内
部状態に限り観測できる。
【０２１２】また、本発明では、上述した従来例３のソ
フトウェアシミュレータと比較して、外部Ｉ／Ｏインタ
ーフェースのモデルの作成が必要無い。
【０２１３】実際に、Ｉ／Ｏインターフェース等を持つ
システムではマイクロプロセッサの動作はＩ／Ｏインタ
ーフェースの動作に強固に連係することになる。そのた
め、マイクロプロセッサの動作を完全に再現するだけの
目的でも、Ｉ／Ｏインターフェースの完全なソフトウェ
アモデルでの再現が不可欠であったが、本発明では、外
部のＩ／Ｏインターフェースの動作のうちの必要な部分
だけをキャプチャして動作に組みこむことができるの
で、外部Ｉ／Ｏインターフェースのソフトウェアモデル
の作成の必要が無くなる。
【０２１４】さらに、本発明によれば、マイクロプロセ
ッサに留まらない、複数の同期回路の連係動作の解析が
可能になる。観測できないほどの高速インターフェース
のメモリシステム、グラフィックアクセラレータなどか
らも、システムクロックと非同期に動作する信号を出力
させてキャプチャを行い、このキャプチャしたトレース
結果を入力できる、メモリシステムやグラフィックアク
セラレータのソフトウェアシミュレータモデルを準備す
れば、マイクロプロセッサの動作に留まらず、メモリシ
ステム、アクセラレータ等との連係動作の解析も可能に
なる。
【０２１５】このように、本発明では、複数のクロック
が非同期に動作しているシステムでも全体のシミュレー
ションが可能になる。
【０２１６】また、あるＩ／Ｏデバイス等のボードをシ
ステムに新たに組み込む際にも、Ｉ／Ｏデバイスが共通
のトレースメモリへ同期化信号を書き込む手段を持ち、
Ｉ／Ｏデバイスのソフトウェアモデルと、入力信号トレ
ースメモリの読みだし手法を、Ｉ／Ｏデバイスのデバイ
スドライバと同じの形で一緒に提供して元のシステムの
シミュレーションモデルに組み込めば、新たに組み込ん
だＩ／Ｏデバイスと連係したシステム全体の動作のデバ
ッグが可能になる。
【０２１７】さらに本発明によれば、複数のクロックが
非同期に動作しているシステムでも、非同期回路間の通
信の大半の記録を省略しながらも完全な動作の再現を可
能にする。この場合は転送の同期タイミングだけを履歴
として保存することで実現する。
【０２１８】また、シリアルインターフェースなど、１
本の非同期信号だけが入力され、その非同期信号の変化
の頻度が多い場合も、その同期タイミングの保存の大半
を省略しながら、同時に完全な動作の再現を行うことを
可能にする。
【０２１９】それぞれの論理回路に、非同期のクロック
で動作する高速同期バスインターフェースが接続されて
いる場合でも、同期バスの監視を全く行わずに、比較的
低速な内部ハンドシェイク信号の監視だけで、完全な動
作の再現を行うことを可能にする。
【０２２０】複数の同期回路が非同期に接続され、出力
元が一意に定まらない場合でも、転送元を特定する情報
を出力して記録手段を提供すれば同様に完全なシステム
の動作の再現が可能になる。
【０２２１】本発明では、従来のソフトウェアデバッグ
システムと比較して、システムの動作の情報が完全に得
られる。このため、上位のソフトウェアデバッガでの変
数の動作の追跡、プログラムの関数毎の性能解析が可能
になる。
【図面の簡単な説明】
【図１】本発明によるデバッグシステムの一例を模式的
に示す図である。
【図２】図１に示すプローブユニットを模式的に示す図
である。
【図３】図１に示すソフトウェアシミュレーションモデ
ルを模式的に示す図である。
【図４】本発明によるプローブユニットの他の例を模式
的に示す図である。
【図５】図１に示すターゲットシステムの一例を模式的
に示す図である。
【図６】図１に示すトレースメモリの内容の一例を示す
図である。
【図７】従来のデバッグシステムの第１の例を模式的に
示す図である。
【図８】従来のデバッグシステムの第２の例を模式的に
示す図である。
【図９】図８に示すデバッグ専用ピンで伝達される信号
の状態を示す図である。
【図１０】従来のソフトウェアシミュレーションモデル
を模式的に示す図である。
【図１１】本発明によるデバッグシステムの他の例を模
式的に示す図である。
【図１２】図１１のプローブユニット１１０２の構造を
模式的に示す図である。
【図１３】図１１のソフトウェアシミュレータ１１５１
を模式的に示す図である。
【図１４】図１１のソフトウェアシミュレータ１１５１
の動作を示すフローチャート図である。
【図１５】本発明によるデバッグシステムの他の例を模
式的に示す図である。
【図１６】図１５のプロセッサ１５０２の構造を模式的
に示す図である。
【図１７】図１５のソフトウェアシミュレータ１５１０
の動作を示すフローチャート図である。
【符号の説明】
１ ターゲットシステム ２ プローブユニット ３ ソフトウェアシミュレータモデル １１ プローブソケット １２ 非同期Ｉ／Ｏインターフェース １３ メインメモリ １４ 同期式システムバス １０１ マイクロプロセッサ（ＣＰＵ） １０２ 入力信号スヌープ １０３ トレースメモリ １０４ ターゲットプローブ １１１ バスサイクル制御ユニット １１２ アドレス、ステータスデコード １１３ データラッチ １１４ アドレスラッチ １１５ クロックカウンタ １１６ トレースメモリコントロール １１７ アドレスカウンタ １１８ 通信インターフェース １１９ 割り込み信号エンコード １２１ アドレスバス １２２ ステータスバス １２３ データバス ３０１ ソフトウェアシミュレーションモデル ３０４ 内部状態監視モニタ ３１０ 命令実行ユニットモデル ３１１ キャッシュユニットモデル ３１２ ＣＰＵモデル ３１４ クロックカウンタ ３１５ メモリモデル ３１６ アドレスバス ３１７ データバス ４０１ 周辺内蔵マイクロプロセッサ ４０５ 入力信号スヌープユニット ４１０ 内蔵ＣＰＵ ４１１ 非同期内蔵Ｉ／Ｏユニット ４１２ 内蔵メモリコントローラ ４１４ システムクロック同期化ラッチ ５０１，５０２，５０３ キャッシュ内蔵マイクロプロ
セッサユニット ５０４ 高速同期マルチプロセッサバス ５１０ 共有メモリ ５１１ ブリッジ ５１２ ローカルＩ／Ｏバス ５１３ 非同期Ｉ／Ｏインターフェースユニット ５１４ 非同期高機能グラフィックアクセラレータ ５２１ 入力信号スヌープユニット ５２２ Ｉ／Ｏバス入力信号トレースメモリ ７０１ キャッシュ内蔵型マイクロプロセッサ ７０２ メインメモリ ７０３ トレースアナライザ ７０４ トレースメモリ ８０１ ＣＰＵコア ８０２ オンチップＣＰＵデバッグ専用回路 ８０３ トレースアナライザ ８０４ デバッグの専用バス １００１ ソフトウェア非同期Ｉ／Ｏモデル １００２ ソフトウェア非同期Ｉ／Ｏモデル １１０１ ターゲットシステム １１０２ デバッグシステムのプローブユニット １１０３ デバッグホストシステム １１１１ プロセッサＡ １１１２ プロセッサＢ １１１３ メモリ １１１４，１１１５ 同期回路部分 １１１６ Ｉ／Ｏ １１２１ プロセッサ間転送バス １１３１ データ転送バス １１３２ 制御バス １１４０，１１４１，１１４２，１１４３，１１４４，
１１４５ 同期化ラッチ １１５０，１２０７ 通信インターフェース １１５１ ソフトウェアシミュレータ １１５２，１１５３，１１５４ ソフトウェアモデル １２０２，１２０５ カウンタ １２０３，１２０４ エンコーダ １２０６ データバス入力エンコーダ １２０８ 履歴バッファ １２１１ データ転送バス １２２１ 入力エンコーダ １３０１，１３０２，１３１１ シミュレーションモデ
ル １３０４ 内部状態モニタ １４１０ シミュレーション時間更新ルーチン １４１４ 論理動作シミュレーション １５０１ ターゲットシステム １５０２ マイクロプロセッサ １５０３ 非同期バス １５０４ マイクロプロセッサ １５１０ ソフトウェアシミュレータ １５１１，１５１２ プロセッサモデル １５１３ 非同期転送バッファモデル １６０１ 同期回路部分 １６０３，１６０４ 非同期入力バッファ １６０６，１６０８ 非同期通信回路 １６０９ 同期回路 １７０３，１７０４ 転送バッファモデル（転送バッフ
ァ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/36 G06F 15/78 510

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサを有しシステムクロ
    ックに同期する論理回路を用いたシステムに用いられ、
    前記論理回路の初期状態を出力するか又は前記論理回路
    を一意に初期化する初期化手段と、前記システムクロッ
    クに同期した前記マイクロプロセッサの入力信号の少な
    くとも一部を監視して蓄積入力信号として蓄積する第１
    の蓄積手段と、該蓄積入力信号の履歴を転送して前記シ
    ステムのうちの外部から動作を観測できない回路の内部
    動作を前記システムクロック単位で再現する第１の再現
    手段とを有し、前記マイクロプロセッサ以外の回路から
    はメモリの変更が行われず、前記マイクロプロセッサに
    おけるアクセスのうち前記メモリからのリードデータ内
    容を除外して前記メモリのアクセスタイミングだけを監
    視して蓄積する入力信号監視機構を有することを特徴と
    するデバッグシステム。
  2. 【請求項２】 請求項１に記載されたデバッグシステム
    において、前記入力信号監視機構は、変化の頻度の低い
    信号を変化の内容と時間だけを記録して蓄積する第２の
    蓄積手段を有することを特徴とするデバッグシステム。
  3. 【請求項３】 マイクロプロセッサを有しシステムクロ
    ックに同期する論理回路を用いたシステムに用いられ、
    前記論理回路の初期状態を出力するか又は前記論理回路
    を一意に初期化する初期化手段と、前記システムクロッ
    クに同期した前記マイクロプロセッサの入力信号の少な
    くとも一部を監視して蓄積入力信号として蓄積する第１
    の蓄積手段と、該蓄積入力信号の履歴を転送して前記シ
    ステムのうちの外部から動作を観測できない回路の内部
    動作を前記システムクロック単位で再現する第１の再現
    手段とを有し、前記システムは前記マイクロプロセッサ
    だけではなく同一のシステムクロックに同期して動作す
    る別の同期回路を有しており、前記マイクロプロセッサ
    の外部からの入力信号に加えて前記同期回路への入力信
    号を監視して再現する第２の再現手段が備えられてお
    り、前記マイクロプロセッサ及び前記同期回路を合わせ
    て再現する第３の再現手段を有し、前記マイクロプロセ
    ッサと前記同期回路との間の信号の入出力の監視を省略
    するようにしたことを特徴とするデバッグシステム。
  4. 【請求項４】 複数のマイクロプロセッサが複数搭載さ
    れ、共有メモリと、外部の低速な同期Ｉ／Ｏバスへのブ
    リッジとを有するとともに前記マイクロプロセッサ、前
    記共有メモリ、及び前記ブリッジを接続してシステムク
    ロックに同期して動作させる高速な同期バスを有し、さ
    らに、複数の非同期動作を行うＩ／Ｏインターフェース
    を有し、該Ｉ／Ｏインターフェースを外部の低速な同期
    Ｉ／Ｏバスに接続して前記同期バスを経由して前記ブリ
    ッジへ伝達するようにしたシステムに用いられ、前記同
    期Ｉ／Ｏバスに接続されて前記ブリッジに到達する信号
    だけを監視して蓄積する第１の蓄積手段を有することを
    特徴とするデバッグシステム。
  5. 【請求項５】 請求項４に記載されたデバッグシステム
    において、さらに、前記マイクロプロセッサ、前記共有
    メモリ、前記Ｉ／Ｏインターフェースの動作を前記蓄積
    された信号を用いて動作を再現する第１の再現手段を有
    することを特徴とするデバッグシステム。
  6. 【請求項６】 請求項５に記載されたデバッグシステム
    において、前記システムには外部のＩ／Ｏバスに高速な
    同期回路が接続されており、該高速な同期回路の非同期
    入力信号を信号を監視して蓄積する第２の蓄積手段を有
    し、前記第１の再現手段は前記蓄積した非同期入力信号
    に応じて前記高速な同期回路の動作を再現するようにし
    たことを特徴とするデバッグシステム。
  7. 【請求項７】 内部動作が観測できない高速なデジタル
    同期回路あるいは高速インターフェースを備えるシステ
    ムに用いられ、該システムの素子間の入力信号をシステ
    ムクロックに同期化して出力する出力手段と、該出力手
    段の出力信号をスヌープして蓄積情報として蓄積する蓄
    積手段と、該蓄積情報を用いて前記システムの同期回路
    あるいは高速インターフェースの内部動作を再現する第
    １の再現手段とを有し、前記システムには前記システム
    クロックに同期するマイクロプロセッサの他に、前記シ
    ステムクロックとは別の別システムクロックに同期して
    動作する同期回路が備えられており、前記マイクロプロ
    セッサへ入力される信号のうち同期入力信号、前記マイ
    クロプロセッサのクロックに同期化した非同期入力信
    号、及び前記同期回路との非同期ハンドシェイク信号を
    監視してそれぞれ第１の監視出力信号として出力する第
    １の監視手段と、前記同期回路へ入力されている信号の
    うち同期入力信号、前記同期回路のクロックに同期化し
    た非同期信号、及び前記マイクロプロセッサとの非同期
    ハンドシェイク信号を監視して第２の監視出力信号とし
    て出力する第２の監視手段と、前記第１及び前記第２の
    監視出力信号に応じて前記マイクロプロセッサ及び前記
    同期回路を合わせて再現する第２の再現手段と、該第２
    の再現手段の再現出力に基づいて前記マイクロプロセッ
    サ及び前記同期回路との相互の転送の内容を再現する第
    ３の再現手段とを有することを特徴とするデバッグシス
    テム。
  8. 【請求項８】 請求項７に記載されたデバッグシステム
    において、前記同期回路の各々への入力信号とクロック
    とに応じて前記同期回路の再現を行う同期回路再現手段
    と、前記同期回路間の転送ハンドシェイク信号の入力履
    歴に基づいて前記同期回路再現手段間の実時間同期をと
    って転送元の同期回路再現手段で再現された転送出力信
    号を転送先の同期回路再現手段に伝送するようにしたこ
    とを特徴とするデバッグシステム。
  9. 【請求項９】 請求項８に記載されたデバッグシステム
    において、前記同期回路うちの一つの再現を行い、別の
    同期回路との通信を示す非同期ハンドシェイク信号入力
    を検出した時点で動作を一時停止し転送元の同期回路の
    再現を行い該非同期ハンドシェイク信号の出力を再現し
    た時点で該同期回路の動作を再開して転送の同期を行う
    第４の再現手段を有することを特徴とするデバッグシス
    テム。
  10. 【請求項１０】 請求項７に記載されたデバッグシステ
    ムにおいて、前記マイクロプロセッサと別のシステムク
    ロックに同期して動作する同期回路を有する論理回路と
    を備え、前記マイクロプロセッサと前記論理回路と間の
    通信において相手の非同期インターフェース回路から伝
    達された情報をクロック非同期に蓄積する記憶手段が内
    蔵され、前記マイクロプロセッサの内部同期回路が前記
    記憶手段から一括して情報を受信する非同期インターフ
    ェース回路を備えており、前記マイクロプロセッサの内
    部にクロック同期回路と非同期インターフェース回路及
    び該クロック同期回路と該非同期インターフェース回路
    とを接続するバス信号と非同期ハンドシェイク信号、さ
    らに前記マイクロプロセッサへの入力信号と該非同期ハ
    ンドシェイク信号を同期化した直後に出力する第１の出
    力手段が備えられており、前記論理回路の内部にもクロ
    ック同期回路と非同期インターフェース回路及びこれら
    クロック同期回路と非同期インターフェース回路とを接
    続するバス信号と非同期ハンドシェイク信号、さらに前
    記論理回路への入力信号と該非同期ハンドシェイク信号
    を同期化した直後に出力する第２の出力手段が備えら
    れ、前記マイクロプロセッサからの入力信号と該非同期
    ハンドシェイク信号をともに同期化して履歴として保存
    して全て転送する第１の転送手段を有し、さらに、該論
    理回路からの同期化入力信号と該非同期ハンドシェイク
    信号をともに同期化して履歴として保存して全て転送す
    る第２の転送手段を有し、転送された全ての同期化入力
    信号と非同期ハンドシェイク信号の履歴を用いて前記マ
    イクロプロセッサと前記論理回路の動作を合わせて再現
    する第４の再現手段を有し、該第４の再現手段による再
    現結果に応じて前記マイクロプロセッサ及び前記論理回
    路との相互の転送の内容を再現する第５の再現手段を有
    することを特徴とするデバッグシステム。
  11. 【請求項１１】 請求項１０に記載されたデバッグシス
    テムにおいて、前記マイクロプロセッサの内部同期回路
    の論理動作を再現する内部同期回路再現手段が備えら
    れ、非同期通信回路からの読み込み要求を再現した時点
    で再現を一時停止し通信先の前記論理回路の論理動作を
    行い前記マイクロプロセッサが要求した分の非同期通信
    回路からの出力が再現された時点で非同期通信回路の動
    作を再開して前記論理回路からの通信を再現する第６の
    再現手段を有することを特徴とするデバッグシステム。
  12. 【請求項１２】 請求項１０に記載されたデバッグシス
    テムにおいて、１つの非同期インターフェースに複数の
    論理回路が接続されており、該複数の同期回路が前記非
    同期インターフェースに出力するための伝達手段が備え
    られ、前記伝達手段の受信側の論理回路が送信側の論理
    回路を特定する情報を出力する第３の出力手段と、該第
    ３の出力手段からの出力結果を保存する保存手段とを有
    し、前記特定情報を用いて前記非同期インターフェース
    に接続された全ての論理回路の動作を再現する第６の再
    現手段を有することを特徴とするデバッグシステム。
JP15392697A 1996-08-13 1997-06-11 デバッグシステム Expired - Fee Related JP3175757B2 (ja)

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