JPS6352238A - マイクロ・コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩに関し、特にマイクロ・コンピュータ
のハード令ウェアに関する。

〔従来の技術〕

従来、命令デコーダに、バイナリ−・カウンターを接続
し、そのカウント値を命令としてデコードし実行するハ
ード・ウェアをもつマイクロ・コンピューターは無い。

〔発明が解決しようとする問題点〕

現在、ＬＳＩの初期不良を、工場から出荷する前に検出
する為Ｋ、エージング工程を設けるのが一般的である。

ＬＳＩのエージング方式には、静的なものと動的なもの
がある。前者は、電源を供給したのみで数時間の高温保
管を行ない、後者は、前者に加えて、クロックを印加し
、内部素子を動作させるものである。

従来より、動的エージングが、静的エージングに比較し
て不良検出率が高いとして考えられ、多く用いられてい
る。

しかし、マイクロ争コンピュータの様な、内部動作が複
雑なＬＳＩは、単にクロックを印加して動的エージング
を行なっても、論理が刻々と変化していく内部素子の数
は少ない。その為、動的エージングを行なっても、その
効果は大きいとは言えない。

上述の［Ｋ、マイクロ・コンピュータハ、内部動作が複
雑である為エージングの効率は、なかなか上がらない。

しかし、本発明のマイクロ嗜コンピュータは、エージン
グ工程をあらかじめ考慮し、意識的にハードウェアを追
加する事によりエージング効率を上げるものである。そ
して、そのハードウェアは、バイナリ−・カウンターを
命令デコーダに接続し、カウント値を命令として扱うと
いう独創的なものである。

〔問題点を解決するための手段〕

本発明のマイクロ・コンピュータｈ、同−ｖ−ツブ上に
、命令の１ワード長と同数以上のビット数をもつバイナ
リ−カウンタａと、通常使用モードとエージングモード
を切換える為の制御回路すを有している。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。マイ
クロ争コンピュータの動作モードをエージングモードに
してクロックを印加する。クロックは、タイミング発生
回路１によって回路の動作に必要なりロックに変換され
る。そして、そのクロックは、バイナリ−φカウンター
２でもカウントされる。カウントされた値は、制御回路
３を通して回路全体とタイミングをとってバスへ出力さ
れる。そのカウント値は、あたかもプログラム・メモリ
ーから出力されたのごとく、命令レジスター４に取り込
まれ、命令デコーダー５でデコードされ、各棟制御信号
となって出力される。

これは、通常使用モードとは異なる為、実行できない命
令が発生する。制御回路３はその様な命令があっても、
可能な範囲で命令を実行させ、定期的に次の命令を命令
レジスターへ送る役割りももつ。

もし、バイナリ−・カウンター３にかわるタイマーを目
的としたカウンターが本来ハード・ウェアとしてもって
いれば、それと共用する事ができ、わずかのハード・ウ
ェア追加で本発明を実施する事もできる。

〔発明の効果〕

以上説明したように本発明のマイクロ・コンピュータが
もつバイナリ・カウンターのカウント（ｉを命令として
扱い、実行するハードウェアを、エージング工程で動作
させる事により、刻々と論理が変化していく素子の数が
著しく増加する。その為、初期不良になり得るＬＳＩを
、エージング中に不良品にして、出荷後の初期不良を減
らす事ができる。これは、ＬＳＩの品質向上という点で
大きな効果がある。

【図面の簡単な説明】

第１図は、本発明のブロック図である。 １・・・・・・タイミング発生回路、２・・・・・・バ
イナリ−・カウンター、３・・・・・・制御回路、４・
・川・命令レジスタ、５・・・・・・命令デコーダー。 代理人　弁理士　　内　原　　　晋　−ゝ・沖＼第１図

Claims (1)

【特許請求の範囲】
1. マイクロ・コンピュータの命令デコーダに、命令の１ワ
   ード長と同数以上のビット数をもつバイナリー・カウン
   ターを接続し、そのカウント値である０から（２のビッ
   ト数乗−１）までの値を命令としてデコードし、実行す
   る事ができるマイクロ・コンピュータ。