JPH02176830A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１１！Ｅ要］ ページクロス又はＴＬＢフォルト発生時における割込み
制御方式に関し、 割込み発生時における割込み処理を確実に実行できるよ
うにすることを目的とし、 マイクロ命令を保持するマイクロ命令保持メモリと、該
マイクロ命令保持メモリと接続され実行中のマイクロ命
令を保持するマイクロ命令保持しジスタと、マイクロ命
令保持メモリとアドレスバスを共有し実行中のマイクロ
命令アドレスを保持するアドレス保持レジスタと、該ア
ドレス保持レジスタと接続され割込み復帰用のマイクロ
命令アドレスを保持する割込み復帰アドレスレジスタと
、前記マイクロ命令保持レジスタの出力を受けて実行中
のマイクロ命令のデコードを行うマイクロ命令デコード
回路と、該マイクロ命令デコード回路と接続されハード
ウェア割込みを制御する割込み制御回路と、設定された
割込みアドレス、マイクロ命令保持レジスタ及び割込み
復帰アドレスレジスタの出力のうちから１つをセレクト
してアドレスバスに出力するマルチプレクサとを具備し
、割込み制御回路がハードウェア割込みを検出すると、
割込み復帰アドレスレジスタに割込み復帰直後に実行す
るマイクロ命令アドレスをセットするように構成する。

［産業上の利用分野］ 本発明はページクロス又はＴＬＢフォルト発生時におけ
る割込み制御方式に関する。

近年の電子計算機システムの大型化に伴い、大きなメモ
リアドレス空間が要求されている。このため、ページ単
位（メモリの単位）による仮想空間方式が提供されてい
るが、新しいメモリページにアクセスする時、仮想空間
アドレスから物理アドレス（実アドレス）を求める必要
がある。このため、ページクロス（使用するページが２
ペ一ジ以上にまたがること）やＴＬＢフォルト（ＴＬＢ
を用いて仮想アドレスを実アドレスに変換する場合に変
換テーブルに当該変換データが存在しないこと）が発生
した時には割込み処理を用いてアドレス処理を行う必要
がある。

［従来の技術］ ページクロス又はＴＬＢフォルトが発生した場合、現在
実行中のマイクロ命令の実行を中断して、割込み処理を
行う必要がある。そして、割込み処理が終了した時、ペ
ージクロス又はＴＬＢフォルトを起こした次のマイクロ
命令の処理から実行を再開する必要がある。このため、
ページクロス又はＴＬＢフォルトを起こした次のマイク
ロ命令のアドレスを割込み復帰アドレスレジスタ（ＢＭ
　ＩＡ）に保持する必要がある。

第９図は従来システムの構成例を示すブロック図である
。図は計算機の制御部であり、本」１算の制御を行うも
のである。図において、１が上述した割込み復帰アドレ
スレジスタ（以下単にＢＭＩＡという）で、割込み処理
終了後の復帰アドレスを保持する。２はマイクロ命令を
保持するマイクロ命令保持メモリ、３は該マイクロ命令
保持メモリ２と接続され実行中のマイクロ命令を保持す
るマイクロ命令保持レジスタ（ＭＩＲレジスタ）である
。該マイクロ命令保持レジスタ３には、次に実行するマ
イクロ命令のアドレスを含むＮＡ部が付加されている。

４はマイクロ命令保持メモリ２とアドレスバスを共有し
実行中のマイクロ命令アドレスを保持するアドレス保持
レジスタ（以下単にＭＩＡという）、５は前記マイクロ
命令保持レジスタ（以下単にＭＩ　Ｒレジスタという）
３の出力を受けて実行中のマイクロ命令のデコードを行
うマイクロ命令デコード回路、６は該マイクロ命令デコ
ード回路５と接続されハードウェア割込みを制御する割
込み制御回路、７は該割込み制御回路６に動作クロック
を与えるクロック発生回路、８は設定された割込みアド
レス、ＭＩ　ＲＬ−ジスタ３．ＢＭＩＡＩ及びＭＩＡ４
の出力のうちから１つをセレクトしてアドレスバス９に
出力するマルチプレクサである。

割込み制御回路６にはページクロス又はＴＬＢフォルト
に同期した割込み信号が与えられている。

このように構成された回路において、通常動作時はＭＩ
Ｒレジスタ３内のＮＡ部がマルチプレクサ８でセレクト
され、マイクロ命令保持メモリ２をアクセスし、マイク
ロ命令を読出す。読出されたマイクロ命令はＭＩＲレジ
スタ３に保持される。

ＭＩＲレジスタ３に保持されたマイクロ命令は、マイク
ロ命令デコード回路５によりデコードされ、実行される
。１個の命令が実行されたら今度はＮＡ部で示される次
のアドレスのマイクロ命令が読出され、デコードされた
後実行される。

次に、ベージクロス又はＴＬＢフォルト発生時にはこれ
らの発生と同期して割込み信号が出力される。割込み制
御回路６は、この割込み（ｇ号を受は付けると、マルチ
プレクサ８をｆｆＩＩＩｇＩｌＩシて予めセットされて
いる割込みアドレスをアドレスバス上に乗せる。次にＴ
ＬＢリファレンス以外のメモリリクエストが入ると、Ｂ
Ｍ　Ｉ　Ａ　１に割込み命令実行後の戻り番地アドレス
をセットする。これにより、マイクロ命令保持メモリ２
からは割込み開始アドレスからのマイクロ命令が読出さ
れる。読出されたマイクロ命令のデコードと実行は、通
常動作時と同じである。

［発明が解決しよ・）とする課題］ 従来のページクロス、ＴＬＢフォルト割込み制御では、
ＢＭＩＡＩへの割込み復帰アドレスのセットをＴＬＢリ
ファレンス（参照）以外のメモリリクエストをトリがと
して行っていた。このことについて、詳細に説明する。

ページクロスの割込み検出信号の生成は、メモリリクエ
スト発行サイクル内で生成できるが、時間がかかる。こ
のため、本当にページクロス割込みが発生した場合のみ
ＢＭＩＡＩに割込み復帰アドレスをセットするような制
御は非常に困難である。このため、ページクロス割込み
を起こす可能性のあるメモリリクエストを発行した時は
、必ず次に実行するマイクロ命令アドレスをＢＭＩＡＩ
にセットしている。

これに対し、ＴＬＢフォルトの場合には、ＴＬＢ　（Ｒ
ＡＭでできている）をアクセスしてみないとＴＬＢフォ
ルトを検出できないため、検出までに数サイクル（例え
ば２サイクル）かかってしまう。このため、ＴＬＢフォ
ルト割込みは、ＴＬＢリファレンスの数サイクル後にな
ってしまう。よって、ＴＬＢリファレンスと同時に割込
み復帰アドレスをＢＭＩＡＩにセットしても、本当の割
込み復帰アドレスと異なったアドレスがセットされてし
まう。このことから、ＴＬＢフ矛ルトによるＢＭ　Ｉ　
Ａ　１のセットは、ＴＬＢリファレンスは必ずメモリリ
クエスト発行の２サイクル前に発行することにより割込
み復帰アドレスをＢＭＩＡＩにセットしている。

上述した理由により、新しいメモリベージへのメモリリ
クエストを行う時には、ＴＬＢリファレンスを必ずメモ
リリクエストの２す・イクル前でおこなわなければなら
ないという制限があった。また、割込み処理ルーチン内
でメモリリクエストを発行する場合には、ＢＭＩＡＩへ
更に復帰アドレスがセットされて前のデータ（復帰アド
レスデータ）を破壊してしまい、割込み処理から復帰で
きなくなるおそれがあるため、ＢＭＩＡＩへのアドレス
セットを強制的に抑止するための指示を行わなければな
らなかった。このためには、ハード的にアドレスセット
抑止回路を設ける必要があった。

本発明はこのような課題に鑑みてなされたものであって
、ＴＬＢリファレンスをメモリリクエストの２サイクル
前で行ったり、またアドレスセット抑止回路を設けたり
することなく、割込み発生時における割込み処理を確実
に実行できるようにすることができる割込め制御方式を
提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第９図と同一
のものは、同一の符号を付して示す。図ニオイて、１０
は割込みアドレス、ＢＭＩＡｌの出力及びＭＩＲレジス
タ３内のＮＡ部の出力を受けてそのうちの１つをセレク
トするマルチプレクサ、１１はマイクロ命令デコード回
路５と接続されページクロス又はＴＬＢフォルト等のハ
ードウェア割込みを制御する割込み制御回路である。従
来例と異なり、ＭＩＡ４の出力とＢＭＩＡＩが接続され
、Ｂ　Ｍ　Ｉ　Ａ、　１の出力がマルチプレクサ１゜に
フィードバックされている。

［作用Ｊ 割込み発生直後のＭＩＲクロックを１クロツク、実行う
ロックを２クロック分抑制し、本当にページクロス又は
ＴＬＢフォルトの割込みが発生した時のみ、割込み復帰
アドレスをＢＭＩＡＩにセットする。これにより、アド
レスセット抑止回路を設けたりすることなく、割込み発
生時における割込み処理を確実に実行できるようにする
ことができる割込み制御方式を提供することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、１２は割込み制御回路１１及び各レジスタに
データをセットするための各種クロックを発生するクロ
ック発生回路である。

その他の回路は、第１図と同じである。このように構成
された回路の動作を説明すれば、以下のとおりである。

通常動作時はＭＩＲレジスタ３内のＮＡ部がマルチプレ
クサ１０でセレクトされ、アドレスバス９に出力される
。このアドレスによりマイクロ命令保持メモリ２がアク
セスされ、マイクロ命令が読出される。読出されたマイ
クロ命令はＭＩＲレジスタ３に保持される。ＭＩＲレジ
スタ３に保持されたマイクロ命令は、マイクロ命令デコ
ード回路５によりデコードされ、実行される。１個の命
令が実行されたら今度はＮＡ部で示される次のアドレス
のマイクロ命令が読出され、デコードされた後実行され
る。第３図は、このような通常動作時のデータの流れを
示す図である。図中、太い実線で描かれた部分がデータ
の流れを示している。

このような一連の動作は、クロックによりそのタイミン
グが制御される。第４図は本発明に用いるクロック発生
回路１２の具体的構成例を示す図、第５図はその動作を
示すタイミングチャートで割込み発生時の動作を示して
いる。クロック発生回路１２は、フリップフロップ（以
下単にＦＦと略す）　１．　ＦＦ２．オアゲートＧ１．
アンドゲートＧ２〜Ｇ４より構成されている。第５図（
イ）に示す基本クロックはＦＦＩ、ＦＦ２．アンドゲー
トＧ２〜Ｇ４に入り、割込み信号はＦＦＩに入っている
。ＦＦＩの出力Ｄ１はＦＦ２．オアゲートＧ１及びアン
ドゲートＧ３に入り、ＦＦ２の出力Ｄ２はオアゲートＧ
１及びアンドゲートＧ４に入っている。

今、（ロ）に示すような割込み信号がＦＦＩに入ったも
のとすると、この信号は基本クロックのＣＲ２によりラ
ッチされ、その出力Ｄ１は（ハ）に示すようなものとな
る。この信号Ｄ１が次の基本クロックＣＫ３でＦＦ２に
移されるので、ＦＦ２の出力Ｄ２は（ニ）に示すような
ものとなる。

ＤｌとＤ２とが立ち上がっている間は、オアゲートＧ１
の出力は１″で、その反転信号゛０“がアンドゲートＧ
２に入っている。従って、オアゲートＧ１の出力が１°
の期間はアンドゲートＧ２は閉じており、該アンドゲー
トＧ２の出力（実行うロック）は、クロック２個分くつ
まり基本クロックＣＫ３とＣＲ２の２ｉ’ｌｉ１分）を
出力（２ないことになる。つまり、（ホ）に示すように
クロック２個分抜けたパルスを出力する。

次に、Ｄｌの反転信号と基本クロックを受けるアンドゲ
ートＧ３は、Ｄｌが１″の間だけ基本クロックを通さな
い。従って、その出力（ＭＩＲクロック）は（へ）に示
すように、クロックＣＫ３が１個分抜けたパルスを出力
する。最後に、基本クロックと信号Ｄ２を受けるアンド
ゲートＧ４はＤ２が“１“に立ち上がっている間のみ基
本クロックを通すので、その出力（ＢＭ　Ｉ　Ａクロッ
ク）は（ト）に示すようにＣＲ２と同期した１個のパル
スとなる。

なお、割込みが発生しない場合には、ＦＦ　１゜ＦＦ２
の出力Ｄ１．．Ｄ２はいずれも“０″であり、実行うロ
ックはそのまま基本クロックを出力し、ＭＩＲクロック
もそのまま基本クロックを出力し、ＢＭＩＡクロックは
出力されない。

次に、第２図の実施例回路に戻って、割込み動作につい
て説明する。第６図は各部の動作を示すタイミングチャ
ートである。ＭＩＲレジスタ３はｎ＋２番地の命令を保
持し、当該命令を実行中にページクロス又はＴＬＢフォ
ルトが発生すると、割込み信号が（ニ）に示すようにオ
ン（“１ルベル）になる。この割込み信号を受けると、
クロツク発生回路１２は、割込み制御回路１１の制御下
にそれぞれ第５図に示すようなタイミングのクロックを
発生する。第６図の（イ）〜（ハ）に実行うロック、Ｍ
ＩＲクロック及びＢＭＩＡクロックをそれぞれ示す。こ
こで、図中のＯが″１ルベルを×が″０″レベルをそれ
ぞれ示す。

割込み信号が発生したら、第４図、第５図について前述
したようにクロック発生回路１２は割込み信号発生直後
の実行うロックを２クロック、ＭＩＲクロックを１クロ
ツクそれぞれ抑止する。この抑止されている間には、各
レジスタにセットされているデータは変化しない。そこ
で、この間にマルチプレクサ１０が（ホ）に示すように
割込みアドレス（割込み開始アドレス）ｉをセレクトす
るようにし、割込みアドレスを次に実行するマイクロ命
令のアドレスとし、かつＭｆＡ４に（ト）に示すように
保持されているアドレスを（ハ）に示すＢＭｆＡクロッ
クによりＥＭＩＡｌにセットする。この結果、ＢＭＩＡ
Ｉには（チ）に示すように復帰アドレスであるｎ＋２が
格納される。−方、マイクロ命令保持メモリ２からはア
ドレスｉに格納されているマイクロ命令が読出されＭＩ
Ｒレジスタ３に保持される。そして、マイクロ命令デコ
ード回路５は、この命令をデコードして実行する。

第７図は割込み発生時のデータの流れを示す図である。

マルチプレクサ１０で割込みアドレスをセレクトしてマ
イクロ命令保持メモリ２をアクセスし、読出したマイク
ロ命令をＭＩＲレジスタ３にセットしている。更に、Ｍ
ＩＡ４に保持されていた復帰アドレスがＢＭＩＡＩに移
されている。

次に、割込み処理が終了して復帰する場合（ＴＥＮＤが
コーディングされてた時）には、ＢＭＩＡｌにセットさ
れているアドレスをマルチプレクサ１０を介してアドレ
スバス９に乗せ、このアドレスでマイクロ命令保持メモ
リ２をアクセスし、マイクロ命令を読出し、デコードし
て実行する。

ここで、第６図の５ＳＲＱはメモリリクエスト指示、Ｔ
ＥＮＤは割込み復帰指示（ＢＭＩＡが保持しているマイ
クロ命令を次のアドレスとすること）である。

第８図は割込み復帰時のデータの流れを示す図である。

ＢＭＩＡＩにセットされていたアドレスがマルチプレク
サ１０を経てアドレスバス９に読出され、マイクロ命令
保持メモリ２をアクセスしている。そして、読出された
マイクロ命令はＭＩＲレジスタ３にセットされる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば割込み発
生直後のＭ　Ｉ　Ｒクロックを１クロツク、実行うロッ
クを２クロック分抑制し、本当にベージクロス又はＴＬ
Ｂフォルトの割込みが発生した時のみ、割込み復帰アド
レスをＢＭＩＡＩにセットする。これにより、アドレス
セット抑止回路を設けたりすることなく、割込み発生時
における割込み処理を確実に実行できるようにすること
ができる割込み制御方式を提供することができる。本発
明によれば、割込み処理ルーチン内でのメモリリクエス
ト発行時にＢＭＮＡの抑止を指示する必要もなく、また
ハードの抑止回路も必要でなくなり、電子計算機の割込
み制御の性能向上に寄与することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は通常動作時のデータの流れを示す図、第４図は
クロック発生回路の具体的構成例を示す図、 第５図は各部の動作を示すタイミングチャート（割込み
時）、 第６図は各部の動作を示すタイミングチャート、第７図
は割込み発生時のデータの流れを示す図、第８図は割込
み復帰時のデータの流れを示す図、第９図は従来システ
ムの構成例を示すブロック図である。 第１図において、 １は割込み復帰アドレスレジスタ、 ２はマイクロ命令保持メモリ、 ３はマイクロ命令保持レジスタ、 ４はアドレス保持レジスタ、 ５はマイクロ命令デコード回路、 ９はアドレスバス、 １０はマルチプレクサ、 １１は割込み制御回路である。

Claims (1)

1. 【特許請求の範囲】 マイクロ命令を保持するマイクロ命令保持メモリ（２）
   と、 該マイクロ命令保持メモリ（２）と接続され実行中のマ
   イクロ命令を保持するマイクロ命令保持レジスタ（３）
   と、 マイクロ命令保持メモリ（２）とアドレスバスを共有し
   実行中のマイクロ命令アドレスを保持するアドレス保持
   レジスタ（４）と、 該アドレス保持レジスタ（４）と接続され割込み復帰用
   のマイクロ命令アドレスを保持する割込み復帰アドレス
   レジスタ（１）と、 前記マイクロ命令保持レジスタ（３）の出力を受けて実
   行中のマイクロ命令のデコードを行うマイクロ命令デコ
   ード回路（５）と、 該マイクロ命令デコード回路（５）と接続されハードウ
   ェア割込みを制御する割込み制御回路（１１）と、 設定された割込みアドレス、マイクロ命令保持レジスタ
   （３）及び割込み復帰アドレスレジスタ（１）の出力の
   うちから１つをセレクトしてアドレスバスに出力するマ
   ルチプレクサ（１０）とを具備し、 前記割込み制御回路（１１）がハードウェア割込みを検
   出すると、割込み復帰アドレスレジスタ（１）に割込み
   復帰直後に実行するマイクロ命令アドレスをセットする
   ように構成したことを特徴とする割込み制御方式。