JP2619112B2 - 情報処理装置のテスト容易化回路 - Google Patents

情報処理装置のテスト容易化回路

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、１チップマイクロコンピュータ内のI/O
装置を外部から効率良くテストする情報処理装置のテス
ト容易化回路に関する。
（従来の技術） 中央処理装置（CPU）を制御主枢としてRAM、ROM、入
出力装置等の周辺装置を同一の半導体チップに集積化し
たシングルチップマイクロコンピュータは、例えば第６
図のブロック図に示すように概略構成されている。
第６図において、シングルチップマイクロコンピュー
タ１は、同一の半導体チップ上に、CPU2とCPU2以外の周
辺装置（以下「I/O装置」と呼ぶ）3,4が内部のアドレス
バス（AB）５とデータバス（DB）６に接続されて構成さ
れている。また、マイクロコンピュータ（本体）１は、
機能を拡張するために、外部のI/O装置７と接続可能に
構成されている。このような場合には、外部のI/O装置
７は、外部のアドレスバス８及びデータバス９を介して
インターフェイス回路として機能するI/O装置４に接続
されて本体１に結合される。
このようなシングルチップマイクロコンピュータ１に
あって、内部のI/O装置の機能試験や故障診断、不良解
析等のテストは、本体１にLSIテスタ10等のテストシス
テムを接続し、LSIテスタ10の制御の下にCPU2を動作さ
せて行なっていた。
例えば、第７図（ａ）に示すように、LSIテスタ10か
ら命令をCPU2に与え（経路Ａ）、CPU2からアドレスをテ
スト対象となるI/O装置３に与え（経路Ｂ）、これによ
り、CPU2の例えば内部レジスタにI/O装置３の内容を読
出して（経路Ｃ）格納する。その後、第７図（ｂ）に示
すように、格納された内容を外部のLSIテスタ10に読出
し（経路Ｄ）、あるいは第７図（ｃ）に示すように、I/
O装置３の内容が内部のデータバス６を介してCPU2に読
出されている時に、データバス６に与えられた内容をLS
Iテスタ10に読出す（経路Ｅ）ような一連の動作をLSIテ
スト10がCPU2に行なわせて、本体１内のI/O装置３のテ
ストを行なっていた。すなわち、テスト対象となるI/O
装置３は、CPU2からの指令にしたがって読出し動作及
び、読出された内容の外部への出力が行なわれていた。
このような動作を、CPU2が行なうためには、CPU2は命
令のフェッチ及び実行アドレスのフェッチ動作を行なっ
た後、テスト対象のI/O装置にアクセスしなければなら
ない。
しかしながら、I/O装置のテストにあっては、I/O装置
へのアクセスだけがテストに必要な動作となるので、CP
U2の命令や実行アドレスのフェッチ動作は不要となり、
無駄な時間となる。また、命令や実行アドレスをLSIテ
スタ10からCPU2にテストベクタとして与える必要がある
ので、多くのテストベクタが必要になっていた。
一方、テスト対象となるI/O装置のうち、サイクルタ
イムで遷移する情報を取り扱うI/O装置をテストする場
合には、情報が遷移する直前と直後で情報を収集する必
要がある。
しかしながら、従来のテスト方法にあっては、I/O装
置の読出し動作を行なった後、続けて再度読出し動作を
行なう場合には、前述したように、命令や実行アドレス
のフェッチ動作が上記読出し動作の間にはいるため、遷
移情報を連続して観測することができなくなる。そこ
で、連続した観測を行なうためには、例えば２つのテス
トベクタを用意して、一方のテストベクタで遷移直前の
情報を観測し、他方のテスイトベクタで遷移直後の情報
を観測する方法がある。
しかしながら、このような方法にあっても、多数のテ
ストベクタを用意しなければならない。
（発明が解決しようとする課題） 以上説明したように、従来のシングルチップマイクロ
コンピュータのテストにあっては、外部から内部のI/O
装置へのアクセスがCPUを経由して行なわれていたた
め、テストベクタ及びテスト時間の増大といった不具合
を招いていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、テストベクタやテスト時
間を低減して、テスト効率の向上を図った情報処理装置
のテスト容易化回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、中央処理ユ
ニットと複数の周辺装置とがアドレスバス及びデータバ
スを介して接続されてなる情報処理装置と、前記アドレ
スバス及びデータバスと外部とのアドレス信号及びデー
タの入出力を行なう入出力手段と、前記周辺装置をテス
トする際に、前記アドレスバス及びデータバスの前記中
央処理ユニットからの切り離し、テスト対象となる前記
周辺装置の入出力動作、前記入出力手段の入出力動作及
び前記中央処理ユニットの動作を制御する制御手段とが
同一の半導体基板上に形成されて構成される。
（作用） 上記構成において、この発明は、中央処理ユニットか
らアドレスバス、データバスの切り離し制御を行ない、
テスト対象の周辺装置を制御手段によってアクセス制御
し、外部と直接データのアクセスを行なうようにして、
周辺装置のテストを外部から行なうようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に関わる情報処理装置の
テスト容易化回路を含む構成を示すブロック図である。
同図に示す実施例は、シングルチップマイクロコンピュ
ータ内のCPUを除く他の周辺装置（I/O装置）を、CPUを
介在させることなく外部から直接制御してテストするよ
うにしたものである。なお、第１図において、第６図及
び第７図と同符号のものは同一機能を有するものであ
り、その説明は省略する。
第１図において、シングルチップマイクロコンピュー
タ（以下「本体」と呼ぶ）11は、第６図に示した構成に
加えて、本体11に接続されたLSIテスタ10による内部のI
/O装置３のテスト時に、CPU16とアドレスバス（AB）12
及びデータバス（DB）13を制御する制御回路14を備えて
いる。
CPU16はアドレス出力部にアドレスバス12が接続さ
れ、データの入出力部は入力側と出力側が完全に分離さ
れており、入力側は内部バス15に、出力側はデータバス
13に接続され、CPU16への命令コード等は必ず内部バス1
5を経由するように構成されている。
アドレスバス12は、制御回路14から与えられる導通制
御信号にしたがってCPU16とI/O装置３とを接続する部分
で切り離され、CPU16から出力されるアドレス信号のI/O
装置３への入力が禁止されるように構成されている。
デターバス13は、制御回路14から与えられる導通制御
信号にしたがって、I/O装置、及びCPU16のデータ出力側
と内部バス15を接続する部分で切り離される。また、制
御回路14から内部バス15を介してNOP命令がCPU16に与え
られ、データバス13に対して出力動作を行なわないの
で、CPU16とI/O装置３とを接続する部分で切り離された
と等価の状態となる。
制御回路14は、本体11内のI/O装置３のテストにおい
て、ROM、RAM等の記憶装置をテストするメモリテストモ
ードと、タイマやシリアル入出力装置等の記憶装置以外
のI/O装置をテストするペリフェラルテストモードが外
部のLSIテスタ10から設定され、設定されたテストモー
ドにしたがって制御を行なう。
制御回路14は、ペリフェラルテストモードが設定され
ると、CPU16から内部のアドレスバス12を切り離し、内
部バス15とデータバス13を切り離して、内部バス15を介
してCPU16にNOP命令を入力する。一方、制御回路14は、
メモリテストモードが設定されると、CPU16からアドレ
スバス12を切り離さず、内部バス15とデータバス13を切
り離して、内部バス15を介してCPU16にNOP命令を入力す
る。
また、制御回路14は、内部バス15を介してCPU2の命令
レジスタにジャンプ（JMP）命令を入力できる。
さらに、制御回路14は一時的にデータバス13と内部バ
ス15を接続し、導通させることができる。これによっ
て、メモリテストモード時にCPU16にアドレスをプリセ
ットし、任意のアドレスからテストすることが可能とな
る。
さらにまた、制御回路14は、本体11のアドレスバス12
及びデータバス13と外部のLSIテスタ10とのインターフ
ェイス回路となるI/O装置４と、テスト対象となるI/O装
置３におけるデータアドレス信号の入出力動作を、それ
ぞれのテストモードに応じて制御する。
このような構成において、ペリフェラルテストモード
が制御回路14に設定されると、第２図（ａ）に示すよう
に、アドレスバス12が制御回路14からの制御信号によっ
てCPU16から切り離される。さらに、内部バス15とデー
タバス13を切り離し、NOP命令が、第２図（ａ）の経路a
1に示すように、制御回路14から内部バス15を介してCPU
16の命令レジスタにセットされる。これにより、NOP命
令がCPU16で実行されるが、プログラムカウンタの内容
が＋１増加するだけで、CPU16は実効的な演算動作は行
なわない。
このように、本体11内のアドレスバス12とデータバス
13がCPU16と切り離された状態にあって、内部のアドレ
スバス12がI/O装置４及び外部のアドレスバス８を介し
てLSIテスタ10に接続され、内部のデータバス13がI/O装
置４及び外部のデータバス９を介してLSIテスタ10に接
続されるように、I/O装置４が制御回路14によって制御
される。
内部のアドレスバス12とデータバス13がLSIテスタ10
に接続されると、テスト対象となるI/O装置３をアクセ
スするためのアドレス信号が、第２図（ａ）の経路a2に
示すように、LSIテスタ10からI/O装置３に与えられる。
さらに、このような状態で、I/O装置３の内容を読出
す旨の指令が制御回路14からI/O装置３に与えられてい
ると、I/O装置３の内容が、第２図（ａ）の経路a3に示
すように、本体11のサイクルタイムに同期してデータバ
ス13を介してLSIテスタ10に読出されて収集される。
一方、I/O装置３に情報を書込む旨の指令が制御回路1
4からI/O装置３に与えられていると、書込み情報が第２
図（ａ）の経路a4に示すように、LSIテスタ10からデー
タバス13を介してI/O装置３に与えられて書込まれる。
このように、本体11内のI/O装置３は、CPU2と切り離
されてLSIテスタ10と接続されたアドレスバス12とデー
タバス13を介して読出し及び書込み動作が行なわれるこ
とによってテストが実行される。
一方、連続的なアドレス信号の供給によってテスト可
能な記憶装置等のI/O装置３をテストする場合には、ま
ず、JMP命令が、第２図（ｂ）の経路b1に示すように、
制御回路14から内部バス15を介してCPU16の命令レジス
タにセットされる。これにより、JMP命令が実行される
と、JMP命令の実効アドレスとなるオペランドデータす
なわちジャンプ先のアドレスが、第２図の経路b2に示す
ように、LSIテスタ10からデータバス13を介してCPU16の
プログラムカウンタにプリセットされる。このような動
作において、プログラムカウンタにプリセットされるジ
ャンプ先のアドレス信号を、テスト対象の記憶装置をア
クセスするアドレス信号となるように予め設定してお
く。
このような状態において、メモリテストモードが制御
回路14に設定されると、NOP命令が第２図（ｃ）の経路c
1に示すように、制御回路14から内部バス15を介してCPU
16の命令レジスタにセットされる。この後、プログラム
カウンタにプリセットされたアドレス信号が、本体11の
サイクルタイムに同期して順次カウントアップされ、第
２図（ｃ）の経路c2に示すように、CPU16と切り離され
ていないアドレスバス12を介してテスト対象となる記憶
装置に連続的に与えられる。
このような状態にあって、前述した記憶装置以外のI/
O装置がテスト対象である場合と同様に、記憶装置とLSI
テスタ10との間のデータのアクセスが、第２図（ｃ）の
経路c3、c4に示すように、制御回路14が記憶装置及びI/
O装置４に対して行なっている読出し動作あるいは書込
み動作指令にしたがって、外部から記憶装置のテストが
実行される。
このようなテスト方法にあっては、テストベクタによ
って外部からテスト対象の記憶装置にアドレス信号を供
給する必要がなくなり、アドレス信号を供給するための
テストベクタが不要となる。
このように、上記実施例にあっては、CPU16を介する
ことなく外部から本体１内の各種のI/O装置をテスト可
能としているので、第３図に示すように、テスト対象の
I/O装置における１バイトデータの読出し動作及び書込
み動作にあっては、テストベクタ及びテスト時間ともに
従来例に比して大幅に低減することができるようにな
る。第４図は本体11における要部の具体的な一構成を示
す図である。
第４図においては、CPU16は例えば８ビット長のデー
タを取り扱い、読み出し動作及び書込み動作を指令する
R/W信号によって、内部の各種I/O装置３の読出し及び書
込み動作を制御している。また、CPU16は、外部のI/O装
置に対する読出し及び書込み動作を、外部端子RD、WDを
介して出力する信号によって指令制御する。この外部端
子RD、WDには、テスト時に外部のLSIテスタ10が接続さ
れて、本体11内部のI/O装置３の読出し及び書込み動作
を制御する信号が与えられる。
アドレスバス12は16ビット長のアドレス信号を、デー
タバス13は８ビット長のデータを、内部バス（IRI）15
は８ビット長の命令、実行アドレス及び実行データを転
送する。
制御回路14は、テストモードを設定するために、２ビ
ットのレジスタIOM1、IOM2を備えており、例えばレジス
タIOM1、IOM2に“00",“10"をセットすることにより、
ペリフェラルテストモード、メモリテストモードが設定
され、“11"をセットすることにより、通常動作が設定
される。
また、制御回路14は、テスト時に外部からRD、WD端子
を介して与えられる信号を受けて、例えば、WD端子が
“1"で内部のI/O装置３が読出し動作を行なうように、W
D端子が“0"で内部のI/O装置３が書込み動作を行なうよ
うに、I/O装置３にR/W信号を供給制御する。
さらに、制御回路14は、外部とのインターフェイス回
路となるI/O装置４を構成する入出力ポートPA、PBのう
ち、入出力ポートPBと内部バス15との接続制御を行なっ
ている。
入出力ポートPA、PBは、本体に外部からI/O装置等を
接続しない場合は、アドレス信号及びデータに対してそ
れぞれ８ビットのパラレルポートとして機能する。一
方、本体に外部からI/O装置やLSIテスタ等を接続する場
合には、入出力ポートPAは、CPU16から出力されるアド
レス信号の上位８ビットのアドレス信号（AH）と下位８
ビットのアドレス信号（AL）をそれぞれ独立して、ま
た、８ビットのデータを制御回路14に制御されて外部と
入出力させる。入出力ポートPBにあっては、下位８ビッ
トのアドレス信号と８ビットのデータを制御回路14に制
御されて外部と入出力させる。また、それぞれのポート
は、入出力されるアドレス信号及びデータを択一的に選
択し、８ビット毎の異なる情報が入出力される場合に、
一方の８ビットの情報が入出力期間中は、他方の８ビッ
トの情報を保持するように構成されている。
このような構成においては、第５図に示すように動作
して、前述したように内部の記憶装置を含むI/O装置の
読出し動作及び書込み動作、さらには、NOP命令やJMP命
令のCPU16へのセットが行なわれる。このような動作に
おいて、テスト対象のI/O装置が記憶装置である場合に
は、データバス13を介して記憶装置を入出力するデータ
のうち、奇数アドレスに対応して入出力されるデータは
入出力ポートPBを介して、偶数アドレスに対応して入出
力されるデータは入出力ポートPAを介してそれそぞれ入
出力される。このように、データを別々の入出力ポート
から入出力することによって、１つの入出力ポートから
入出力する場合に比して、１回のテストベクタにより２
バイト分のテストが可能となり、テスト時間及びテスト
ベクタの低減に効果的である。
［発明の効果］ 以上説明したように、この発明によれば、中央処理ユ
ニットからアドレスバス、データバスの切り離し制御を
行ない、テスト対象の周辺装置を制御手段によってアク
セス制御し、外部と直接データのアクセスを行なうよう
にしたので、CPUからの制御によらず周辺装置を外部か
らテストすることが可能となる。この結果、テストベク
タやテスト時間を低減して、テスト効率の向上を図った
情報処理装置のテスト容易化回路を提供することができ
る。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す構成ブロック図、 第２図は第１図に示す構成の動作を説明するための動作
説明図、 第３図は第１図に示す構成のテスト動作におけるバス動
作とテストベクタ及びテスト時間の関係を示す図、 第４図は第１図に示す構成の要部具体的一構成例を示す
図、 第５図は第４図に示す構成の動作を説明するための動作
説明図、 第６図は従来の１チップマイクロコンピュータの構成を
示すブロック図、 第７図は第６図に示す構成のテスト動作を説明するため
の動作説明図である。 1,11……１チップマイクロコンピュータ、 ２……CPU、 3,4……I/O装置、 5,12……アドレスバス、 6,13……データバス、 ７……外部のI/O装置、 ８……外部のアドレスバス、 ９……外部のデータバス、 10……LSIテスタ、 14……制御回路、 15……内部バス、 16……CPU。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレスバス及びデータバスを介して中央
    処理ユニット（CPU）と複数の周辺装置とが接続されて
    なる情報処理装置と、 前記アドレスバス及びデータバスと外部との間でアドレ
    ス信号及びデータの入出力を行う入出力手段と、 前記周辺装置をテストする際に、前記データバスを前記
    CPUから切り離し、前記CPUから前記アドレスバスを介し
    てテスト対象となる前記周辺装置にアドレス信号が連続
    的に供給されるように前記CPUを制御し、前記テスト動
    作時に前記入出力手段の入出力動作を制御する制御手段
    と が同一の半導体基板上に形成されてなる ことを特徴とする情報処理装置のテスト容易化回路。
  2. 【請求項２】前記制御回路は、 ノンオペレーション（NOP）命令を前記CPUにセットして
    実行させ、NOP命令の実行によりカウントアップするプ
    ログラムカウンタの値をアドレス信号としてテスト対象
    の前記周辺装置に供給してなる ことを特徴とする請求項１記載の情報処理装置のテスト
    容易化回路。
  3. 【請求項３】前記制御回路は、 前記アドレス信号の先頭アドレスを前記情報処理装置の
    外部から前記CPUにプリセットしてなる ことを特徴とする請求項１記載の情報処理装置のテスト
    容易化回路。
  4. 【請求項４】前記制御回路は、 ジャンプ命令を前記CPUにセットして実行させ、ジャン
    プ先アドレスを前記先頭アドレスとして前記CPUにプリ
    セットしてなる ことを特徴とする請求項３記載の情報処理装置のテスト
    容易化回路。
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