JPH02260083A - 並列処理装置および開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ駆動形プロセッサ（計算機）を用い
た並列処理装置およびこの並列処理装置を含んで構成さ
れる開発支援装置に関し、特にその初期化方式を改良し
たものに関するものである。

〔従来の技術〕

第５図は従来のデータ駆動形プロセッサとこれを含んで
構成される開発支援装置を示す構成図であり、図におい
て、１は制御コンピュータ、２はモニタ部、３はインタ
ーフェース部、４はトレーサ部、５はプロセシングエレ
メント（ＰＥ）、６はデータ駆動形プロセッサ本体、７
は拡張プログラム記憶部（ＥＰＳ）、８は外部カラー／
スタック処理部（ＥＣ３）、９は拡張データ記憶部（Ｅ
ＤＳ）、１０は電源オン・リセット回路、１２はＣＰＵ
、１３はローカル・リセットスイッチ、２１はモニタ部
リセットスイッチである。制御コンピュータ１．モニタ
部３．単数あるいは複数のプロセシングエレメント５全
体で開発支援装置１００が構成されている。

第６図はプロセシングエレメント５の構成を示す図で、
図において、１１１はキャッシュプログラム記憶（Ｃａ
ｃｈｅ　Ｐｒｏｇｒａｍ　５ｔｏｒｅ：　ＣＰ　Ｓ　）
　、１１２は発火処理（Ｆｉｒｉｎｇ　Ｃｏｎｔｒｏｌ
：　Ｆ　Ｃ）　、１１３は演算処理（Ｆｕｎｃｔｉｏｎ
ａｌ　Ｐｒｏｃｅｓｓ：　Ｆ　Ｐ　）、１１４は合流分
岐機能（Ｊｕｎｃｔｉｏｎ　＆　Ｂｒａｎｃｈ：　Ｊ　
＆　Ｂ　）、１１５はキューバッフｙ　（Ｑｕｅｉｎｇ
　Ｂｕｆｆｅｒ：ＱＢ）である。

第７図はデータ駆動形プロセッサのパケットを示す図で
あり、各フィールドは図中に示している通りの機能を有
するものである。

第８図はインターフェース部３の構成図であり、図にお
いて、４１はインターフェース部３とトレーサ部４を管
理する従来形（ノイマン）マイクロプロセッサユニット
であり、４２はマイクロプロセッサユニット４１のプロ
グラムとデータを記憶するＲＯＭ及びＲＡＭ、４３は制
御コンピュータ１と接続するシリアルＩ１０コントロー
ラ、４４はデータ駆動形プロセッサ本体６のデータパケ
ットを投入するための出力ポート、４５は投入パケット
メモリにデータ書込するためのアドレスカウンタ、４６
は投入パケットメモリからデータ読出しするためのアド
レスカウンタ、４７はデータパケットを出力ポート４４
から出力し、それを終了するときに用いて停止するため
の停止アドレスラッチ、４８ａは投入パケットメモリの
アドレスマルチプレクサ、４８ｂは投入パケットメモリ
のデータマルチプレクサ、４９は出力ポートの出力ドラ
イバ、５０は投入パケットメモリ（４ＫＸ６４ｂｉｔｇ
）　、５１はデータパケット投入時に投入パケットメモ
リ５０のアドレスを停止アドレスラッチ４７の内容と比
較するアドレス比較器、５２はデータパケット投入状態
を示すフリップフロップ、５３はデータパケット投入開
始トリガ発生器、５４はデータパケット投入の際のパケ
ット間隔を記憶する投入間隔ラッチ、５５はデータパケ
ット投入間隔測定のための投入間隔カウンタ、５６はデ
ータパケット投入の出力制御部である。

第９図はトレーサ部４の構成図であり、６１はトレース
ポート、６２はタイマ、６３は入力ラッチ、６４は同期
化回路、６５はデマルチプレクサ、６６はモード制御部
、６７はアドレスカウンタ、６８はトレースメモリ、６
９はリード／ライトコントローラ、７０はブレークポイ
ントラッチ、７１は比較器、７２はブレークポイントア
ドレスラッチである。

以下にこの実施例の動作について説明する。

データ駆動形プロセッサ６を含んで成るプロセシングエ
レメント５はＣＰＳＩＩＩ、ＦＣ１１２゜ＦＰ１１３を
基本要素とし、Ｊ＆Ｂ　１１４．　ＱＢ１１５を合わせ
て第６図のように巡回パイプラインを構成している。Ｅ
ＰＳ１２１はＣＰＳの外部拡張プロセッサを格納する機
能部、ＥＤＳ　１２２は配列データなどを格納する機能
部、ＥＣ３１２３はカラー管理と外部キューの機能部で
ある。

第７図のようなフォーマットを有する入力パケットはＪ
＆Ｂ１１４の合流部を経て、ＣＰＳＩＩｌに入力される
。ＣＰＳＩＩＩはＥＰＳ１２１を持ち、ＦＣ１１２を通
過したパケットの次位行先をトリガに、ＥＦ’５１２１
かも次に必要となるプログラムデータを取出し、ＣＰＳ
　１１１に格納する。単項演算の場合はそのまま、二項
演算の場合にはオペランド対を形成した後、ＦＣ１１２
から出力される。この演算パケットはＦＰ１１３に送ら
れ命令コード（ＯＰ　Ｃ：　０ｐｅｒａｔｔｏｔｉ　Ｃ
ｏｄｅ）により演算され、Ｊ＆Ｂ１１４の分岐機能によ
り出力されるか否かが判定され、出力されない場合には
再びＣＰＳＩＩＩに戻って、以下同様の処理を繰り返す
。

制御コンピュータ１とデータ駆動形プロセッサを含む開
発支援装置とのデータの転送は、インターフェース部３
を介して行なわれる。

以下にインターフェース部３およびトレース部４両機能
部の動作を詳述する。

インターフェース部３はシリアルボート４３を持ち、制
御コンピュータ１と接続される。ＭＰＵ４１はシリアル
ボート４３からのコマンドにより上記投入モードと収集
モードの機能を実行する。

インターフェース部３は電源供給と同時に開発支援装置
１００全体の初期化を行なった後、制御コンピュータｌ
からのコマンドを待つ。プログラム。

データのロードは、１パケット当り第７図の様なタグ領
域とデータ３２ビツトを一纏めにして、投入パケットメ
モリ５０の２ワ一ド分への書込みを行ない、出力ボート
４４からパケット毎に出力することにより行なう０人力
データパケットの投入は高速に行なうことが不可欠であ
るので、投入パケットメモリ５０を用いている。投入パ
ケットメモリ５０は書込アドレスカウンタ４５を用いて
最大４にワード分までロードし、入力データパケット数
に対応した情報を停止アドレスラッチ４７に設定した後
、投入間隔を指定した投入コマンドにより、読出しアド
レスカウンタ４６が停止アドレスラッチ４７の値に一致
するまで一気に投入する。

更に、インターフェース部３のアドレス・データバスは
トレーサ部４へ接続され、トレーサ部４の制御も併せて
行なわれる。

トレーサ部４は４ｋＸ９６ｂｉｔのトレースメモＩＪ　
６８を持ち、プロセシングエレメント５のいずれの端子
にも接続してそのトレースを行うことができる。トレー
サ部４はインターフェース部３のアドレス・データバス
と接続され、インターフェース部３から直接制御される
。必要に応じて、ブレークポイントの比較値、マスクデ
ータの設定を行うことが可能である。インターフェース
部３からトレーサ番号及びトレースモードの設定の後、
トレースの開始が指示される。その後トレーサ部４はト
レースボート６１から入って来るデータパケットを内部
クロックと同期化してラッチし、時間情報とともにトレ
ースメモリ６８内に貯えていく、ブレークポイントラフ
チア０にブレークポイントを設定した時には、比較器７
１の出力で一致のとれたパケットを検出した後停止する
が、停止に当たっては、直ちに停止、メモリ容量の１／
２のトレースの後停止、メモリ容量分のトレースの後停
止の３つのトレースモードを選択でき、トレース履歴を
有効に記憶する。

次にデータ駆動形並列処理装置および開発支援装置の初
期化動作について説明する。

インターフェース３では次の３種類の事象の発生により
初期化信号を生成する。

■　電源投入 ■　モニタ部リセットスイッチの押印 ■　制御コンピュータ１からの初期化コマンド受信 従って、上記３種類の事象の発生によりモニタ部に関し
ては初期化が行なわれる。

一方プロセシングエレメント５内のデータ駆動形プロセ
ッサ本体６、ＥＰＳ７、ＥＣ３８、ＥＤＳ９をローカル
・リセットスイッチ１３で初期化する場合、内部を巡回
するパケットデータは、第１０図に示す転送回路を用い
たデータ転送路を用いているので、もしデータの流れか
らみて、下流の転送回路を初期化した後、上流の転送回
路を初期化すると上流に残っていたリセット回路省略箇
所などに残っている不要データパケットが初期化をした
下流の転送回路へ流れて行くこととなる。

〔発明が解決しようとする課題〕

従来のデータ駆動形プロセッサを用いた並列処理装置は
以上のように構成されているので、その初期化はプロセ
シングエレメント部の各部分に設けられたローカルリセ
ットスイッチで個々に行なう必要があり、またその際に
、上述のようなデータ転送上の理由からデータの伝播順
路に従って行なう必要がある。このため特にマルチプロ
セッサ構成のシステムにおいては、極めて面倒で繁雑な
操作を必要とするという問題点があった。

また、従来の並列処理装置開発システムは以上のように
構成されているので、プロセシングエレメント部の初期
化を、制御コンピュータ、あるいはインターフェース部
から一斉に行なうことができないという問題点があった
。

この発明は上記の問題点を解消するためになされたもの
で、そのマルチプロセッサ構成がいかなる結線構成のも
のであっても適切に初期化可能なデータ駆動形の並列処
理装置（プロセッサ）を得ること、および制御コンピュ
ータ、あるいはインターフェース部からプロセシングエ
レメント部を含むシステム全体の初期化を系統的に行な
うことのできる開発支援装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る並列処理装置は、データ駆動形プロセッ
サ本体および周辺回路部を初期化するリセット信号が供
給される、データ転送路と同一結線の信号線を備えたも
のである。

また、この発明に係る開発支援装置は、モニタ部におい
て生成されたリセット信号が供給される、上記モニタ部
と上記並列処理装置間のデータ転送路およびモニタ部内
部のローカルバスと同一結線の信号線を備えたものであ
る。

〔作用〕

この発明における並列処理装置は、データ転送路と同一
結線の信号線にリセット信号を供給することにより初期
化する構成としたから、データの流れに沿って確実に初
期化が行なえるため、マルチプロセッサ構成である場合
においても容易かつ適切に初期化できる。

また、この発明における開発支援装置は、インターフェ
ース部で生成されたリセット信号をモニタ部と並列処理
装置間のデータ転送路と同一結線の信号線に供給するこ
とにより並列処理装置を初期化し、上記リセット信号を
モニタ部内部のローカルバスと同一結線の信号線に供給
することによりトレース部を初期化する構成としたから
、制御コンピュータ、あるいはインターフェース部から
プロセシングエレメント部を含むシステム全体の初期化
を系統的に行なうことができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による並列処理装置およびこ
れを含む開発支援装置を示す構成図であり、図において
、第５図と同一符号は同一または相当部分であり、１１
はシステム・リセットスイッチである。

第２図は並列処理装置のマルチプロセッサ構成の一例を
示す図であり、いわゆるデイジ−チェーン接続とよばれ
る接続構成を示している。

第４図はデイジ−チェーン接続時の初期化信号のフロー
図である。

次に第１図について開発支援装置の動作を説明する。

制御コンピュータ１でこのシステム全体の制御を行なう
、モニタ部２ではプロセシングニレメン）　（ＰＥ）５
へのデータの投入及びＰＥＳ内を流れるデータの収集を
行う、ＰＥ５はデータ駆動形プロセッサ本体６．拡張プ
ログラム記憶部７．外部カラー／スタック処理部８．お
よび拡張データ記憶部９で構成され、投入されたデータ
パケットを、プログラムに従って演算等の処理を行う。

次に本実施例装置の初期化動作を第１図、第４図により
説明する。

本実施例においては初期化信号は、次の４つの条件にお
いて発生する。

■　インターフェース部の電源が投入された時。

■　インターフェース内部のシステム・リセットスイッ
チを押印した時。

■　制御コンピュータからの初期化コマンドを受けたと
き。

■　各部のローカル・リセットスイッチを押印して、発
生するローカルな初期化信号。

上記の■■■による初期化信号はインターフェース部で
発生し、第１図に示す経路でポートを経由して装置全体
をデータの流れと同様の流れで順番に初期化する。

第４図のフローに沿ってデイジ−チェーン接続の場合の
初期化についてさらに詳細に説明する。

図に示すように、インターフェース部の電源投入、すな
わちパワーＯＮ・リセット、インターフェース内部のシ
ステム・リセットスイッチの押印、即ちマニュアルシス
テムリセット、あるいは制御コンピュータからの初期化
コマンドによりインターフェイス部でリセット信号が発
生すると、該リセット信号はモニタ部においてはローカ
ルバスと同一結線の信号線に供給されトレーサ部　１〜
　ｎを初期化する。これと同時に該リセット信号はプロ
セシングエレメントＰＥ　　１のデータ駆動形プロセッ
サ本体に供給される。本実施例のプロセシングエレメン
トはデータ転送路と同一結線の信号線を備えており、プ
ロセシングエレメントのプロセッサ本体に供給されたリ
セット信号がこの信号線をデータの流れと同一の流れで
伝播していくことにより、拡張データ記憶部、外部カラ
ー／スタック処理部、拡張プログラム記憶部も初期化さ
れる。

こうしてプロセシングエレメントＰＥ　　１を初期化し
たリセット信号はさらにプロセシングエレメントＰＥ　
　２に供給され、以下同様にしてプロセシングエレメン
トＰＥ　　ｎまでがすべて系統的に初期化されることと
なり、システム全体の初期化が完了する。

このように本実施例では、インターフェイス部で生成さ
れたリセット信号をモニタ部内のローカルバスと同一結
線の信号線に供給することによりトレース部を初期化す
るとともに、該リセット信号をデータ転送路と同一結線
の信号線に供給することによりプロセシングエレメント
を初期化する構成としたから、開発支援装置のシステム
全体の初期化を系統的に確実に行なうことができ、デバ
ッグ効率を向上できる。

第３図＜１１）は並列処理装置のマルチプロセッサ構成
の他の例を示す図であり、いわゆるシャツフルネット接
続と呼ばれる接続構成を示している。この実施例では、
図に示すように２人力のうち、−方のみからリセット信
号を受付けるものとなっている。ｌＮｌ０方がＩＮ２よ
りも優先する回路とした場合の例を第３図山）に、更に
入力が多いときの例を第３図（Ｃ）に示す、第３図（ａ
）のリセット回路動作の実現を第３図（′ｂ）または（
Ｃ）の回路を用いて行なうことにより、特に、ループ接
続を有するマルチプロセッサ構成において、リセット信
号のラッチアップを回避できるという極めて大きい長所
を持たせることが可能となる。

なお上記実施例では、開発支援装置をボードで構成した
時のものを示したが、モニタ部、ＰＥ部をチップ化した
場合であっても、上記実施例と同様の効果を奏する。

また、制御コンピュータに複数個のインターフェース部
を接続し、複数個のインターフェースから更に大規模な
マルチプロセッサ構成の初期化も同様の方法で行なうこ
とが可能である。

〔発明の効果〕

以上のように、この発明によれば、データ駆動形の並列
処理装置において、データ駆動形プロセッサ本体および
周辺回路部を初期化するリセット信号を、データ転送路
と同一結線で設けられた信号線に供給する構成としたか
ら、データの流れに沿って確実に初期化が行なえるため
、マルチプロセッサ構成である場合においても容易かつ
適切に初期化できる効果がある。

また、この発明によれば、本発明の並列処理装置を含ん
で構成された開発支援装置において、モニタ部において
生成されたリセット信号を、上記モニタ部と上記並列処
理装置間のデータ転送路およびモニタ部内部のローカル
バスと同一結線で設けられた信号線に供給する構成とし
たから、制御コンピュータ、あるいはインターフェース
部からプロセシングエレメント部を含むシステム全体の
初期化を系統的に行なうことができ、開発支援装置を用
いてのハードウェア及びソフトウェアの開発におけるデ
パック効率を大幅に向上できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ駆動形プロセ
ッサとこれを含んで構成された開発支援装置を示す構成
図、第２図はデイジ−チェーン接続構成のマルチプロセ
ッサの初期化経路を示す図、第３図（３）はシャフルネ
ット接続構成のマルチプロセッサの初期化経路を示す図
、第３図（ｂｌは初期信号が２人力の時ｌＮｌ０方が優
先する回路例を示す図、第３図（Ｃ１は初期化信号の複
数入力のとき番号の若い方の入力が優先する回路例を示
す図、第４図はデイジ−チェーンマルチプロセッサ構成
の初期化信号のフロー図、第５図は従来のデータ駆動形
プロセッサとこれを含んで構成された開発支援装置の構
成を示す図、第６図はデータ駆動形プロセッサ本体とプ
ロセシングエレメントのパイプライン構成図、第７図は
データ駆動形プロセッサのパケットを示す図、第８図は
インターフェース部の構成図、第９図はトレーサ部の構
成図、第１０図はパケットデータ転送回路を示す図であ
る。 １は制御コンピュータ、２はモニタ部、３はインターフ
ェイス部、４はトレース部、５はプロセシングエレメン
ト、６はデータ駆動形プロセッサ本体、１１はシステム
・リセットスイッチ、１３はローカル・リセットスイッ
チ、１００は開発支援装置。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）データ駆動形プロセッサ本体およびその周辺回路
   部からなる単数のプロセシングエレメント、あるいはこ
   れを複数個接続してマルチプロセッサ構成としたものか
   らなる並列処理装置において、上記データ駆動形プロセ
   ッサ本体および周辺回路部を初期化するリセット信号が
   供給される、データ転送路と同一結線の信号線を備えた
   ことを特徴とする並列処理装置。
2. （２）請求項１記載の並列処理装置と、 上記並列処理装置にデータパケットを投入し、また、上
   記並列処理装置の処理中のデータパケットをトレースし
   、更に上記並列処理装置の出力を受ける機能を有するモ
   ニタ部と、 上記モニタ部を制御するホストコンピュータとを具備す
   る開発支援装置において、 上記モニタ部において生成されたリセット信号が供給さ
   れる、上記モニタ部と上記並列処理装置間のデータ転送
   路およびモニタ部内部のローカルバスと同一結線の信号
   線を備えたことを特徴とする開発支援装置。