JPH0194449A - １チップマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 １チップマイクロプロセツサに関し、 データの観測容易性を高め、テスト時間を短縮化して製
造コストの削減を図ることを目的とし、プログラムに従
って各種の命令を逐次実行する処理回路を備え、該処理
回路と共に複数の周辺回路が１チップに形成された１チ
ップマイクロプロセツサであって、所定のテスト信号に
応答してテストモードを実行し、周辺回路の動作状況を
チップ内部のバスに乗せる手段と、前記チップ内部のバ
スとチップ外部のバスとの間に双方のバスを直結可能な
直結手段とを具備し、前記処理回路が所定のテストモー
ドを実行している期間、内部バスと外部バスとが直結さ
れるように構成している。

〔産業上の利用分野〕

本発明は、ｌチップマイクロプロセッサに関し、詳しく
は、同一チップ内に併設された周辺回路の動作状態をモ
ニタするに際し、モニタ結果をＣＰＵのレジスタに一旦
格納することなく直接内部バスから観測できるようにし
て、いわゆる観測容易性を高めた１チップマイクロプロ
セツサに関する。

近時、半導体製造技術の進歩に伴ってＬＳＩ素子の集積
度が向上し、１つのＬＳＩ素子にコンピュータの４要素
（制御、演算、人出力、記憶）を全て組み込んだ、いわ
ゆる１チップマイクロプロセツサの出現を見るに至った
。

この種の１チップマイクロプロセツサは、性能の向上よ
りもむしろ機能の充実に重点が置かれ、このため各種の
周辺回路を内蔵して機能の拡充に務め、広範な分野の多
様な要求に応えている。−方で、機能向上に伴う周辺回
路の増加は、製造段階におけるテスト項目の増大を招き
、１個当りのチップに必要なテスト時間が長くなるとい
った新たな問題を引き起こしている。

〔従来の技術〕

１チップマイクロプロセツサにおける周辺回路のテスト
は、例えば、第２図に示す１チップマイクロプロセツサ
を一例にして説明すると、まず、１チップマイクロプロ
セツサ１を図示しない試験装置に装着し、試験装置のバ
ス（外部のバス）を介して所定の入カバターンをＩ１０
ボート２に印加する。入カバターンはＩ１０ボート２の
ボートラッチ３に一旦保持された後、所定のタイミング
でＣＰＵ４のレジスタ（例えば、アキュームレータ）５
に取り込まれる。ＣＰＵ４はレジスタ５に取り込まれた
入カバターンを解読し、入カバターンに示された特定の
周辺回路６に対して試験モードの開始を指令する。

周辺回路（例えば、タイマプロ・ツク）６は所定の単位
時間毎に時間をカウントし、カウント結果をレジスタ７
に格納してレジスタ７の内容を更新する。ＣＰＵ４は例
えば、Ｉ　Ｎｐｏｒｔ命令を実行してレジスタ７の内容
を自己のレジスタ５内に取り込み、次いで、○ＵＴｐｏ
ｒｔ命令を実行して自己のレジスタ５内容をＩ１０ボー
ト２に送り、Ｉ１０ボート２のボートラッチ３に保持さ
せる。試験装置はデータが出力される時間を予測し、当
該時間に達すると外部のバスを開いてデータを取り込み
、期待値パターンと比較して良否を判定する。

以上のような一連の流れを、各周辺回路毎にその機能に
応じた入カバターンで実行し、各周辺回路の大部分の機
能を順次活性化させることにより、１チップマイクロプ
ロセツサの周辺回路に対する試験が完了する。

〔発明が解決しようとする問題点〕

しかしながら、従来の１チップマイクロプロセツサにあ
っては、ＣＰＵ４に内部のバスの使用権を与えてマスク
（ｍａｓ　ｔｅｒ）とし、これに対し、はとんどの周辺
回路６は、マスクからの要求に応答してデータをバスに
乗せるスレーブ（ｓｌａｖｅ）として動作する構成とな
っていたため、マスクとしてのＣＰＵ４はスレーブ側か
らのデータをチップ外に出力するに際し、例えば、この
スレーブを仮に１１０ボードと見立て、Ｉ　Ｎｐｏｒｔ
命令を実行してデータをアキュームレータ（レジスタ５
）に−旦取り込み（第１のステップ）、次いで、０ＵＴ
ｐ。

ｒｔ命令を実行してアキュームレータ（レジスタ５）か
ら外部のバスに接続された特定のＩ１０ポート２に送る
（第２のステップ）といった、１つのデータにつき２つ
の処理ステップを要していた。

このことは、周辺回路６が多くなる程、また、周辺回路
６°の機能が複雑化してテスト項目が増加する程、テス
トに要する時間が長くなることを意味しており、観測容
易性の面で問題があった。

さらに、処理ステップ数の増加は、１チップマイクロプ
ロセツサ１内に設けられた図示しないメモリに占めるテ
ストプログラム量を増大する結果となり、本来必要なユ
ーザプログラムの規模を制限する。特に、アドレス容量
の少ない例えば、４ビツトの１チップマイクロプロセツ
サにあっては、上記影響は極めて大きい。

本発明は、上記問題点に鑑みてなされたもので、所定の
テストモード実行時において、内部のバスと外部のバス
とを直結可能な直結手段を設けることにより、データの
観測容易性を高めてテスト時間を短縮化し、製造コスト
の削減を図ることを目的としている。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、プログラムに
従って各種の命令を逐次実行する処理回路を備え、該処
理回路と共に複数の周辺回路が１チップに形成された１
チップマイクロプロセツサであって、所定のテスト信号
に応答してテストモードを実行し、周辺回路の動作状況
をチップ内部のバスに乗せる手段と、前記チップ内部の
バスとチップ外部のバスとの間に双方のバスを直結可能
な直結手段とを具備し、前記処理回路が所定のテストモ
ードを実行している期間、内部バスと外部バスとが直結
されるように構成している。

〔作　用〕

本発明では、１チップマイクロプロセツサに対して外部
の試験装置から所定のテストモードの開始が指令される
と、１チップマイクロプロセツサの内部のバスと外部の
バスとが直結される。

したがって、１チップマイク占プロセッサ内部の処理装
置は所定の周辺回路に対し、例えば、■Ｎｐｏｒｔ命令
を実行して所定の周辺回路の動作結果を内部バスに乗せ
るように促すのみで、内部バスの電位変化が直接外部バ
スを通して試験装置により観測される。すなわち、１つ
のデータについて１つの処理ステップ（例えば、１つの
Ｉ　Ｎｐｏｒｔ命令）で済み、観測容易性が高められて
、テスト時間が短縮化される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は本発明に係るｌチップマイクロプロセッサの一
実施例を示す図である。

まず、構成を説明する。第１図において、１１は１チツ
１マイクロプロセツサである。１チップマイクロプロセ
ツサ１１は一般に、１チップ・マイクロコンピュータ、
１チップ・マイクロコントローラ、１チップ・デジタル
信号処理プロセッサ（ＤＳＰ）、など種々の名称で呼ば
れているが、本実施例で述べる１チップマイクロプロセ
ッサ１１、発明の名称にかかわらず、内蔵されたプログ
ラムに従って一連の処理を実行するとともに、コンピュ
ータの４要素である制御、演算、入出力、記憶の各要素
を１つのパッケージに内装した全てのＬＳＩを含括して
示すものである。なお、第１図中、第２図と同一の構成
部分には、第２図と同一の番号を付する。

１チップマイクロプロセツサ１１は、単一のＳｉ基板上
に高集積密度の回路素子を納め、それぞれ必要な各種回
路を形成したものである。これらの各種回路としては、
制御機能を担当する図示しないシステムコントロール回
路、演算機能を担当するＣＰＵ　（処理回路）４、入出
力機能を担当するＩ１０ボート１２（但し、複数のうち
の１つを例示する）、記憶機能を担当する図示しないメ
モリ、その他の各種機能を担当する周辺回路６（但し、
複数のうちの１つを例示する）などがある。

周辺回路６は、例えば、割込コントローラやタイマブロ
ックあるいはシリアルインタフェースなどの機能別に複
数設けられているが、ここでは、タイマブロックの機能
を有するものを周辺回路６として例示する０周辺回路６
は、時間をカウントしてレジスタ７に格納し、ＣＰＵ４
からのＩＮｐ。

ｒｔ命令の実行結果による指令信号に従って内部のバス
ＢＵＳＩにレジスタ７の内容を乗せる。

ＣＰＵ４は図示しないメモリに格納されたプログラムか
ら命令を逐次取り込み、取り込んだ命令をマイクロプロ
グラムやワイヤードプログラムに従って解読し、チップ
内外の回路に各種指令信号を発したり、あるいは、後述
のＩ１０ボート１２を指定して外部からのデータを取り
込んで、このデータを解読したりする。また、これらの
解読の結果、演算の必要があれば、チップ内外から所望
の演算用データを取り込み、アキュームレータ（レジス
タ）５を用いて演算処理し、処理した結果を、例えば、
後述のＩ１０ボート１２を介して外部に出力する。

Ｉ１０ボート１２はボートラッチ１３および直結手段１
４を備え、ボートラッチ１３はＣＰＵ４からの０ＵＴｐ
ｏｒｔ命令の実行結果による指令信号に従って内部のバ
スＢＵＳ、に乗せられたデータをラッチするとともに、
ラッチしたデータを直結手段１４に送る。あるいは、Ｃ
ＰＵ４からのＩＮｐｏｒｔ命令の実行結果による指令信
号に従って直結手段１４からのデータをラッチするとと
もに、ラッチしたデータを内部のバスＢｕｓ、に乗せる
。直結手段１４は、通常、ボートラッチ１３と外部のバ
スＢｕｓ、とを接続し、これら、ボートラッチ１３と外
部のバスＢＵ　Ｓ　ｔとの間で双方向にデータのやり取
りをする。

あるいは、ＣＰＵ４からのテストモード実行中を示す信
号（以下、５ＤＢＯＵＴという）が入力した場合は、ボ
ートラッチ１３をバイパスして外部のバスＢ　Ｕ　Ｓ　
２と内部のバスＢｕｓｔ　とを強制的に直結する。した
がって、５ＤＢＯＵＴが入力している間では、１命令ス
テツプ毎にＩ１０ボー目２を指定せずとも、内部のバス
Ｂ　Ｕ　Ｓ　＋が外部のＢＵ　Ｓ　ｚにｍ続して直結さ
れることとなり、内部のバスＢ　Ｕ　Ｓ　Ｉに乗せられ
たデータを、連続して外部から観測することができる。

次に、作用を説明する。

一般に、１チップマイクロプロセツサをはじめとしたＬ
ＳＩは、製造メーカ段階やユーザー段階において各種の
機能試験が行われ、それぞれの試験意図に基づいて製品
の良否が判定される。例えば、製造メーカー段階では、
不良品の完全な排除がその主目的であり、このため、各
種の試験技法を駆使して製品内部のあらゆる機能を活性
化させるとともに、試験環境を変えるなどして試験品質
を高めている。また、チップの高機能化に伴う試験時間
の増大をいかに抑えるかについても努力がはられれ、例
えば、Ｌ　Ｓ　Ｓ　Ｄ　（Ｌｅｖｅｌ　５ｅｒｓｉｆｉ
ｖｅＳｃａｎ　Ｄｅｓｉｇｎ）などに代表されるいわゆ
る試験容易化設計が試みられている。

そこで本実施例では、試験容易化設計の狙いであるとこ
ろの試験容易性（Ｔｅｓｔａｂｉｌｉｔｙ　）のうち、
チップの内部状態の観測容易性を向上させるために、所
定のテストモードのとき、内部のバスＢＵＳ、を外部の
バスＢＵＳ２に直結できる直結手段１４を設けている。

すなわち、図示しない試験装置からテストモードの開始
を指示するデータがＣＰＵ４に加えられると、ＣＰＵ４
はこのデータを解読して５ＤＢＯＵＴを直結手段１４に
出力し、直結手段１４は、この５ＤＢＯＵＴに従って内
部のバスＢＵＳ、と外部のバスＢＵＳ２とを直結する。

その後、ＣＰＵ４は図示しないメモリにあらかじめ格納
されたプログラムのうち、所定のテストモードプログラ
ムを実行し、例えば、ＩＮｐｏｒｔ命令を実行して周辺
回路６のレジスタ７に格納されたデータを、内部のバス
ＢＵＳＩに乗せることを促す指令信号を出力する。内部
のバスＢ　Ｕ　Ｓ　＋　に乗せられた当該データは、既
に直結された直結手段１４を通して外部のバスＢＵＳ２
に送られ、試験装置によって観測される。試験装置では
、観測されたデータと期待値パターンとを比較し、周辺
回路６の機能の良否を判定する。

ＣＰＵ４は、ＩＮｐｏｒｔ命令を所定の期間連続して逐
次実行し、これにより、周辺回路６のレジスタフのデー
タは連続して内部のバスＢＵＳ、に乗せられることとな
不。したがって、周辺回路６の動作結果であるところの
レジスタ７の内容が直結手段１４を通し、試験装置側で
連続して観測される。

すなわち、従来のものでは、Ｉ　Ｎｐｏｒｔ命令で１つ
のデータをＣＰＵ４内部に取り込み、次いで０ＵＴｐｏ
ｒｔ命令を実行して取り込んだ１つのデータを外部に送
るといったように、１つのデータあたり、２つの処理ス
テップを要してしたが、本実施例では、１つのデータあ
たり、１つの処理ステップ（Ｉ　Ｎｐｏｒｔ命令の実行
）で済み、実質的なデータ処理ステップ数が１／２とな
る。したがって、短時間で内部状態を観測することがで
き、観測容易性が高められるとともに、試験時間の大幅
な短縮化が図られる。その結果、テストモードプログラ
ムのステップ数が少なくなって、メモリ領域の有効活用
が図られ、本来の機能に関するプログラムをより充実す
ることが可能になり、チップの機能を向上することがで
きる。

〔発明の効果〕

以上述べたように、本発明によれば、所定のテストモー
ド実行時において、内部のバスＢＵＳ。

と外部のバスＢｕｓｚとを直結可能な直結手段１４を設
けているので、外部の試験装置にデータを送るに際し、
Ｉ１０ポート１２をその都度アクセスする必要がなくな
り、該アクセスに要していた処理ステップを省くことが
でき、試験時間を短縮することができる。

また、ＣＰＵ４は周辺回路６のレジスタ７に格納された
データを、単に内部のバスＢｕｓ、に乗せるための処理
を連続して実行すればよく、テストプログラムのステッ
プ数を削除してメモリの有効活用を図ることができる。

さらに、内部のバスＢＵＳＩには周辺回路６の作動状態
が連続して乗せられるので、試験装置によって周辺回路
６の作動状態をリアルタイムに連続して観測することが
でき、観測容易性を格段に高めることができる。

【図面の簡単な説明】

第１図は本発明に係る１チップマイクロプロセツサの一
実施例を示すその要部ブロック図、第２図は従来の１チ
ップマイクロプロセツサを示すその要部ブロック図、で
ある。 ４・・・・・・ＣＰＵ　（処理回路）、６・・・・・・
周辺回路、 １４・・・・・・直結手段、 Ｂ　Ｕ　Ｓ　ｌ・・・・・・内部のバス、Ｂ　Ｕ　Ｓ　
ｔ・・・・・・外部のバス。

Claims (1)

1. 【特許請求の範囲】 　プログラムに従って各種の命令を逐次実行する処理回
   路を備え、 該処理回路と共に複数の周辺回路が１チップに形成され
   た１チップマイクロプロセッサであって、所定のテスト
   信号に応答してテストモードを実行し、周辺回路の動作
   状況をチップ内部のバスに乗せる手段と、 前記チップ内部のバスとチップ外部のバスとの間に双方
   のバスを直結可能な直結手段とを具備し、前記処理回路
   が所定のテストモードを実行している期間、内部バスと
   外部バスとが直結されることを特徴とする１チップマイ
   クロプロセッサ。