JP3917817B2 - 半導体装置 - Google Patents
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Description
本発明は、バウンダリスキャン機能を有する面実装形式の半導体装置、更には同半導体装置などを配線基板に実装した電子回路装置に関し、例えば、面実装可能な外部端子がCSP(チップサイズパッケージ)の底面にアレイ状に配置されたマイクロコンピュータないしマイクロプロセッサに適用して有効な技術に関する。
背景技術
回路基板に半導体装置を実装した電子回路(以下端にボードとも記す)のテストにおいては、半導体装置間の回路基板上配線にプローブを当ててデータ入出力を行なうことが行なわれていた。しかしながら、近年、高密度実装化が進み、半導体装置間の配線にプローブを当てることが困難になってきた。そこで、ボードの配線にプローブを当てる代わりに、ボードのテスト端子から各半導体装置の外部端子をアクセスできるような構成を予め半導体装置に設けておくという、バウンダリスキャン技術が実用化されている。
バウンダリスキャンに対応した半導体装置は、各外部端子にバウンダリスキャンセルと呼ばれるフリップフロップが付加され、TDI、TDO、TCK、TMSとういバウンダリスキャン専用端子が追加されている。全てのバウンダリスキャンセルはTDIから入りTDOに出る一つのシフトレジスタとして機能されるように接続されている。TMSとTCKはバウンダリスキャンによるテストロジックの制御端子である。回路基板上では全てのバウンダリスキャンセルが1本のシフトレジスタとして繋がるように半導体装置相互間でTDIとTDOが接続される。実装された全ての半導体装置のTCK,TMSに共通のコントロール信号を供給することにより、この長いシフトレジスタを動かし、外部から各チップの全てのピンをアクセスすることができる。これにより、配線基板のショートやオープン、そして実装時に入出力回路が破壊されていないかなどのテストを行なうことができる。
尚、バウンダリスキャンは1990年2月にIEEE Std 1149.1として国際的に標準化されている。
本発明者は、従来バウンダリスキャン機能を搭載していなかったマイクロコンピュータなどにも当該機能を搭載することについて検討した。即ち、面実装可能なBGA(Ball Grid Allay)のような外部端子がCSPの底面にアレイ状に配置されているとき、配線基板の配線と外部端子との接続箇所に不所望な応力が作用して電気的に分離されたとき、外部端子はCSPの裏面に位置するため確認が困難であり、これに対処するためにバウンダリスキャン機能を利用することを検討した。
しかしながら、TDI、TDO、TCK、TMSとういバウンダリスキャン専用端子を追加すれば、外部端子の数及びパッケージサイズなどの点で、バウンダリスキャン機能を搭載する以前のマイクロコンピュータとの互換性を保証することができなくなる。
また、デバッグ機能を新たに搭載しようとするときも、当該機能を搭載する以前のマイクロコンピュータとの互換性を保証するには、デバッグ情報の入出力のために新たな外部端子を増やすことはできない。
本発明の目的は、外部端子の数を増やすことなくバウンダリスキャン機能を搭載できる半導体装置を提供することにある。
本発明の別の目的は、外部端子の数を増やすことなくデバッグ機能を搭載できる半導体装置を提供することにある。
本発明の更に別の目的は、配線基板の配線と半導体装置の外部端子との接続不良を簡単に確認できる電子回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本発明は、内部回路、前記内部回路に接続されたポート回路、前記ポート回路が接続された外部端子、及びバウンダリスキャン回路を有し、前記バウンダリスキャン回路は、テストアクセス端子から前記外部端子をアクセス可能にする回路であり、前記テストアクセス端子は前記外部端子の内の所定の外部端子と兼用され、当該兼用端子を前記ポート回路に接続するか前記バウンダリスキャン回路に接続するかを切り替え可能に決定する選択手段を有し、前記選択手段はパワーオンリセットに呼応して前記兼用端子を前記バウンダリスキャン回路に接続する状態を初期状態として選択するように、半導体装置を構成する。
上記により、テストアクセス端子を専用化しなくても済むから、外部端子のピン互換性を保証してバウンダリスキャン機能を搭載することができる。搭載されたバウンダリスキャン機能を利用しない設定にすれば、或いは、バウンダリスキャン機能を利用しても当該兼用端子のポート機能を用いない利用形態では、バウンダリスキャン機能を搭載する以前の半導体装置との完全互換性を保証することができる。パワーオンリセットによって前記兼用端子を前記バウンダリスキャン回路に接続する状態を初期状態とするから、半導体装置の外部端子と配線基板との電気的な接続不良をバウンダリスキャン機能を用いて確実に検証する事ができる。仮にそのような初期状態を得ることができない場合には、内部回路を実際に動作させて(例えばCPUにプログラムを実行させて)兼用端子をバウンダリスキャン回路に接続する制御を行なわなければならないが、そもそも外部端子と回路基板との電気的接続不良を検証しようとするとき、接続不良があれば内部回路の正常動作を保証できず、バウンダリスキャン機能を用いた電気的な接続不良の検証そのものが不可能になってしまう。
前記選択手段は、パワーオンリセット時の外部条件(例えばモード信号の論理値)に従って前記兼用端子の接続先を初期的に決定するように構成してもよい。バウンダリスキャン機能を利用しない回路ボードに上記半導体装置が実装されている場合を考慮すれば、兼用端子をポート回路に接続する状態を初期状態として選択可能であれば、使い勝手が向上する。
前記選択手段による選択状態は、前記内部回路に含まれるCPUがその動作プログラムに従って変更可能なようにすることもできる。
本発明による更に具体的な態様では、前記選択手段は、前記兼用端子を前記バウンダリスキャン回路又は前記ポート回路に接続可能とするマルチプレクサと、前記マルチプレクサによる選択状態を決定するための制御情報がパワーオンリセット動作によって初期設定されるポートコントロールレジスタとを有する。前記パワーオンリセット時のマルチプレクサによる選択状態はパワーオンリセット時のモード信号の状態に応じて選択可能にすることができる。
前記ポートコントロールレジスタが内部バスを介して前記CPUによってアクセス可能にされているとき、ポートコントロールレジスタによるマルチプレクサの制御値とCPUによるポートコントロールレジスタアクセス値との不一致という形式的矛盾による誤解を解消するには、前記ポートコントロールレジスタを次のように構成すればよい。すなわち、前記兼用端子を前記ポート回路に接続することを指示する第1の制御情報と前記兼用端子を前記バウンダリスキャン回路に接続することを指示する第2の制御情報とをパワーオンリセットに同期して並列的に保持する記憶手段と、パワーオンリセット時の前記モード信号の状態に応じて第1の制御情報又は第2の制御情報の何れを有効にするかを決定する選択論理とによってポートコントロールレジスタを構成する。
前記内部回路にCPUの命令実行動作を停止させるユーザブレーク制御回路を含めるとき、前記バウンダリスキャン回路には、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレーク制御回路に供給する機能を割り当てることができる。したがって、パワーオンリセット直後にバウンダリスキャン回路を介してブレーク条件などを設定し、その後、CPUにユーザプログラムを実行させ、実行状態がブレーク条件に一致したとき、ユーザブレーク制御回路はCPUにおよるユーザプログラムの実行を停止させる。
CPUによる命令実行状態をトレース可能にするための情報を生成するデバッグ用回路を前記内部回路に含めるとき、前記デバッグ用回路で生成されたトレース可能にする情報を外部に出力する端子を前記外部端子の内の所定の外部端子と兼用させ、前記兼用端子を前記ポート回路に接続するか前記デバッグ用回路に接続するかを切り替え可能に決定する選択手段を採用することができる。これにより、外部端子の数を増やすことなく半導体装置にデバッグ機能を搭載できる。
前記半導体装置などを回路基板に搭載した電子回路において、回路基板には、前記半導体装置の前記兼用端子が接続される第1の配線と前記半導体装置の前記兼用端子を除く外部端子が接続される第2の配線とが形成されている。前記外部端子は例えば面実装可能にパッケージの一面にアレイ状に配置されている。パッケージの裏にアレイ状に外部端子が配置されていても半導体装置と回路基板との接続不良をバウンダリスキャン回路を用いて簡単に検証することができる。回路基板上の第2の配線はバウンダリスキャン専用配線とされる。したがって、バウンダリスキャン機能を利用するとき、回路ボード上においてテストアクセス端子として機能される前記兼用端子はポート回路との信号伝達には一切利用できなくなる。この意味において、テストアクセス端子と兼用され得る外部端子は、利用される機会が相対的に少ないと判断される信号入出力機能に割り当てられた外部端子とされるのが得策である。デバッグ用回路との接続に兼用される外部端子に関しても事情は全く同じである。
外部端子の機能設定を重視した別の観点による本発明は、第1外部端子と、第2外部端子と、第1内部回路と、第2内部回路と、前記第2外部端子への第1レベルの信号に応答して前記第1外部端子を前記第1内部回路に結合させ、且つ、前記第2外部端子への第1レベルと異なる第2レベルの信号に応答して前記第1外部端子を前記第2内部回路に結合させる外部端子の機能決定用の機能決定回路とを含む半導体装置を提供する。これによれば、半導体装置の外部端子の機能を別の外部端子の状態によって決定することができる。前記第1内部回路は例えば通常使用時におけるマイクロプロセッサの内部回路であり、第2内部回路は例えばバウンダリスキャン回路やデバッグ回路等のテスト制御回路である。
上記において、前記半導体装置は更に、リセット信号が供給されるべき第3外部端子を有することができる。このとき、前記機能決定回路は、前記第3外部端子へのリセット信号の供給に応答して、前記第2外部端子の機能を決定するようにできる。
発明を実施するための最良の形態
第2図には本発明に係る半導体装置の一実施例であるマイクロコンピュータないしマイクロプロセッサのブロック図が示される。同図に示されるマイクロコンピュータ(MPU)1は、例えば公知の半導体集積回路製造技術によって単結晶シリコンのような1個の半導体基板(半導体チップ)に形成される。このマイクロコンピュータ1は、特に制限されないが、ローカルバスL−Bus、内部バスI−Bus、及びペリフェラルバスP−Busなどを有する。それらバスはデータ、アドレス、制御信号の各信号線群を備えている。
ローカルバスL−Busには中央処理装置(CPU)2、ディジタル・シグナル・プロセッサ(DSP)3、ユーザブレークコントローラ(UBC)4、デバッグ制御回路としてのユーザデバッガ(AUD)5、及びテストロジック(TST)6が結合されている。前記ローカルバスL−Busと内部バスI−Busとの間にはアドレス変換バッファ(TLB)10、キャッシュメモリ(Cache)11及びそれらの制御ユニット(CCN)12が配置されている。内部バスI−Busはバスコントローラ(BSC)13を介してペリフェラルバスP−Busに接続される。ペリフェラルバスP−Busには、特に制限されないが、シリアルコミュニケーションインタフェース(SCI)20、タイマカウンタ(TMU)21、アナログ信号をディジタル信号に変換するアナログ・ディジタル変換回路(ADC)22、ディジタル信号をアナログ信号に変換するディジタル・アナログ変換回路(DAC)23、及びダイレクトメモリアクセスコントローラ(DMAC)24が結合されている。
第2図には代表的に2個の入出力ポート回路30,31が示されている。入出力ポート回路30はバスコントローラ13に接続され、外部アドレスバスやデータバスとの接続などに利用可能なインタフェースポートとされる。他方の入出力ポート31は前記ペリフェラルバスP−Busに結合された周辺回路などのための外部インタフェースポートとして利用可能にされる。
前記CPU2は、特に制限されないが、汎用レジスタや算術論理演算器で代表される演算部と、プログラムカウンタなどの制御用レジスタ群、そして命令のフェッチや解読並びに命令実行手順を制御したり演算制御を行う命令制御部などを有する。CPU2は外部メモリなどから命令をフェッチし、その命令を命令デコーダにて解読することにより、当該命令に応じたデータ処理を行う。
前記DSP3は、それ専用のバスX−Bus,Y−Busを介してXYメモリ(XYMEM)13に接続される。XYメモリ13は内部バスI−Busにもインタフェースされる。メモリコントローラ(XYCNT)14はXYメモリ13に対するDSP3からのアクセス要求と内部バスI−Bus側からのアクセス要求とを監視し、アクセス要求の調停などを行なう。前記XYメモリ13はCPU2のワーク領域としても利用可能にされている。CPU2はDSP3のためにデータフェッチを行なうだけでなく、DSP3のための固定小数点命令を含む全ての命令をフェッチする。
マイクロコンピュータ1は、特に制限されないが、32ビットの仮想アドレスで規定される仮想アドレス空間と29ビットの物理アドレスで規定される物理アドレス空間を扱う。仮想アドレスを物理アドレスに変換するためのアドレス変換情報は仮想ページ番号とそれに対応される物理ページ番号を含んでいる。アドレス変換テーブルはマイクロコンピュータ1の図示を省略する外部メモリに形成される。図示を省略する外部メモリは、入出力ポート回路30に接続されることになる。アドレス変換テーブルのアドレス変換情報のうち、最近利用されたものが前記アドレス変換バッファ(TLB)10に格納されることになる。アドレス変換バッファ10はデータ及び命令のアドレス変換情報を有し、データフェッチ又は命令フェッチのためにCPU2がローカルバスL−busに出力する仮想アドレスの仮想ページ番号に応ずる物理ページ番号をアドレス変換情報から連想検索する。検索の結果、目的とするアドレス変換情報がある場合(TLBヒット)、そのアドレス変換情報を用いて、当該仮想アドレスを物理アドレスに変換する。前記検索の結果、目的とするアドレス変換情報がない場合(TLBミス)、目的とするアドレス変換情報を前記外部メモリ上のアドレス変換テーブルから読み込む。上記アドレス変換動作は前記制御ユニット12が制御する。
キャッシュメモリ11は、特に図示はしないが、4ウェイ・セットアソシアティブ形式の連想メモリ部を備える。連想メモリ部に対するインデックスは論理アドレスの一部を用いて行われ、エントリのタグ部には物理アドレスが保有され、インデックスされたタグ部はその論理アドレスが物理アドレスと比較され、その比較結果に応じてキャッシュミス/ヒットが判定される。
前記キャッシュメモリ11は、データフェッチ又は命令フェッチに際してアドレス変換バッファ10などを介して変換された物理アドレスを受け取り、これに基づいて上述の通りキャッシュエントリの連想検索を行う。検索結果がリードピットであれば、ヒットに係るキャッシュラインからその物理アドレスに応ずるデータがローカルバスL−busに出力される。検索結果がリードミスであれば、ミスに係るデータを含む1キャッシュライン分のデータがバスコントローラ13及び入出力ポート回路30を介して外部メモリから読み込まれて、キャッシュフィルが行われる。これによってキャッシュミスに係るデータが前記ローカルバスL−busに読出される。検索結果がライトヒットした場合、キャッシュ動作モードがコピーバックモードならばヒットしたエントリにデータを書き込み、当該エントリのダーティービットをセットする。ライトスルーモードではヒットしたエントリにデータを書き込むと共に外部メモリへのデータの書込みも併せて行われる。検索結果がライトミスである場合、コピーバックモードならキャッシュフィルを行うと共にダーティービットをセットしてタグアドレスを更新し、フィルを行ったキャッシュラインにデータを書き込む。ライトスルーモードの場合には外部メモリに対してのみ書込みを行う。
キャッシュフィルはキャッシュラインのデータを前記図示を省略する外部メモリから読み込む動作であり、読み込んだデータをキャッシュラインに書込むためにはキャッシュエントリのリプレースが行なわれる。このとき、無効なキャッシュエントリがある場合には当該無効なキャッシュエントリがリプレースされる。無効なキャッシュエントリが無い場合、例えば、LRU(Least Recently Used)等の論理に従って最も最近利用されていないキャッシュエントリをリプレースの対象とする。リプレース制御などは前記制御ユニット12が行なう。
前記バスコントローラ13は、CPU2やDMAC24によるアクセス対象回路(アクセス対象とされるアドレスエリア)に応じて、アクセスデータサイズ、アクセスタイム、ウェイトステートの挿入制御などを行なって、バスサイクルを制御する。
上記マイクロコンピュータ1はクロックパルスジェネレータ(CPG)15から出力されるクロック信号に同期動作される。マイクロコンピュータ1の内外からの割込み要求や例外処理要求に対するマスク処理や調停は割込みコントローラ(INTC)16が行なう。
マイクロコンピュータ1は、評価専用のマイクロコンピュータではなく、所謂実チップであるが、ユーザブレークコントローラ4、ユーザデバッガ5、及び代替メモリ(ASERAM)17によって、ある程度のデバッグ機能を実現している。代替メモリ17は例えばCPU2が実行するユーザプログラム領域などに利用することができる。
前記ユーザブレークコントローラ4は、命令アドレスなどのブレーク条件が設定され、設定されたブレーク条件の成立を監視し、成立を検出したとき、CPU2によるユーザプログラムの実行を停止される。ユーザプログラムの実行停止はブレーク割り込みなどを用いる。ブレーク条件の設定は、後述するバウンダリ制御回路18を用いて行なうことができる。
前記ユーザデバッガ5は、CPU2による分岐命令実行や割込み発生によりCPU2の実行命令に分岐が発生したとき、これを検出し、分岐先アドレスと分岐元アドレスを計算できるデータ(分岐トレースデータ)を生成して外部に出力可能にする。分岐トレースデータの出力は外部端子Pj〜Pj+5を介して行なう。詳細は後述するが、外部端子Pj〜Pj+5は分岐トレースデータの出力用端子AUDCK,AUDSYNC,AUDATA0,AUDATA1,AUDATA2,AUDATA3として専用化されておらず、入出力ポート回路30のポート端子PORTと兼用されている。どちらの端子機能を選択するかはポートコントロールレジスタ(PCR1)300の設定状態に従って決定される。前記ユーザデバッガ5はテスト制御回路とみなされる。
マイクロコンピュータはバウンダリスキャン機能を有する。この機能を実現するバウンダリスキャン回路は、入出力ポート回路30,31に接続する外部端子P0〜Pnの所定の端子に対応されて配置されたバウンダリスキャンセルとバウンダリスキャン制御回路(SDI)18とを有する。前記バウンダリスキャン制御回路18はテスト制御回路とみなされる。特に制限されないが、バウンダリスキャンセルが設けられていない端子は、クロック入力端子、バウンダリスキャン制御用のテストアクセス端子、パワーオンリセット端子などとされる。第2図にはバウンダリスキャンセルは図示を省略してあるが、実際には入出力ポート回路30,31に含まれている。バウンダリスキャンに用いられる制御用の外部端子はP1〜P5とされる。当該端子P1〜P5はバウンダリスキャン用の端子TRST,TCK,TMS,TDI,TDOに専用化されず、入出力ポート回路31のポート端子PORTと兼用されている。どちらの端子機能を選択するかはポートコントロールレジスタ(PCR2)301の設定状態に従って決定される。
第3図にはバウンダリスキャンセルの概略が示されている。バウンダリスキャンセル40は各外部端子に付加されている、マスク・スレーブの構成を有する。各バウンダリスキャンセル40はマスタ段が直列的に順次接続され、シフトレジスタとして機能されるバウンダリスキャンレジスタを構成する。バウンダリスキャンレジスタの入力は端子TDIに接続され、バウンダリスキャンレジスタの出力端子はTDOに接続される。バウンダリスキャンセル40のマスタ段はシフト動作を行なうと共に、外部端子又は内部回路からのデータの取り込みを行なう。スレーブ段は、外部端子又は内部回路にデータを送る。マスタ段及びスレーブ段の動作はバウンダリスキャン制御回路(SDI)18によって制御される。バウンダリスキャン動作モードが設定されていない場合には、外部端子と内部回路との間はスルーとされ、バウンダリスキャンセルは機能されない。第3図において内部回路の一例としてポートレジスタ32が代表的に示されている。
第4図には入力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。入力バッファはオアゲート41で代表的に図示されている。マルチプレクサ42は入力端子からの信号又は前段のバウンダリスキャンセル(前段セル)の出力を選択してラッチ回路43に供給する。前記バウンダリスキャンレジスタにシフト動作が指示されたとき、信号SHIFT−DRによって前段セルからの入力が選択される。ラッチ回路43の出力は次段のバウンダリスキャンセル(次段セル)に接続される。ラッチ回路43のラッチ動作はクロック信号CLOCK−DRによって制御される。入力イネーブル信号はマルチプレクサ44を介してオアゲート41に与えられる。マルチプレクサ44はバウンダリスキャン動作の種類に応じた制御信号MODE1によって選択制御される。例えば、バウンダリスキャンレジスタがシフト動作を行なうとき、ローレベル固定信号FIXLOWが選択され、オアゲート41の入力動作が禁止される。
第5図には出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。45はトライステート出力バッファである。マルチプレクサ46は内部回路からの信号又は前段セルの出力を選択してマスタラッチ回路47に供給する。バウンダリスキャンレジスタにシフト動作が指示されたとき、信号SHIFT−DRによって前段セルからの入力が選択される。マスタラッチ回路47の出力は次段のバウンダリスキャンセル(次段セル)とスレーブラッチ回路48に接続される。マスタラッチ回路47のラッチ動作はクロック信号CLOCK−DRによって制御され、スレーブラッチ回路48のラッチ動作はクロック信号UPDATE−DRによって制御される。スレーブラッチ回路48の出力又は内部回路からの信号はマルチプレクサ49で選択されてトライステートバッファ45に供給される。マルチプレクサ49はバウンダリスキャン動作の種類に応じた制御信号MODE1によって選択制御される。
トライステートバッファ45の出力イネーブル信号に関しても、前記同様のマルチプレクサ50、マスタラッチ回路51、スレーブラッチ回路52、及びマルチプレクサ53が設けられている。
第6図には入出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。同図の構成は、第4図及び第5図の構成を組合わせたものであり、その詳細な説明は省略する。
第1図にはバウンダリスキャン回路の詳細な一例が示される。同図において、前記バウンダリスキャンセル40を直列に接続して成るバウンダリスキャンレジスタは180で示してある。バウンダリスキャンレジスタ180は前述の通り入出力ポート回路30、31に含まれる。第1図には入出力ポート回路31に対応される外部端子として前記兼用端子P1〜P5及びモード端子ASEMD0が代表的に示されている。前記兼用端子P1〜P5はマルチプレクサ303〜307を介してポートデータレジスタ302とバウンダリスキャン制御回路18に選択的に接続される。ポートデータレジスタ302は入出力ポート回路31に本来備えられている入出力用のデータラッチを構成する。マルチプレクサ303〜307の選択状態はポートコントロールレジスタ301の状態によって決定される。すなわち、ポートコントロールレジスタ300及び301は外部端子の機能を決定するための機能決定回路とみなされる。前記ポートデータレジスタ302及びポートコントロールレジスタ301は所定の内部回路に接続されているが、ここでは、その内部回路の図示は省略してある。
バウンダリスキャン制御回路18は、テストアクセスコントローラ(TABコントローラ)181、インストラクションレジスタ182、デコーダ183、バイパスレジスタ184、その他のレジスタ185、セレクタ186、及びマルチプレクサ187を有する。バウンダリスキャンレジスタ180、バイパスレジスタ184、その他のレジスタ185は、インストラクションレジスタ182に対してデータレジスタと総称する。この例では、バウンダリスキャンのテスト端子は5個の端子TRS,TCK,TMS,TDI,TDOである。端子TDI、TDOはバウンダリスキャンで用いるレジスタの外部とのインタフェース端子、端子TCKはテスト動作の同期クロック端子、TMSはTCKに同期した状態遷移のためのコントロール信号である。端子TRSTはバウンダリスキャン制御回路18のリセット端子である。
前記TAPコントローラ181は端子TRST,TCK,TMSからの入力信号を受け、TCKに同期してTMSが“0”か“1”かによって制御状態を遷移させるステートマシンとされる。このTAPコントローラ181が形成するステータスはデコーダ183に供給される。インストラクションレジスタ182にはテストモードの種類を決定するためのインストラクションが端子TDIからロードされる。デコーダ183がインストラクションをデコードすることによってバウンダリスキャン制御回路18のテストモードが決定される。TABコントローラ181は、端子TRSTによりリセットされ又はパワーオンリセットされると、初期化され、TMSの値に従ってインストラクションレジスタ182を選択するか、データレジスタを選択するかが決定され、それに応じてインストラクションレジスタにインストラクションがロードされ、或いはデータレジスタにデータがロードされる。データレジスタの内のどのレジスタを選択するか、また、セレクタ186やマルチプレクサ187の選択態様は、インストラクションのデコード結果に従って決定される。選択された動作モードに従ったテスト動作はステートマシンのステータスによって遷移され、例えば選択されたデータレジスタに対するシフト動作のシフト回数などはTCKに同期する端子TMSの変化の状態にしたがって制御されることになる。
インストラクションによってバイパスモードが設定されると、入力端子TDIはバイパスレジスタ184から直接出力端子TDOに接続され、シフトレジスタ構成のバウンダリスキャンレジスタ180を経由しない。バウンダリスキャン機能を有する半導体装置は回路ボード上で全てのバウンダリスキャンレジスタ180が1本のレジスタのように接続されるが、その中の一つの半導体装置のバウンダリスキャンレジスタだけをアクセスしたいとき、他の半導体装置に関して前記バイパスモードを設定する。例えば、第7図に例示されるようにバウンダリスキャンのチェーンに3個の半導体装置が接続されているとき、真ん中の半導体装置だけをバウンダリスキャンによって動作テストしたいとき、その両側の半導体装置に対してバイパスモードを設定すればよい。
インストラクションによってチップ間配線テストが設定されると、バウンダリスキャンレジスタ180によってチップ内部はチップの外部端子から切り離され、出力用外部端子に対応されるバウンダリスキャンセルからチップ外部にデータを出力し、入力用外部端子に対応されるバウンダリスキャンセルでチップ外部から信号を取り込むことによって、チップ間配線及び入出力ポート回路のテストを行なうことができる。チップ間配線テストモードを設定した後は、バウンダリスキャンレジスタ180を用いたテストシーケンスの繰返しになる。すなわち、Shift−DRで出力用外部端子のバウンダリスキャンセルのマスタ段に端子TDIからテストデータをロードし、これをUpdate−DRでスレーブ段に転送して出力用外部端子から出力し、また、入力用外部端子に対応されるバウンダリスキャンセルで信号を取り込み、取り込んだ信号をバウンダリスキャンレジスタ180を介して端子TDOにシフトアウトしながら、次のテストデータを端子TDIからバウンダリスキャンレジスタ180にシフトインする。この操作を繰り返すことにより、第8図に例示されるようなデータの流れに対して、チップ間配線の状態を評価することができる。
インストラクションレジスタ182にロードされたインストラクションによって、ユーザブレークコントローラ4へのデータロード動作が設定されると、第1図に示されるように、端子TDIからシフトインされたユーザブレーク条件がその他のレジスタ185に入力され、当該レジスタ185のブレーク条件がセレクタ186を介してユーザブレークコントローラ4に供給される。
インストラクションレジスタ182にロードされたインストラクションによって、代替メモリ17へのプログラムなどの転送動作が設定されると、第1図に示されるように、端子TDIからシフトインされたユーザプログラムがその他のレジスタ185に入力され、当該レジスタ185のユーザプログラムがセレクタ186を介して代替メモリ17に供給される。
第9図には前記バウンダリスキャン用及びデバッグ用の兼用端子に対するマルチプレクス制御の構成が全体的に示されている。兼用外部端子P1〜P5の機能選択はポートコントロールレジスタ301の状態に従って前記マルチプレクサ304〜307が行なう。同様に、兼用外部端子Pj〜Pj+5の機能選択はポートコントロールレジスタ300の状態に従ってマルチプレクサ310〜315が行なう。
前記ポートコントロールレジスタ300,301は、パワーオンリセット時に所定の状態に初期化される。また当該レジスタ300,301はCPU2によってリード・ライト可能にされる。すなわち、ポートコントロールレジスタ300,301は内部バスP−Bus,I−Bus,L−Busを介してCPU2によってアクセス可能にされる。前記ユーザデバッガ5は、パワーオンリセットとは別に、前記兼用端子P1にリセット端子TRSTの機能が選択されたとき当該端子TRSTを介して個別的にリセット可能にされる。
第10図には前記ポートコントロールレジスタ300,301の一例が示される。第10図に例示されるコントロールレジスタは2ビットを一単位として外部端子の機能を決定する。例えば第11図に例示される2ビットPXnMD1,PXnMDOはその論理値の組み合わせによって外部端子の機能を決定する。例えば、PXnMD1,PXnMD0=0,0のとき(その他の機能選択)、端子P1〜P5はバウンダリスキャン用のテストアクセス端子TRST,TCK,TMS,TDI,TDOとしての機能選択が行なわれる。PXnMD1,PXnMD0が0,0以外のとき端子P1〜P5はポート端子PORTとしての機能が選択される。
第12図には前記ポートコントロールレジスタ300,301の一例としてその1ビットの構成が示される。第12図においてRESETは外部信号としてのパワーオンリセット信号であり、nrx_resetはその内部信号である。320はポートコントロールレジスタ300,301の1ビット分のラッチ回路、例えばマルチプレクサ303〜307の選択制御ビットである。ラッチ回路320のデータ入力端子はペリフェラルバスP−Busの1ビットのデータ信号線に結合され、ラッチ回路320のデータ出力端子はインバータを介してマルチプレクサ303に向けて選択制御信号pxxmd1を出力する。この信号pxxmd1の論理値が前記第11図のビットPxnMD1,PXnMD0の論理値に対応される。また、ラッチ回路320の出力は出力ゲート321を介して前記ペリフェラルバスP−Busの1ビットのデータ信号線に伝達可能にされる。パワーオンリセットによってラッチ回路320は論理値“1”(ハイレベル)をラッチし、これによって、マルチプレクサ303〜307は端子P1〜P5をバウンダリスキャン制御回路18に接続して当該端子P1〜P5にアクセス制御端子TRST,TCK,TMS,TDI,TDOの機能が選択される。
デバッグ用の兼用端子Pj〜Pj+5についても、パワーオンリセット時にデバッグ用端子機能を選択する必要性がある。デバッグ機能は、CPU2に命令を実行させてオンボードで行なう。しかし、CPUの初期化ルーチンが通常と異なるため、前記バウンダリスキャン用端子と同様に、ポートコントロールレジスタ300についても、パワーオンリセットによって端子Pj〜Pj+5にデバッグ用端子機能を選択するように構成することが求められる。
第13図にはパワーオンリセット時における前記兼用端子の初期的な接続先をパワーオンリセット時の外部条件、例えばモード信号ASEMOD0の論理値に従って可変に決定できる構成が示される。第13図は第11図に例示された1ビットPXnMD1の構成を例示する。PXnMD0は第12図と同じでよい。
第13図においてRESETは外部信号としてのパワーオンリセット信号であり、nrx_resetはその内部信号である。ASEMD0は外部信号としてのモード信号である。322はラッチ回路であり、パワーオンリセット信号RESETが論理値“0”にアサートされたとき、ラッチ動作を行なう。したがって、信号px_asmはパワーオンリセット信号RESETとモード信号ASEMD0が共に論理値“0”にアサートされて初めて論理値“1”にされる。323,324は前記ビットPXnMD1に対応される1ビット分のラッチ回路、例えばマルチプレクサ303〜307の選択制御ビットである。パワーオンリセット時に論理値“1”にされる内部信号nrx_resetにより、ラッチ回路323は論理値“1”(ハイレベル)、ラッチ回路324は論理値“0”(ローレベル)をラッチする。それらラッチ回路323,324の出力を受ける選択論理325は、前記信号px_asmの論理値に従って論理値“1”又は論理値“0”を選択する。選択論理325の出力はインバータを介して反転され、これがマルチプレクサ303〜303の選択制御信号pxxmd1とされる。この信号pxxmd1の論理値が前記第11図のビットPxnMD1論理値に対応される。すなわち、パワーオンリセット時に、信号ASEMD0が論理値“0”のとき、PxnMD1(=pxxmd1)が論理値“0”にされて端子P1〜P5にはテストアクセス端子の機能が初期設定され、これに対して、信号ASEMD0が論理値“1”のときはPxnMD1(=pxxmd1)が論理値“1”にされて端子P1〜P5にはポート端子の機能が初期設定される。また、ラッチ回路323,324のデータ入力端子はペリフェラルバスP−Busの1ビットのデータ信号線に結合され、ラッチ回路323,324のデータ出力に対しても上記同様の選択論理326を有する。この選択論理326は、前記信号px_asmの論理値に従って論理値“1”又は論理値“0”を選択する。選択論理326の出力は反転出力ゲート327を介してペリフェラルバスP−Busの信号線に当てられる。このようにして前記信号線に与えられる信号は前記信号pxxmd1の論理値と整合している。
デバッグ用の兼用端子Pj〜Pj+5に対する機能設定に関してもポートコントロールレジスタ301に第13図の構成を採用することができる。
第14図には第13図の構成を採用した場合にバウンダリスキャンを開始するまでの手順が示される。信号RESETによるパワーオンリセットと共に信号ASEMD0をアサートすることにより、テストアクセス端子TDI,TDO,TRST,TMS,TCKの機能が選択され、その後、バウンダリスキャン制御回路18がリセット端子TRSTからリセットされて、バウンダリスキャンが可能にされる。尚、前述のように、前記マイクロコンピュータ1にはバウンダリスキャンの対象とされない外部端子があり、それは、クロック端子、バウンダリスキャン制御用のテストアクセス端子、リセット端子RESETなど、バウンダリスキャン動作の制御に必須な端子とされる。
第15図には第2図のマイクロコンピュータ1のパッケージされた構造の一例が示される。同図に示される構造は、BGA形式の外部端子を有するCSP構造の一例であり、回路基板に面実装される構造とされる。
半導体装置としてのマイクロコンピュータ1は、ベース基板60にマイクロコンピュータチップ61が搭載されてボンディングされ、表面が樹脂封止体62で覆われて構成される。第16図は第15図のマイクロコンピュータ1の樹脂封止体62を省略した平面図である。前記ベース基板60は、第17図の側面断面図及び第18図の平面図に例示されるように、表面の中央部がマイクロコンピュータチップ61の搭載領域63とされ、その周囲にはマイクロコンピュータチップ61の電極パッドにボンディングされる電極64が多数配設され、更にその外縁には電源配線などの周回配線65、66が形成されている。ベース基板60の裏面には前記外部端子P1〜Pnを総称する外部端子67がアレイ状に多数配置され、外部端子67と前記電極64及び周回配線65,66とはスルーホール68と裏面配線69とを介して接続されている。第15図の例では、前記電極64はマイクロコンピュータチップ61の電極パッドとワイヤボンディングされている。70で示されるものはボンディングワイヤである。
以上説明したバウンダリスキャン機能を有するマイクロコンピュータコンピュータ1は、テストアクセス端子TRST,TCK,TMS,TDI,TDOを専用化しなくても済むから、外部端子のピン互換性を保証してバウンダリスキャン機能をマイクロコンピュータに搭載することができる。搭載されたバウンダリスキャン機能を利用しない設定にすれば、或いは、バウンダリスキャン機能を利用しても当該兼用端子のポート機能を用いない利用形態では、バウンダリスキャン機能を搭載する以前の同種のマイクロコンピュータとの外部端子に関する完全互換性を保証することができる。
パワーオンリセットによって前記兼用端子P1〜P5を前記バウンダリスキャン回路に接続する状態を初期状態とすることにより、マイクロコンピュータ1の外部端子と配線基板との電気的な接続不良をバウンダリスキャン機能を用いて確実に検証する事ができる。仮にそのような初期状態を得ることができない場合には、内部回路を実際に動作させて(例えばCPUにプログラムを実行させて)兼用端子をバウンダリスキャン回路に接続する制御を行なわなければならないが、そもそも外部端子と回路基板との電気的接続不良を検証しようとするとき、接続不良があれば内部回路の正常動作を保証できず、バウンダリスキャン機能を用いた電気的な接続不良の検査そのものが不可能になってしまう。
パワーオンリセット時の外部条件(例えばモード信号ASEMD0の論理値)に従って前記兼用端子P1〜P5の接続先を初期的に決定するように構成するので、兼用端子P1〜P5をポート回路に接続する状態を初期状態として選択可能であり、バウンダリスキャン機能を利用しない回路ボードに上記マイクロコンピュータ1が実装されている場合を考慮すれば、その使い勝手が向上する。
前記ポートコントロールレジスタが内部バスを介して前記CPUによってアクセス可能にされているとき、前記第13図の構成を採用することにより、ポートコントロールレジスタ301によるマルチプレクサ303〜307の制御値とCPU2によるポートコントロールレジスタ301のアクセス値との不一致という形式的矛盾による誤解を解消することができる。
前記バウンダリスキャン回路に、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレークコントローラ4にシフトインする機能を割り当て、また、代替RAM17にユーザプログラムなどをシフトインする機能を割り当て、更に、前記ユーザデバッガ5で生成された分岐トレースデータを外部に出力する端子を兼用端子Pj〜Pj+5とすることにより、外部端子の数を増やすことなくマイクロコンピュータ1にデバッグ機能を搭載できる。
第19図には前記マイクロコンピュータ1を用いた電子回路の一例が示される。この電子回路は配線基板80に前記マイクロコンピュータ1とその他の半導体装置81,82が搭載されて構成されている。マイクロコンピュータ1においては前述の通りバウンダリスキャンのためのテストアクセス端子が他のポート端子と兼用されている。他の半導体装置81,82もバウンダリスキャン機能を有するが、テストアクセス端子は専用端子であっても、上述の兼用端子であってもよい。要するに、半導体装置のパッケージサイズに対して外部端子の数に余裕がある場合、或いはバウンダリスキャン機能を有しない同種類の半導体装置との間でピン配置に関する互換性が必要でない場合には、テストアクセス端子は専用端子であっても支障はない。
第19図において、回路基板80には、前記マイクロコンピュータ1の前記兼用端子が接続される第1の配線85A,85Bと前記半導体装置の前記兼用端子を除く外部端子が接続される第2の配線86とが形成されている。マイクロコンピュータ1の外部端子は面実装可能にパッケージの一面にアレイ状に配置されている。パッケージの裏にアレイ状に外部端子が配置されていてもマイクロコンピュータ1と回路基板80との接続不良をバウンダリスキャン回路を用いて簡単に検証することができる。回路基板80の上の第1の配線85Aはバウンダリスキャン専用配線とされる。したがって、バウンダリスキャン機能を利用するとき、回路ボード上においてテストアクセス端子として機能される前記兼用端子P1〜P5は入出力ポート回路との信号伝達には一切利用できなくなる。したがって、テストアクセス端子と兼用され得る外部端子は、利用される機会が相対的に少ないと判断される信号入出力機能に割り当てられた外部端子とされている。デバッグ用回路との接続に兼用される外部端子Pj〜Pj+5に関しても事情は同じである。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、マイクロコンピュータの内蔵モジュールの種類や内部バスの構成は第2図で説明した内容に限定されず適宜変更可能である。また、テストアクセス端子は上記の例に限定されず、リセット端子TRSTを省略してもよい。更に、テストアクセス端子はIEEE Std 1149.1の規格外の端子であってもよい。また、面実装形式のCSP構造はBGAに限定されず、その他の外部端子構造であってもよい。
産業上の利用可能性
本発明は、マイクロコンピュータに限定されず、バウンダリスキャン機能を搭載し、或いはデバッグ機能を搭載するその他の半導体装置に広く適用することができる。
【図面の簡単な説明】
第1図はバウンダリスキャン回路の詳細な一例を示すブロック図である。
第2図は本発明に係る半導体装置の一実施例であるマイクロコンピュータのブロック図である。
第3図はバウンダリスキャンセルの概略を示す説明図である。
第4図は入力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第5図は出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第6図は入出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第7図はバイパスモードの説明図である。
第8図はチップ間配線テストモードの説明図である。
第9図はバウンダリスキャン用及びデバッグ用の兼用端子に対するマルチプレクス制御の構成を全体的に示すブロック図である。
第10図はポートコントロールレジスタの一例フォーマット図である。
第11図はコントロールレジスタの2ビットによる端子機能初期設定モードの説明図である。
第12図はポートコントロールレジスタの1ビットの構成の第1の例を示す論理回路図である。
第13図はポートコントロールレジスタの1ビットの構成の第2の例を示す論理回路図である。
第14図は第13図の構成を採用した場合にバウンダリスキャンを開始するまでの手順を示しタイミングチャートである。
第15図は第2図のマイクロコンピュータのパッケージされた構造の一例を示す縦断面図である。
第16図は第15図のマイクロコンピュータの樹脂封止体を省略した平面図である。
第17図はベース基板の縦断面図である。
第18図はベース基板の平面図である。
第19図はマイクロコンピュータを用いた電子回路の一例を示すブロック図である。
Claims (5)
- 内部回路、前記内部回路に接続されたポート回路、前記ポート回路が接続された外部端子、及びバウンダリスキャンレジスタを介するバウンダリスキャンを制御するバウンダリスキャン回路を有し、
前記バウンダリスキャン回路に接続されるテストアクセス端子は前記外部端子の内の所定の外部端子と兼用され、当該兼用端子を前記ポート回路に接続するか前記バウンダリスキャン回路に接続するかを切り替え可能に決定する選択手段を有し、
前記選択手段は、前記兼用端子を前記バウンダリスキャン回路又は前記ポート回路に接続可能とするマルチプレクサと、前記マルチプレクサによる選択状態を決定するための制御情報がパワーオンリセット動作によって初期設定されるポートコントロールレジスタとを有し、
前記ポートコントロールレジスタは、前記制御情報に応答して、前記兼用端子をポート入力端子、ポート出力端子、テストアクセス端子のいずれかとして機能させることを決定し、
前記バウンダリスキャン回路は、前記テストアクセス端子を介してテストモードを決定する命令が設定可能とされるインストラクションレジスタと、前記テストアクセス端子から入力されたデータを、前記バウンダリスキャンレジスタを経由させずに、他のテストアクセス端子から出力するバイパスレジスタとを有し、
前記テストモードは、前記バウンダリスキャンレジスタを介する前記バウンダリスキャンと、前記バイパスレジスタを経由して前記他のテストアクセス端子からデータを出力するバイパスモードとを含み、
前記パワーオンリセット動作時の前記テストアクセス端子の状態に応じて、前記インストラクションレジスタに設定された値に応じて前記テストモードが決定されるものであり、
前記パワーオンリセット時のマルチプレクサによる選択状態はパワーオンリセット時のモード信号の状態に応じて選択可能であり、
前記内部回路にはCPUが設けられ、前記ポートコントロールレジスタは内部バスを介して前記CPUによってアクセス可能にされ、前記ポートコントロールレジスタは、前記兼用端子を前記ポート回路に接続することを指示する第1の制御情報と前記兼用端子を前記バウンダリスキャン回路に接続することを指示する第2の制御情報とをパワーオンリセットに同期して並列的に保持する記憶手段と、パワーオンリセット時の前記モード信号の状態に応じて第1の制御情報又は第2の制御情報の何れを有効にするかを決定する選択論理とを有して成るものであることを特徴とする半導体装置。 - 前記バウンダリスキャン回路は、前記外部端子に対応して配置されたバウンダリスキャンセルと、バウンダリスキャン制御回路とを有し、
前記テストアクセス端子はテストアクセス制御端子、テストアクセスデータ入力端子、テストアクセスデータ出力端子及びテストリセット端子を有し、
前記バウンダリスキャン制御回路は、前記テストリセット端子からリセットされて前記バウンダリスキャンが可能とされ、前記テストアクセス制御端子の状態に従って前記バウンダリスキャンセルと対応する外部端子との間の信号伝達、バウンダリスキャンセル間での信号シフト、テストアクセスデータ入力端子からバウンダリスキャンセルへの信号のシフト入力、及びバウンダリスキャンセルからテストアクセスデータ出力端子への信号のシフト出力を制御するものであることを特徴とする請求項1記載の半導体装置。 - 前記内部回路は、CPUと、前記CPUの命令実行動作を停止させるユーザブレーク制御回路を含み、
前記バウンダリスキャン回路は更に、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレーク制御回路に供給可能にされて成るものであることを特徴とする請求項1記載の半導体装置。 - 前記内部回路は、前記CPUによる命令実行状態をトレース可能にする情報を生成するデバッグ用回路を更に含み、前記デバッグ用回路で生成されたトレース可能にする情報を外部に出力する端子は前記外部端子の内の前記所定の外部端子と兼用され、前記兼用端子を前記ポート回路に接続するか前記デバッグ用回路に接続するかを切り替え可能に決定する前記選択手段を有して成るものであることを特徴とする請求項3記載の半導体装置。
- 前記外部端子は面実装可能にパッケージの一面にアレイ状に配置されて成るものであることを特徴とする請求項4記載の半導体装置。
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