JP3862291B2 - マイクロプロセッサ - Google Patents
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Description
【産業上の利用分野】
本発明はプロセッサ素子、メモリインターフェース素子、IOインターフェース素子、デバッグサポート素子および上述した素子全部を相互接続する内部バスを具えるマイクロプロセッサに関するものである。
【0002】
【従来の技術】
かかるマイクロプロセッサは一般に計算、制御、信号処理等の環境でコンピュータプログラムを実行するために用いられている。
【0003】
【発明が解決しようとする課題】
プログラムはデバッギング操作中エラーその他の誤動作をチェックする必要がある。これはマイクロプロセッサバスを経て転送されたアドレスの全部を順次記録することによってしばしば行われる。この記録は内部バスを直接モニタすることによって、またはかかるアドレスを次の出力またはチェックのためにかかるアドレスを任意にロッギングすることによって行うことができる。かかる手続きはステップ順次作動に著しく時間を要し、或は又、多数の追加のマイクロプロセッサピンを経て広範なアクセス可能性を必要とする。さらに、多量の発生データのため実時間のモニタを実行するのが編成レベルで困難である。
【0004】
本発明の目的は上述した経費の要求を低減し、且つ現在複雑な集積回路の大部分に導入されるいわゆる境界走査規格機能の使用により機能性を改善し得るようにしたマイクロプロセッサを提供せんとするにある。
【0005】
【課題を解決するための手段】
本発明はプロセッサ素子、メモリインターフェース素子、IOインターフェース素子、デバッグサポート素子および上述した素子全部を相互接続する内部バスを具えるマイクロプロセッサにおいて、前記マイクロプロセッサ内の1つ以上の走査チェインをアクセスする、上記内部バスに取付けられたレジスタ付き境界走査規格(JTAG)インターフェース素子を有し、前記JTAGインターフェース素子は、前記マイクロプロセッサ上で実行されるソフトウェアのデバッグのため、前記内部バスに接続された他の複数の素子との該内部バスを経るDMA型の交換を制御することを特徴とする。
【0006】
【作用】
境界走査規格、即ち、JTAG規格はIEEE規格1149.1に、特に本願人による英国特許第2,195,185 号、対応する米国特許願第07/90489号に広範に記載されている。原理的には、この規格はボードレベルテストを機能させると考えられているが、単一集積回路のレベルでは多くの利点を提供するとともに結果として、以下便宜上JTAG規格と称する。この規格によれば最小テストインターフェースは1つの直列データ入力ピン、1つの直列データ出力ピン、テストクロックピンおよびテスト制御ピンを有する。追加のリセットピンは任意である。この規格によれば、外部同期化のもとで、まず最初、制御パターンを回路にロードし、このパターンをこの回路のアドレス指定に良好に用いることができる。この規格によれば、次いでテストパターンを入力レジスタにロードする。回路の通常の作動の主インターバル後、テスト結果を出力レジスタから出力し、これを次のテストパターンの導入に優先させるようにする。種々の追加の特徴が提案されている。前記規格の特定の特徴はシリアル入力およびシリアル出力間を1ビームバイパス接続することである。デバッギングを実行するために、1つ以上のデータレジスタをオンチップバスとシリアルJTAGインターフェースとの間に相互接続する。斯様にしてJTAGインターフェースに好適な4つまたは5つの追加のピンを通常の回路に機能的に追加する必要がある。これ自体によってダイレクトメモリアクセス(DMA)の特徴はマイクロプロセッサ環境における機能的な規格である。
【0007】
本発明によれば、JTAGインターフェースによってシリアルフリップフロップより成る種々の走査チェーンをアクセスすることができる。さらに、これら走査チェーンの多数の好適に配列された走査チェーンを経て、JTAGインターフェースはオンチップバスにスレーブとして接続し得るオンチップ機能ユニットの全部に対しダイレクトメモリアクセスDMAを実行することができる。例えば、JTAGはLOAD,CHANGE,INSPECT,BOOTその他の操作を行うRAMメモリをアクセスすることができる。同様に、ROMメモリをアクセスすることもできる。同様に、SETおよびINSPECT操作を行うブレークポイント操作をアクセスすることができる。同様に、命令を記録する外部イベントトレースバッファメモリをアクセスすることができる。デザイナーの要求に従って、種々の他の素子、例えば、カウンタ、タイマ、FIFO蓄積、制御レジスタその他の素子をアクセスすることができる。これら素子の全てはソフトウエアによっても操作し得るため、JTAGインターフェースによりこれら素子をアクセスすることはデバッギング、トレーシング、および他のテストサポート機構の作動を行う優れた機構である。上述した結果として、プロセッサ素子はデバッグサポート素子および種々の走査チェーン間の通信中その作動を保持する必要はない。
【0008】
前記JTAGインターフェース素子によって外部ステーションにより通信される情報をダウンロードし得るようにするのが有利である。このダウンローディング処理は種々のコンピュータ言語に広く用いられている所から既知のピークおよびポーク基本命令に基づくものであり、従ってメモリをアクセスし、これを新たな情報で迅速に充填する。
【0009】
前記デバッグサポート素子は前記内部バスの外部で前記プロセッサ素子に直接接続されるのが有利である。この閉成相互接続によってバスサイクル時間を必要とすることなく容易にスクラッチを行うようにする。斯様にしてデバッグサポート素子に位置するトレースバッファはプロセッサ素子から直接充填することができる。
【0010】
前記JTAGインターフェース素子によって1つ以上のブレークポイントレジスタに直接アクセスし得るようにするのが有利である。これによって規格走行速度を維持しながら次のエレベーションに対する走行時間にこれらレジスタをロードし得るようにする。
【0011】
前記デバッグサポート素子は前記処理素子により発生する非逐次アドレスの内容の制限されたセットを収納するとともにマイクロプロセッサの制限時間作動に対する次の記憶モード、即ち、非逐次アドレスの全部の記憶および/またはコール、ジャンプおよびトラップアドレス全部の記憶、あるいは任意の適宜の選択またはその一部分の少なくとも1つを可能とする内部バッファメモリを含むようにするのが有利である。これは、アドレスの適宜の一部分、特にこれらアドレスの相対的に最も臨界的なアドレスが保持される限り、僅かなハードウエアのみを必要とするデバッグ操作の広いスぺクトルを表わす。
【0012】
特に本発明はSPARCマイクロプロセッサに対し有利な機能的展開と見なすことができるが、その適用はこの特定な型に限定されるものではない。
【0013】
【実施例】
図1はイベントトレーシング用基本ハードウエアを設けたマイクロコントローラまたはマイクロプロセッサを有するデバッギング環境を示す。このマイクロプロセッサ20はそのシステムRAMメモリ26とともにターゲットボード24上に設置する。このマイクロコントローラ20には、JTAGボードコネクタ28および相互接続部34を経てそれ自体がJTAGインターフェースカード30を有するホストワークステーション32に接続された境界走査、即ち、JTAGデバッグインターフェース46を設ける。JTAGインターフェースカード30は複数のJTAG相互接続部36にインターフェースすることができる。マイクロコントローラ20はオンチップシステムバス48を有し、これによりJTAGデバッグインターフェース46、オンチップトレースメモリ58付きデバッグサポートユニット56、キャッシュメモリ60付き処理素子、メモリインターフェース62のような種々のサブシステムおよびIOインターフェース素子のような種々の他の名前を付さないサブシステム50−54間を相互接続する。相互接続部64によってデバッグサポートユニット56を、シリアル−パラレルコンバータ42、イベントトレースメモリ40を有し、ソース(図示せず)から時間スタンプを受けるテストプローブまたは論理解析器に接続する。JTAGに基づく相互接続部36を経てイベントトレースメモリ40をホストワークステーション32に接続する。システムRAM26は記号的に示されるデバッグトレースベクトルによりアドレス指定されるデバッグ区分44を含む。最後にデバッグサポートユニット56およびJTAGインターフェース46間には直接相互接続部57を設ける。
【0014】
シリアル出力64は1ビット幅のデータ経路とCLKOUTを有し、ソフトウエアの汎用フローを示し、マルチタスクシステムのタスク待ち時間を識別し、デバッギングに特に興味のあるソフトウエア区分を識別し、且つソフトウエアの制御のもとで外部論理解析器のハードウエアをトリガするような、ソフトウエアまたはハードウエアトリガされたイベントの発生時にリアルタイム情報を供給する。本発明によれば、イベントトレース機能は命令アドレスを有するトレース再構成を粗く供給する必要はなく、埋設されたリアルタイムソフトウエアの時間特性に良好な総覧を与える。これがタイミングの解析および性能測定に対し有効である。
【0015】
シリアルイベント情報は0・・・16ビットデータパケット+スタートおよびストップ状態信号である。並列データパケットは時間スタンプと相俟って循環アドレス計数器を有するイベントトレースメモリ40に記憶する。分離従って示されていないCLKOUT信号はこれによって同期化を奏し、且つマイクロコントローラのクロックパルスのサブハーモニックとすることができる。イベントは何らの制限なく次の3つの場合、即ち、特定の特権のない命令の実行、トラップおよび/またはインターラプトのエントリおよびデバッグ条件比較レジスタによる整合時に生じる整合点によってトリガすることができる。SPARCマイクロコントローラにより実現時に、いまだ使用していない特権のない命令WR ASR31をイベントトリガとして用いる。即ち、そのオプコードフィールドは13ビット即時オぺランドを内蔵し、その値はソフトウエアの開発中手動で、または各個別のサブルーチンに対しプロローグ/エピローグ機構を経てコンパイル時に自動的に規定する。WR ASR31命令の実行は1クロックサイクルのみに対しIUパイプラインを占めるようになる。多くの場合これは極めて僅かであり、従ってデバッグ命令は最終コードから除去する必要はない。他のハードウエアプラットホーム同様の特徴を必要とする。
【0016】
上述した所はデバッギング用のJTAGインターフェースの二重の使用について説明した。機能を高めるためには2つのオプションピンを追加することができる。このインターフェースの二重の使用は基本的特徴を実現する僅かに余分のオンチップハードウエア区域を必要とするのみであるが、容易に説明することができる。これら基本的特徴は次の通りである。
・JTAGによって容易にホスト−ターゲット通信を行う。
・ソフトウエアブレークポイントを設ける。
・ハードウエア単一ステップ
・外部ブレークの要求およびホストからの制御をリセット
【0017】
いくつかの有効な拡張は次の通りである。
・命令アドレス、データアドレス、データ記憶値および範囲のハードウエアブレークポイント
・粗いトレースの種々の異なるレベルでの命令アドレストレースのオンチップメモリ
・イベント識別を含むシリアルリアルタイムイベントトレース出力機能
【0018】
ターゲットプロセッサ側のJTAGデバッグインターフェースブロックによってホストシステムによりビットシーケンスに読出し且つ書込み得るデバッグ通信の目的の内部データレジスタDMA−ADDR,DMA−DATA,DMA−CONTROL−STATUSを提供する。これらのレジスタによりインターフェースブロックは外部JTAGバスおよびオンチップシステムバス間を機能的にブリッジする。オンチップバスシステムに接続された任意のメモリマップスレーブ型装置はホストシステムからブリッジを経てアクセスすることができる。これがため、ホストシステムはターゲットシステムの任意のメモリマップソースに対しダイレクトメモリアクセス(DMA)を行うことができる。DMA−ADDRレジスタはDMAアクセス前にターゲットアドレスで初期化する必要がある。DMA−DATAレジスタは書込みアクセスを初期化し得る前に書込みデータで初期化する必要がある。DMA−READアクセス後DMA−DATAレジスタは読出しデータを含む。DATA−CONTROL−STATUSレジスタによって次の制御機能を呈する:
・DATAアクセス型(読出し/書込み、ASI−制御スペース、バイト−ハーフワード選択)を選択する
・DATAアクセスを開始する
・DATA特徴の排他的JTAG使用に対しシステムをロックする。
・DMA−ADDRレジスタ内容の自動増大
・システムRESETを強制的に行う
・外部デバッグブレークまたはトラップ要求を出す
・ホスト−ターゲットモニタ通信プロトコルのためのハンドシェイクフラグ
斯様にして通信プロトコルおよびダイレクトメモリアクセス機能間の共働を達成することができる。これらレジスタは良好に規定され、且つ地理学的に密集している。DMAはシステムクロックよりも異なるクロックTCKにより同期化され、且つシステムクロックが待機状態にある際のように使用し得ない場合でもレジスタアクセスを実行することができる。また、テストクロックTCKはシステムクロックよりも充分遅くすることができる;(図3、符号96,98参照)。これらの編成概要によって制御ソフトウエアを良好に設計することができる。その理由は関連する情報の全部がDMA走査チェーン内に存在するからである。
【0019】
DMA−CONTROL−STATUSレジスタの読出し時にホストシステムに対し次の状態情報を可視状態とすることができる。
・双方向ホスト−ターゲットモニタ通信プロトコルのDMAビジーおよびハンドシェイクフラグ
・プロセッサエラーまたは電力ダウンのような状態を示すブレーク状態および 状態フラグ
【0020】
実際上、JTAGインターフェースに独立TRSTNリセットラインを設ける場合には、ターゲットシステムを運転状態に保持したままDMAレジスタをリセットすることができる。最も興味のある作動モードはプロセッサをリセット状態に保持することであり、しかも適宜のレジスタをロードしてJTAG機能を初期化する。次の例示的サブシステムはJTAGDMAアクセスを経てアクセスすることができる。
・JTAGアクセス可能となる外部メモリへのインターフェース
・IO装置をJTAGアクセス可能とするIOインターフェース
・RAM,ROM,キャッシュおよびMMUトランスレーションルックアサイドバッファTLBのような内部メモリ
・タイマ、カウンタ、インターラプトおよびアプリケーション機能のような内部レジスタ
・ブレーク−ポイント整合およびアプリケーションセル機能のようなデバッグサポートレジスタ
【0021】
これらサブシステムの全部はメモリマップされ、且つプロセッサを介在させることなくターゲットシステムから直接アクセスすることができる。JTAGインターフェースにより制御されるDMAは外部的に容易なビフィクルである。プロセッサ素子によって任意のオンゴーイングプログラム実行を継続して実行することもできる。さらに、JTAGが短時間アクセスのみを必要とするため、システムバスはバスマスタとすべき他のステーションに対し大きく利用可能のままとする。最後に、内部ターゲットシステムおよび外部ターゲットシステム間のアップローディングおよびダウンローディングを迅速に、例えば10MHzテストクロックで1Mバイトデータ当たり5秒以下とする。レジスタファイルまたはSPARCマイクロコントローラで規定された補助状態レジスタASRのような内部プロセッサレジスタJTAGを経て直接アクセスし得ないが、モニタソフトウエアによってのみアクセスすることができる。この目的のため、ホストシステムはJTAG DMA−CONTROL−STATUS REGISTERを経てデバッグブレークを要求し得、従ってプロセッサにモニタプログラムを導入せしめるようにする。ターゲットシステムで実行されるモニタプログラムおよびホストコンピュータ間のデータ交換はJTAG DMAおよび関連する入出力バッファを経てアクセスし得るメモリ位置を経て行う。通信プロトコルはハンドシェイクを有する。
【0022】
図1のデバッグ構成システムに示すように、システムRAMはデバッグサポートに対し割当てられた小区分を有する。この区分は次に示すものを含む。
・モニタプログラムへの連結を行うデバッグトラップハンドラープログラム
・完全なモニタプログラムまたは1つの命令を一度に実行するこれらモニタ命令ルーチン
・命令+パラメータとホストおよびターゲットモニタ間の応答を連絡通信するバッファ
・JTAG DMAを経てホストからの直接アクセス性
【0023】
これらの特徴は、余分のピンを必要とせず、ホストおよびターゲットプロセッサの双方からアクセスし得る二重ポートを必要とせず、しかもターゲットプロセッサから遠隔デバッグRAMへの時間−臨界マルチワイヤリンクを必要としないコスト的な利点を有する。デバッギング処理中ターゲットボードのブートPROMのような特定のファームワイヤを必要としない。デバッグトラップハンドラおよびモニタプログラムはターゲットプロセッサがプログラム実行を開始する前にJTAGを経てシステムRAM内にダウンロードする。
【0024】
RISC型プロセッサのリアルタイム命令トレーシングの余分の問題は、各クロックサイクルで1つ以上の命令をアドレスがチップ境界で可視状態とならない内部キャッシュメモリからフェッチする。この問題を解決するために、内部アドレスをロードするとともにJTAG機能を経てホストプロセッサにより読出し得る32エントリの大きさが制限されたトレースメモリを設ける。トレースメモリを小型とすることによりその容量を慎重に割当てる必要がある。トレースモードには、全てのアドレスをロードし、非直線性アドレス、即ち、1つ宛の簡単な増大以外のアドレスの全部をロードし、且つコール、トラップまたはジャンプ命令に続くアドレスのみをロードするような種々のものがある。他の使用はプリセットブレークポイントに到達し、次いでトレースメモリが充填されるまでアドレスの全部をロードする際にローディングを開始する必要がある。上述した所の種々の組合せをも用いることができる。
【0025】
外部トレースメモリ40のエントリの時間スタンピングにはシリアルイベント出力機能64を用いる。このイベント出力によってソフトウエア−またはハードウエアトリガイベントの発生時にリアルタイムで情報を提供する。その主用途は次の通りである。
・ソフトウエアの一般的な流れをみる
・システムの割り込み待ち時間を識別する
・マルチタスクシステムのタスクアクティビティを識別する
・特定のデバッギングを必要とするソフトウエア区分を識別する
・ソフトウエア制御のもとで外部解析器をトリガする
【0026】
一般に相対的に小さなトレースバッファは、粗い命令アドレスによるトレース再構成を行わないが、埋設されたリアルタイムソフトウエアの時間特性に良好な総覧を与え、これは性能測定およびタイミングの解析に対し有効である。この要求された機能は図示のシリアル−パラレルコンバータ42、適宜の容量のトレースメモリ40およびタイムスタンプ発生機構である。
【0027】
図2の例に示すように、トリガ命令はトラップエグジット、サブルーチンエントリおよびエグジット並びにジャンプテーブルターゲットのような戦略的位置に配置するのが好適である。図2において、時間は水平方向に経過する。実線のステップは主プログラムレベル78、サブルーチンレベル72,74,76およびトラップルーチンレベル70間で交互となるマシンアクティビティを示す。トレース80によって数ブロックを経るイベント出力データを記号化する。ここでは開始時、サブルーチン全部の入出力時、ウォッチポイントヒット時(レベル76のダイアモンド)および最後にブレークポイントヒット時(レベル78)に発生する。WR ASR31命令は小円で示し、トラップはブロックで記号化する。内部トレースバッファのカバーのスパンはレベル82に示す。ウォッチポイントヒットを用いる場合には、生じる整合によってプロセッサへのデバッグトラップを発生し、従ってトラップハンドラを実行する必要がある。次いで、ホストプロセッサからの命令を待機する。これはJTAGインターフェースに含まれる状態レジスタを経てホストプロセッサに通信する。
【0028】
図3はプロセッサアーキテクチュアの種々の動作モードを含むJTAG境界走査ブロックを示す。説明の便宜上、JTAG機能はさらに詳細な説明を行うことなく、単に援用する。底部の5つのピンはTAPコントローラ90の種々の様相遷移を制御するテストクロックTCK、テストリセットTRST、テストモード選択TMS、テストデータインTDIおよびテストデータ出力TDOである。このポートは頂部に太実線で示す内部バスのDMAマスタとして作動する。即ち、このポートは処理素子が実行されている際にもバスに接続された任意のスレーブにアクセスすることができる。このポートはアービトレイション中最高の優先順位を有する。DMA操作は外部ワークステーションによるような境界走査外部インターフェースを経て初期化される。境界走査機能によって装置IDレジスタ106に番号を付す。クロックされた命令レジスタ104はTDIからロードされ、5ビット命令を収容する。この場合、次の命令が用いられる。
【0029】
【表1】
【0030】
上表において、第3欄は適用可能なレジスタ長さを示す。説明の便宜上、バイパス自体は図示しない。上表のほかに、図3にはDMA制御素子とデータ出力ラインTDOに結果を供給する他の出力マルチプレクサ108を設ける。
【0031】
命令レジスタは2部分:即ち、並列ロードレジスタ102およびシフトレジスタ104で実現される。入力端子TDIを経て新たな命令を受ける間中パラレルレジスタは前の命令を保持する。次いでTAPコントローラ90がアップデートIR状態をエンターすると、シフトレジスタの内容をパラレルロードレジスタに転送し、新たな命令が生じる。例えば、命令DMA−ADDRはTDIからJTAGデータレジスタ"DMA−ADDR"に32ビットをロードする。DR−アップデートでは、このデータをレジスタ94から内部バスへの装置アドレスとして用い得るようにする。レジスタ94は図示の+4増大の係数入力および6ビットの有効計数範囲を有する。即ち、2つの最下位ビットは使用しない。これはDMA制御レジスタ100からの信号DMA−ADDR−INCによって制御する。これによりDMA−ADDRを再ロードする必要なく、連続する64アドレスまでをDMAする。DMAデータレジスタ96を用いてかくしてアドレス指定されたスレーブに、またはこれから連絡通信されたデータを記憶する。書込みデータはDMA開始要求が与えられる前にロードする必要がある。読出しデータはレジスタ98のシステムクロックからの同期化のもとで捕捉する。捕捉DRではこのデータをレジスタ98からレジスタ96に転送するとともにマルチプレクサ108およびTDOを経てシリアルに出力する。
【0032】
DMA−CNTL−STATレジスタ100は以下に示すように14個の規定されたビットを有する。
[0]:SYS−CLK−ONはシステムクロックの状態を示す。このシステムクロックはアクティブ状態にあり、ビット=1である。
[1]:TOF−CONTL−STATによってDSU DSTAT制御レジスタにテスト出力フル(Test Output Full)フラグの制御および状態を与える。このTOFフラグはこのビットがセットされるとクリアされないが、DMAアクセスはバスエラーによって終了する。
[2]:TIF−CONTL−STATによってDSU DSTAT制御レジスタにテスト入力フル(Test Input Full)フラグの制御および状態を与える。このTIFフラグはこのビットがセットされるとセットされないが、DMAアクセスはバスアクセスによって終了する。読出し:DSU DSTA制御のTIFフラグの状態を読出し;書込み:1=DMAが終了した後DSU STAT制御レジスタにTIFビットをセットし、0=変化なし。2つのビットTIF−CONTL−STATおよびTOF−CONTL−STATの双方は通信プロトコルのハンドシェークを表わす。
[3]:BRK−STAT読出しのみ:1=IUはブレーク状態にあり、0=IUはブレーク状態にない。
[4]:DMA−ADDR−INC書込みのみ:1=DMA開始前DMA−ADDRデータレジスタに4を加算、0=変化なし。加算はモジュロ256である。DMA−ADDRはDMA−CNTL−STATの更新がDMA−ADDR−INCビットセット1で行われる度毎に増大する。2つの最下位ビット(1−0)は変化しない。
[5]:DSU−CNTL−STAT:DMA−LOCK。DMAが開始する場合にはPI(プロセッサ−インターナル)コアバスをロックする。これを用いて1つ以上のアトミックDMAアクセスが要求される場合にPIコアバスをロックすることができる。最後のDMAアクセスはDMA−LOCK=0を有し、PIコアバスをロックしない。書込みのみ:1=PIコアバスをロックし;0=ロックしない。
[6]:DSU−CNTL−STAT:DMA−CSP。制御スペースDMAアクセスを行う。このビットによってJTAG/テストモジュールがPIコアバスにASIマップリソースの読出し/書込みを行うようにする。アドレスビットDMA−ADDR[31:24]によって制御スペース(=ASI)の識別を示す。低い24ビット(DMA−ADDR[24:0])は制御スペース内にアドレスを形成する。書込みのみ:1=制御スペースDMA、0=制御スペースDMAなし。
[7:8]:DMA−CNTL−STAT:DMA−SZ[1:0]。2つのビットはDMAのデータの大きさを示す:書込みのみ:00=バイト、01=ハーフワード、10=ワード、11=不法。
[9]:DMA−CNTL−STAT:DMA−RWN。DMAアクセスの方向。アトミック読出し/書込みはDMA−CNTL−STAT[5]ビットの設定により行うことができる(読出し後PIコアバスをロックする)。書込みのみ:1=読出しアクセス、0=書込みアクセス。
[10]:DMA−CNTL−STAT:DMA−ERR。このビットはバスエラーがDMA中に発生したことを示す。このビットはDMAが終了した場合に有効となるだけである(DMA−START−BUSY=0)。読出しのみ:1=エラー、0=エラーなし。
[11]:DMA−CNTL−STAT:DMA−START−BUSY。このビットによってDMAが終了した場合にDMAの開始および信号を制御する。DMA−START−BUSYは0を書込んで読出し値を0にする必要がある(=DMA終了)。DMA−START−BUSYを設定することによってこのビットをクリアする。読出し:1=DMAビジー、0=DMA終了または開始しない。書込み:1=DMA開始、0=変化なし。DMAを開始するこの基本ループは
DMA−CNTL−BUSY=1を書込み
DMA−CNTL−BUSY=1まで待機し(DMAアクセスを開始)
DMA−CNTL−BUSY=0を書込み
DMA−CNTL−BUSY=0まで待機する(DMAアクセスを終了)。
読出したDMA−CNTL−BUSY値は、読出したDMA−CNTL−BUSY=1の際DMA−CNTL−BUSYへの書込み0が行われる前に1から0に変化しない。これにより次に"DMA終了"が知らされる前に"1"(DMA開始)を確実に検出する。
[12]:DMA−CNTL−START:JTAG−BREAK。書込みのみ:1=ブレークトラップ発生、0=ブレークトラップなし。このビットによってブレークトラップがIUに発生し得るようになる。
[13]:DMA−CNTL−START:JTAG−RESET。書込みのみ:1=リセット、0=リセットなし。このビットによって回路をJTAGインターフェースを経てリセットすることができる。
DMA−CNTL−STATレジスタの内容のある例示値は次の通りである。
00 1001 0001 0100 :DMA書込み開始、大きさはワード、制御スペースなし、バスロックなし、DMAが開始される前にDMA−ADDRを増大し且つDMAが作動可能状態となる場合にDSU−STAT制御レジスタをセットする。
00 1010 0110 0010 :制御スペースのDMA読出し開始、大きさ=バイト、更なるDMA転送用のバスをロック、DMA終了時にTOFフラグをロックする。
10 0000 0000 0000 :RESET:回路をリセットする。
01 0000 0000 0000 :整数ユニットにブレークトラップを発生する。DMA−CNTL−STAT[3]を用いてブレークトラップが実際に行われたかどうかをチェックすることができる。
【0033】
PIコアバスは図3の頂部に太実線で示す。かかる配列の他のサブシステムは、テストクロック、テストリセット、テストモード入力端子を有するTAPコントローラと称されるJTAGコントローラモジュール90、DMA制御モジュール92、レジスタDMA−ADDR94およびDMA−DATA96、クロックレジスタSS−CLOCK98、レジスタDMA−CNTL−STAT100、情報保持レジスタ兼デコーダ102、JTAG情報レジスタ104、装置IDレジスタ106および出力マルチプレクサ108である。このマルチプレクサに対する入力の1つがJTAGチェーン入力端子110である。図示の種々のサブシステムはチェーンのシリアルデータからロードすることができる。便宜上JTAG標準インターフェースに特定のハードウエアは要約してスケッチしたもののみである。
【0034】
図4はシリアルイベント出力のハードウエア機能の例を示す。このセットアップにおいて、中央PIバスは種々のサブシステムに取付けられるとともに数個の非接続サブシステムによって囲まれる。これらサブシステムは次の通りである。
・プロセッサクロック120
・中央リセット機能122
・バス制御ユニット124
・割込みコントローラ126
・命令リクエスタ(キャッシュ)128
・メモリ管理機能130
・データリクエスタ(キャッシュ)132
・デバッグサポートユニット134
・シリアルイベント出力機能136
・種々の名称のない他のサブシステム138
・メモリインターフェース素子140
・TAPコントローラを含むJTAG境界走査境界142
・整数処理ユニット144
・任意の浮動点ユニット146
【0035】
上述したサブシステムの殆どのものは標準規格で機能するものである。説明を簡単とするために、デバッグサポートユニットおよびJTAGインターフェース(図1の素子57)はここでは図示しない。これはブレークポイントヒット情報をDMA−CNTL−STATレジスタに直接且つ迅速に通信するために用いる。これはPIバスを経るポーリングによって充分長く採用するが、図3につき機能的に述べたBRK−STATによって実施することができる。
【0036】
図5は図1のライン64に発生し得る基本的シリアル出力プロトコルの例を示す。このプロトコルはヨーロッパ特許出願第51332 号に記載された既知のI2Cプロトコルである程度知ることができる。標準データ転送中クロック(上側トレース)が低い場合に単一データラインでの転送(下側トレース)が生じ得るようになる。クロックが高い場合にはかかる転送は許可されない。データが高い場合開始条件152および停止条件154によってデータ転送によりこれら規定を無効にし、従ってその意図する操作を達成する。データ転送の外側ではクロックトレースを継続する。本例ではシリアルイベント出力を短い命令WR ASR31の実行により生ずるようにする。I2Cにおけるように、イベント識別は13ビットの数により0から213の範囲で符号化する。転送速度を増大するために、零の読出しを抑圧する。斯様にしてパケット長さをフレキシブルにする。シリアルイベント情報を出力しない場合にはEVENT−OUTラインを常時"1"レベルに保持する。伝送中第1ビットはパケットタイプを示し、且つこれにデータが追従する。
【0037】
図1のプローブ38に受ける情報は並列化するとともに外部イベントトレースメモリの開始条件でとられた時間スタンプとともに記憶する。ターゲットプロセッサからのCLKOUT信号は同期化の目的で必要である。シリアル信号出力のビットはシステムクロック速度で通常運転するCLKOUTに同期化する。システムクロック周波数が極めて高い場合にはシステムクロックのサブ高調波でシリアル出力を発生する必要がある。ターゲットボードの機能によってプローブまたは論理状態解析器への接続を容易とする。
【0038】
要約すれば、JTAG機能はJTAGおよびオンチップシステムバス間を連絡通信するDMAレジスタを追加することによって強めるようにする。特に、DMAはバスマスターとして機能させることができる。デバッグサポートユニットDSUから明らかなように、命令トレースメモリはオンチップ追加されるとともにシリアルイベント出力を設ける。最後に、シリアルイベント出力により駆動される外部イベントトレースバッファを追加する。
【図面の簡単な説明】
【図1】 イベントトレーシング用ハードウエアを有するマイクロコントローラを示す説明図である。
【図2】 トレーシングの例を示す説明図である。
【図3】 アーキテクチュアにおけるJTAG境界走査ブロックを示す説明図である。
【図4】 シリアルイベント出力機能の一例を示す説明図である。
【図5】 基本シリアル出力プロトコルの一例を示す説明図である。
【符号の説明】
20 マイクロコントローラ
24 ターゲットボード
26 システムRAMメモリ
28 コネクタ
30 JTAGインターフェースカード
32 ホストワークステーション
34 相互接続部
36 JTAG相互接続部
38 テストプローブ論理解析器
40 イベントトレースメモリ
42 シリアル−パラレルコンバータ
44 デバッグ区分
46 JTAGデバッグインターフェース
48 オンチップシステムバス
50〜54 サブシステム
56 デバッグサポートシステム
58 オンチップトレースメモリ
60 キャッシュ
64 シリアル出力
70 トラップルーチンレベル
72〜76 サブルーチンレベル
78 ブレークポイントレベル
90 TAPコントローラ
92 DMA制御モジュール
94 レジスタ
96 DMAデータレジスタ
98 レジスタ
100 DMA制御レジスタ
102 パラレルロードレジスタ
104 シフトレジスタ
106 装置IDレジスタ
108 マルチプレクサ
110 JTAGチェーン入力
120 プロセッサクロック
122 中央リセット機能
124 バス制御ユニット
126 割込みコントローラ
128 命令リクエスタ(キャッシュ)
130 メモリ管理機能
132 データリクエスタ(キャッシュ)
134 デバッグサポートユニット
136 シリアルイベント出力機能
138 種々の名称のない他のサブシステム
140 メモリインターフェース素子
142 TAPコントローラを含むJTAG境界走査境界
144 整数処理ユニット
146 任意の浮動点ユニット
Claims (13)
- プロセッサ素子、メモリインターフェース素子、IOインターフェース素子、デバッグサポート素子および上述した素子全部を相互接続する内部バスを具えるマイクロプロセッサにおいて、
前記マイクロプロセッサ内の1つ以上の走査チェインをアクセスする、上記内部バスに取付けられたレジスタ付き境界走査規格(JTAG)インターフェース素子を有し、
前記JTAGインターフェース素子は、前記マイクロプロセッサ上で実行されるソフトウェアのデバッグのため、前記内部バスに接続された他の複数の素子との該内部バスを経るDMA型の交換を制御することを特徴とするマイクロプロセッサ。 - 前記DMA型の交換を制御するためのDMA制御部が前記JTAGインターフェース素子が備える命令レジスタに結合されることを特徴とする請求項1に記載のマイクロプロセッサ。
- 前記JTAGインターフェース素子が備えるテストデータ入力端子TDIと前記JTAGインターフェース素子が備えるテストデータ出力端子TDOとの間に前記DMA制御部が備えるDMAデータレジスタが結合されることを特徴とする請求項1又は2に記載のマイクロプロセッサ。
- 前記JTAGインターフェース素子は、情報を外部ステーションに対し双方向にダウンロードすることを可能にすることを特徴とする請求項1、2又は3に記載のマイクロプロセッサ。
- 前記デバッグサポート素子は、前記内部バスの外部で前記プロセッサ素子に直接接続されることを特徴とする請求項1乃至4の何れか1項に記載のマイクロプロセッサ。
- 前記JTAGインターフェース素子は、1つ以上のブレークポイントレジスタに直接アクセスすることを特徴とする請求項1乃至5の何れか1項に記載のマイクロプロセッサ。
- 前記デバッグサポート素子は、前記マイクロプロセッサの外部のトレースバッファに直接アクセスすることを特徴とする請求項1乃至6の何れか1項に記載のマイクロプロセッサ。
- 前記デバッグサポート素子は前記プロセッサ素子により発生する非逐次アドレスの内容の制限されたセットを収納するとともに前記マイクロプロセッサの制限時間作動に対する次の記憶モード、即ち、非逐次アドレスの全部の記憶および/またはコール、ジャンプおよびトラップアドレス全部の記憶、あるいは任意の適宜の選択またはその一部分の少なくとも1つを可能とする内部バッファメモリを含むことを特徴とする請求項1乃至7の何れか1項に記載のマイクロプロセッサ。
- 前記デバッグサポート素子は前記プロセッサ素子により発生する非逐次アドレスの内容の制限されたセットを収納するとともに前記マイクロプロセッサの制限時間作動に対する次の記憶モード、即ち、非逐次アドレスの全部の記憶および/またはコール、ジャンプおよびトラップアドレス全部の記憶、あるいは任意の適宜の選択またはその一部分の少なくとも1つを可能とする内部バッファメモリを含み、前記デバッグサポート素子は、前記マイクロプロセッサの外部の前記トレースバッファにイベント信号を記憶のために出力するために、前記マイクロプロセッサの外部の前記トレースバッファへの、シリアルクロックにより制御されるデータパスを介して、前記マイクロプロセッサの外部にインターフェースすることを特徴とする請求項7に記載のマイクロプロセッサ。
- 前記マイクロプロセッサの外部の前記トレースバッファのローディングを制御するように特定の命令(WR ASR31)が構成されることを特徴とする請求項9に記載のマイクロプロセッサ。
- 前記マイクロプロセッサの外部の前記トレースバッファは、任意のワードを記憶するとともに実時間スタンプ表示をも記憶するように構成されることを特徴とする請求項9または10に記載のマイクロプロセッサ。
- 前記JTAGインターフェース素子は、情報を外部ステーションに対し双方向にダウンロードすることを可能にし、前記マイクロプロセッサの外部の前記トレースバッファは、他の規格インターフェースを経てデータを規格ワークステーションまたはパーソナルコンピュータである前記外部ステーションに出力するように構成されることを特徴とする請求項9,10または11に記載のマイクロプロセッサ。
- 前記デバッグサポート素子は、前記マイクロプロセッサの外部のトレースバッファに直接アクセスし、前記マイクロプロセッサの外部の前記トレースバッファは、他の規格インターフェースを経てデータを規格ワークステーションまたはパーソナルコンピュータに出力するように構成されることを特徴とする請求項1,2または3に記載のマイクロプロセッサ。
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