JPH01292272A - Ｌｓｉシステム - Google Patents
ＬｓｉシステムInfo
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- JPH01292272A JPH01292272A JP63123405A JP12340588A JPH01292272A JP H01292272 A JPH01292272 A JP H01292272A JP 63123405 A JP63123405 A JP 63123405A JP 12340588 A JP12340588 A JP 12340588A JP H01292272 A JPH01292272 A JP H01292272A
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- 238000010586 diagram Methods 0.000 description 17
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2818—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] using test structures on, or modifications of, the card under test, made for the purpose of testing, e.g. additional components or connectors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
ＬＳＩシステムの改良に関し、
非接触でＬＳＩピンの電圧を測定するに当たり、リファ
レンス電圧を各ＬＳＩに対して電圧ドロップを小さくし
て供給できるようになったＬＳＩシステムを提供するこ
とを目的とし、 多層プリント基板にリファレンス電圧供給層を設け、各
ＬＳＩのリファレンス電圧端子に接続するように構成し
たものである。
レンス電圧を各ＬＳＩに対して電圧ドロップを小さくし
て供給できるようになったＬＳＩシステムを提供するこ
とを目的とし、 多層プリント基板にリファレンス電圧供給層を設け、各
ＬＳＩのリファレンス電圧端子に接続するように構成し
たものである。
本発明は、非接触によってＬＳＩピン電圧の測定が行い
得るようになったＬＳＩシステムに関するものである。
得るようになったＬＳＩシステムに関するものである。
ＬＳＩシステムの試験としては、ＬＳＩシステムの機能
試験とネット試験とが行われている。
試験とネット試験とが行われている。
機能試験はＬＳＩを搭載した基板のコネクタ端子から入
力信号を与え、各ＬＳＩの出力端子から入力信号に応じ
た期待値が得られているか否かを調べるものである。一
方、ネット試験は、各ＬＳＩの入出力端子間を結合する
基板の配線上の電圧を測定し、電圧ドロップが許容範囲
内に収まっているか否かを調べるものである。何れの場
合にもＬＳＩの入出力端子のピン電圧を検出することに
より行われる。即ち、機能試験の場合には、ＬＳＩの端
子電圧が成る基準値より上であるか下であるかによって
論理ｒｌＪ、ｒ□、の判定を行い、この論理が期待値と
一致しているか否か判定するものである。一方、ネット
試験は入出力端子間を接続している配線の両端の電圧を
測定し、その電位差が何ボルトであるかを調べることに
より、電圧ドロップの値を知るものである。
力信号を与え、各ＬＳＩの出力端子から入力信号に応じ
た期待値が得られているか否かを調べるものである。一
方、ネット試験は、各ＬＳＩの入出力端子間を結合する
基板の配線上の電圧を測定し、電圧ドロップが許容範囲
内に収まっているか否かを調べるものである。何れの場
合にもＬＳＩの入出力端子のピン電圧を検出することに
より行われる。即ち、機能試験の場合には、ＬＳＩの端
子電圧が成る基準値より上であるか下であるかによって
論理ｒｌＪ、ｒ□、の判定を行い、この論理が期待値と
一致しているか否か判定するものである。一方、ネット
試験は入出力端子間を接続している配線の両端の電圧を
測定し、その電位差が何ボルトであるかを調べることに
より、電圧ドロップの値を知るものである。
ココア、−９Ｖで論理ｒｌ、を示し、−１，７Ｖで論理
「０」を示すとき、機能試験の場合には基準値を−１，
３Ｖ（−９Ｖ〜１．７■の中心値）とし、ネッ条試験の
場合は最終的には一９ｖが−１，１■に落ちているか否
かを調べる。このようにネット試験の場合には、Ｈレベ
ル側に２００ｍＶのマージンをもって８式験するように
している。このようにしておけば、例えば機能試験では
−１，３■以上であればバスするが、電圧レベルが−１
，３ｖ付近であると、実動作のとき必然的に発生するノ
イズのため、−１，３Ｖ付近で上下動して発振したり、
誤動作するようなＬＳＩシステムを予め除外することが
出来る。
「０」を示すとき、機能試験の場合には基準値を−１，
３Ｖ（−９Ｖ〜１．７■の中心値）とし、ネッ条試験の
場合は最終的には一９ｖが−１，１■に落ちているか否
かを調べる。このようにネット試験の場合には、Ｈレベ
ル側に２００ｍＶのマージンをもって８式験するように
している。このようにしておけば、例えば機能試験では
−１，３■以上であればバスするが、電圧レベルが−１
，３ｖ付近であると、実動作のとき必然的に発生するノ
イズのため、−１，３Ｖ付近で上下動して発振したり、
誤動作するようなＬＳＩシステムを予め除外することが
出来る。
第５図はＬＳＩピン電圧測定法の従来例を説明する図で
ある。同図において、１００はＬＳＩ、１１０はＬＳＩ
ピン、１１１はコネクタ、１１２は基板、２００はテス
タ、４００はプローブ・カード、４１０はプローブをそ
れぞれ示す。
ある。同図において、１００はＬＳＩ、１１０はＬＳＩ
ピン、１１１はコネクタ、１１２は基板、２００はテス
タ、４００はプローブ・カード、４１０はプローブをそ
れぞれ示す。
基板上に実装されたＬＳＩシステム内の各ＬＳ１１００
から外部に突出している複数のＬＳＩピン１１０に、複
数のＬＳＩピン１１０と対応する複数のプローブ４１０
を直接接触させ、専用テスタ２００により、基板１１２
のコネクタ１１１を介するが或いはプローブ４１０を介
してテスト・パターンを入力し、プローブ４１０により
ＬＳＩピン１１０の端子電圧をテスタ２００に入力して
測定し、予めテスタ２００に保持されているテスト状態
での予期値と比較すること又は電圧値を検出することに
より、テストを行うものであった。
から外部に突出している複数のＬＳＩピン１１０に、複
数のＬＳＩピン１１０と対応する複数のプローブ４１０
を直接接触させ、専用テスタ２００により、基板１１２
のコネクタ１１１を介するが或いはプローブ４１０を介
してテスト・パターンを入力し、プローブ４１０により
ＬＳＩピン１１０の端子電圧をテスタ２００に入力して
測定し、予めテスタ２００に保持されているテスト状態
での予期値と比較すること又は電圧値を検出することに
より、テストを行うものであった。
第６図はＬＳＩピン電圧測定の他の従来例を示す図であ
る。同図において、１００ａと１００ｂはＬＳｆ、１２
２はＯＲゲート、１２３はＮＯＲゲート、１２６と１２
７はデコーダ、１３２はＮＯＲゲート、ａはラッチをそ
れぞれ示している。
る。同図において、１００ａと１００ｂはＬＳｆ、１２
２はＯＲゲート、１２３はＮＯＲゲート、１２６と１２
７はデコーダ、１３２はＮＯＲゲート、ａはラッチをそ
れぞれ示している。
第６図の回路はＬＳＩの中に存在する。デコーダ１２６
および１２７は、ＰＴＮアドレスをデコードするもので
ある。ここで、Ｌ Ｓ Ｉ １００ａのピンＡとＬＳｌ
ｌｏｏｂのピンＢが結線されている場合、ＬＳＩ １０
０ａのラッチａに論理「１」又は「０」を書き込む。こ
れにより、ＮＯＲゲート１３２の第１番目の入力にはＬ
ＳＩピンＢの電圧が印加され、第２番目の入力にはデコ
ーダ１２６の成る出力線の電圧が印加され、第３番目の
入力にはデコーダ１２７の成る出力線の電圧が印加され
る。ＮＯＲゲート１３２に入力されるピン・セレクト信
号ＭＤＩ及びＡＤ２がともに論理「ＯＪであると、ＬＳ
Ｉピンの論理値を反転したものがＮ ＯＲ’ゲー目３２
から出力される。ＮＯＲゲート１３２の出力はＯＲゲー
ト１２２を介してＮＯＲゲート１２３の上側入力に印加
される。ＮＯＲゲート１２３の下側入力に「０」のＬＳ
Ｉセレクト信号が印加されていると、上側入力に印加さ
れている論理値を反転したものがＮＯＲゲーＨ２３から
出力される。ＮＯＲゲート１２３の出力は、ＬＳＩのＰ
Ｓ Ｏ（Ｐｉｎ ５ｃａｎ ０ｕｔ）出力端子から外
部に出力される。
および１２７は、ＰＴＮアドレスをデコードするもので
ある。ここで、Ｌ Ｓ Ｉ １００ａのピンＡとＬＳｌ
ｌｏｏｂのピンＢが結線されている場合、ＬＳＩ １０
０ａのラッチａに論理「１」又は「０」を書き込む。こ
れにより、ＮＯＲゲート１３２の第１番目の入力にはＬ
ＳＩピンＢの電圧が印加され、第２番目の入力にはデコ
ーダ１２６の成る出力線の電圧が印加され、第３番目の
入力にはデコーダ１２７の成る出力線の電圧が印加され
る。ＮＯＲゲート１３２に入力されるピン・セレクト信
号ＭＤＩ及びＡＤ２がともに論理「ＯＪであると、ＬＳ
Ｉピンの論理値を反転したものがＮ ＯＲ’ゲー目３２
から出力される。ＮＯＲゲート１３２の出力はＯＲゲー
ト１２２を介してＮＯＲゲート１２３の上側入力に印加
される。ＮＯＲゲート１２３の下側入力に「０」のＬＳ
Ｉセレクト信号が印加されていると、上側入力に印加さ
れている論理値を反転したものがＮＯＲゲーＨ２３から
出力される。ＮＯＲゲート１２３の出力は、ＬＳＩのＰ
Ｓ Ｏ（Ｐｉｎ ５ｃａｎ ０ｕｔ）出力端子から外
部に出力される。
第５図の従来例のメリットは測定精度が高いことである
が、デメリットは、 （ａ） プローブするための装置が別に必要なこと、
（ｂ）ＬＳＩピンがＬＳＩパッケージと基板の間に隠れ
ているとプローブが不可能なこと、（Ｃ） 実装の高
密度化が進み、ＬＳＩピン、ピン間および基板上のプロ
ーブ・パッドの微細化により、プローブが困難なこと、 等である。
が、デメリットは、 （ａ） プローブするための装置が別に必要なこと、
（ｂ）ＬＳＩピンがＬＳＩパッケージと基板の間に隠れ
ているとプローブが不可能なこと、（Ｃ） 実装の高
密度化が進み、ＬＳＩピン、ピン間および基板上のプロ
ーブ・パッドの微細化により、プローブが困難なこと、 等である。
第６図の従来例のメリットは、非接触でプローブが不要
であると共にＬＳＩピンのサイズや位置など物理的なテ
スト上の制限を受けないことであり、デメリットは、Ｌ
ＳＩの端子電圧をゲートを通してＬＳＩ外部のテスタに
取り出すようにしているので、取り出すまでの電圧降下
により正確な電圧測定を行えないことである。
であると共にＬＳＩピンのサイズや位置など物理的なテ
スト上の制限を受けないことであり、デメリットは、Ｌ
ＳＩの端子電圧をゲートを通してＬＳＩ外部のテスタに
取り出すようにしているので、取り出すまでの電圧降下
により正確な電圧測定を行えないことである。
このために、本発明者は先に第７図に示すような回路を
出願した。第７図は先願のシステム構成例を示すブロッ
ク図である。同図において、１０１ないし１０３はＬＳ
Ｉ、１２０は論理回路、１２１はデコーダ、１３０はｐ
ｓｏ回路、２００はテスタ、２１０は全体制御部、２１
１はテスト・パターン発生部、２１２は比較出力部、２
１３はリファレンス電圧発生部、２１４はＬＳ Ｔ／ビ
ン・アドレス発生部、２１５は物理テスタ信号割りふり
部、２２０はＬＳ Ｉ／ピン電圧予期値データ・ファイ
ル、２３０は結果格納ファイル、３２０はコネクタ、Ｌ
ＳＩ５はＬＳＩシステムをそれぞれ示している。
出願した。第７図は先願のシステム構成例を示すブロッ
ク図である。同図において、１０１ないし１０３はＬＳ
Ｉ、１２０は論理回路、１２１はデコーダ、１３０はｐ
ｓｏ回路、２００はテスタ、２１０は全体制御部、２１
１はテスト・パターン発生部、２１２は比較出力部、２
１３はリファレンス電圧発生部、２１４はＬＳ Ｔ／ビ
ン・アドレス発生部、２１５は物理テスタ信号割りふり
部、２２０はＬＳ Ｉ／ピン電圧予期値データ・ファイ
ル、２３０は結果格納ファイル、３２０はコネクタ、Ｌ
ＳＩ５はＬＳＩシステムをそれぞれ示している。
ＬＳＩシステムＬＳＩ５は、プリント基板と、プリント
基板上に配置された複数のＬ Ｓ Ｉ １０１，１０２
，１０３、・・・から構成されている。各ＬＳＩは、論
理回路１２０と、ＰＳＯ回路１３０とから構成されてい
る。
基板上に配置された複数のＬ Ｓ Ｉ １０１，１０２
，１０３、・・・から構成されている。各ＬＳＩは、論
理回路１２０と、ＰＳＯ回路１３０とから構成されてい
る。
ＰＳＯ回路１３０は、セレクトされたＬＳＩピンの電圧
とリファレンス電圧とを比較し、比較結果を出力するも
のである。デコーダ１２１はＬＳＩアドレスをデコード
するものであり、デコーダ１２１の各出力線は対応する
ＰＳＯ回路１３０のＬＳＩセレクト端子に接続されてい
る。
とリファレンス電圧とを比較し、比較結果を出力するも
のである。デコーダ１２１はＬＳＩアドレスをデコード
するものであり、デコーダ１２１の各出力線は対応する
ＰＳＯ回路１３０のＬＳＩセレクト端子に接続されてい
る。
テスタ２００は、全体制御部２１０、ＬＳＩ／ピン電圧
予期値データ・ファイル２２０および結果格納ファイル
２３０等を有している。全体制御部２１０は、テスト・
パターン発生部２１１、比較出力部２１２、リファレン
ス電圧発生部２１３、ＬＳＩ／ピン・アドレス発生部２
１４および物理テスタ信号割りふり部２１５などから構
成されている。テスト・パターン発生部２１１は、ＬＳ
ＩシステムＬＳＩ５に入力すべきテスト・パターンを発
生するものである。比較出力部２１２にはＬＳＩ／ピン
電圧予期値データ・ファイル２２０から読み出された予
期値データ、リファレンス電圧発生部２１３のリファレ
ンス電圧及びＰＳＯ信号が入力され、比較出力部２１２
はＰＳＯ信号が反転した時点におけるリファレンス電圧
と予期値データとを比較する。この比較結果は、結果格
納ファイル２３０に格納される。リファレンス電圧発生
部２１３は、可変のリファレンス電圧を発生するもので
ある。ＬＳＩ／ピン・アドレス発生部２１４は、Ｌ Ｓ
、１アドレスとＰＩＮアドレスを発生するものである
。ＬＳＩアドレスは、ピン・スキャン・アウトすべきＬ
ＳＩを指定するものであり、ＰＩＮアドレスはピン・ス
キャン・アウトすべきＬＳＩピンを指定するものである
。例えば、ＬＳＩアドレスがＬＳＩｌ０Ｉを指定し、Ｐ
ＩＮアドレスが第１番目のＬＳＩピンを指定していたと
仮定すると、Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピ
ンの電圧とリファレンス電圧との比較結果が比較出力部
２１２に入力される。物理テスタ信号割りふり部２１５
は、テストするＬＳＩシステムＬＳＩ５のピン構成に対
応したピン配置を設定するものである。
予期値データ・ファイル２２０および結果格納ファイル
２３０等を有している。全体制御部２１０は、テスト・
パターン発生部２１１、比較出力部２１２、リファレン
ス電圧発生部２１３、ＬＳＩ／ピン・アドレス発生部２
１４および物理テスタ信号割りふり部２１５などから構
成されている。テスト・パターン発生部２１１は、ＬＳ
ＩシステムＬＳＩ５に入力すべきテスト・パターンを発
生するものである。比較出力部２１２にはＬＳＩ／ピン
電圧予期値データ・ファイル２２０から読み出された予
期値データ、リファレンス電圧発生部２１３のリファレ
ンス電圧及びＰＳＯ信号が入力され、比較出力部２１２
はＰＳＯ信号が反転した時点におけるリファレンス電圧
と予期値データとを比較する。この比較結果は、結果格
納ファイル２３０に格納される。リファレンス電圧発生
部２１３は、可変のリファレンス電圧を発生するもので
ある。ＬＳＩ／ピン・アドレス発生部２１４は、Ｌ Ｓ
、１アドレスとＰＩＮアドレスを発生するものである
。ＬＳＩアドレスは、ピン・スキャン・アウトすべきＬ
ＳＩを指定するものであり、ＰＩＮアドレスはピン・ス
キャン・アウトすべきＬＳＩピンを指定するものである
。例えば、ＬＳＩアドレスがＬＳＩｌ０Ｉを指定し、Ｐ
ＩＮアドレスが第１番目のＬＳＩピンを指定していたと
仮定すると、Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピ
ンの電圧とリファレンス電圧との比較結果が比較出力部
２１２に入力される。物理テスタ信号割りふり部２１５
は、テストするＬＳＩシステムＬＳＩ５のピン構成に対
応したピン配置を設定するものである。
ＬＳ Ｉ／ビン電圧予期値データ・ファイル２２０には
、テスト・パターンをＬＳＩシステムＬＳＩ５に入力し
た場合におけるＬＳＩピンの電圧値がテスト・パターン
毎に区別して予め格納されている。結果格納部２３０に
は、比較出力部２１２によって得られた比較結果が格納
される。
、テスト・パターンをＬＳＩシステムＬＳＩ５に入力し
た場合におけるＬＳＩピンの電圧値がテスト・パターン
毎に区別して予め格納されている。結果格納部２３０に
は、比較出力部２１２によって得られた比較結果が格納
される。
第８図はＬＳＩピンあたりの２８０回路の構成例を示す
ブロック図である。同図において、１００はＬＳＩ、１
２２はＯＲゲート、１２３はＮＯＲゲート、１３１ は
コンパレータ、１３２はＮＯＲゲートをそれぞれ示して
いる。
ブロック図である。同図において、１００はＬＳＩ、１
２２はＯＲゲート、１２３はＮＯＲゲート、１３１ は
コンパレータ、１３２はＮＯＲゲートをそれぞれ示して
いる。
ＰＳＯ回路１３０は、コンパレータ１３１とＮＯＲゲー
ト１３２とから構成されている。コンパレータ１３１に
は、論理回路に信号を入力又は出力するためのＬＳＩピ
ンの電圧とリファレンス電圧ｖ＋ｔｉｒとが入力される
。コンパレータ１３１ は、ＬＳＩピン電圧がリファレ
ンス電圧Ｖ ＊＊＊より小であるときは「０」を出力し
、そうでない場合には「１」を出力する。ＮＯＲゲート
１３２の第１番目の入力にはコンパレータ１３１の出力
が印加され、ＮＯＲゲート１３２の第２番目の入力には
ピン・セレクト信号＾Ｄ１が印加され、ＮＯＲゲート１
３２の第３番目の入力にはピン・セレクト信号ＡＤ２が
印加される。ＯＲゲート１２２の入力には、ＬＳＩの中
の複数のＰＳＯ回路１３０の出力が入力される。ＮＯＲ
ゲー） １２３の上側入力にはＯＲ回路１２２の出力が
印加され、ＮＯＲゲート１２３の下側入力にはＬＳＩセ
レクト信号が印加される。ＮＯＲゲー目２３の出力は、
ＰＳＯ出力端子からＬＳＩ外部に出力される。
ト１３２とから構成されている。コンパレータ１３１に
は、論理回路に信号を入力又は出力するためのＬＳＩピ
ンの電圧とリファレンス電圧ｖ＋ｔｉｒとが入力される
。コンパレータ１３１ は、ＬＳＩピン電圧がリファレ
ンス電圧Ｖ ＊＊＊より小であるときは「０」を出力し
、そうでない場合には「１」を出力する。ＮＯＲゲート
１３２の第１番目の入力にはコンパレータ１３１の出力
が印加され、ＮＯＲゲート１３２の第２番目の入力には
ピン・セレクト信号＾Ｄ１が印加され、ＮＯＲゲート１
３２の第３番目の入力にはピン・セレクト信号ＡＤ２が
印加される。ＯＲゲート１２２の入力には、ＬＳＩの中
の複数のＰＳＯ回路１３０の出力が入力される。ＮＯＲ
ゲー） １２３の上側入力にはＯＲ回路１２２の出力が
印加され、ＮＯＲゲート１２３の下側入力にはＬＳＩセ
レクト信号が印加される。ＮＯＲゲー目２３の出力は、
ＰＳＯ出力端子からＬＳＩ外部に出力される。
第７図の実施例の動作について説明する。ＬＳ■／ピン
・アドレス発生部２１４から発生されたＬＳＩアドレス
信号は、デコーダ１２１によりデコードされ、これによ
りピン・スキャン・アウトすべきＬＳＩの選択が行われ
る。また、ＬＳＩピン・アドレス発生部２１４からのＰ
ＩＮアドレス信号はＰＳＯ回路１３０のデコーダ（第６
図のデコーダ１２６．１２７参照）によりデコードされ
、テスト対象とするＬＳＩピンの選択が行われる。ＬＳ
ＩアドレスがＬＳＩｌ０Ｉを指定し、ＰＩＮアドレスが
第１番目のＬＳＩピンを指定したと仮定すると、ＬＳＩ
ｌ０Ｉの第１番目のＬＳＩピンの電圧とリファレンス電
圧の比較結果が比較出力部２１２に入力される。
・アドレス発生部２１４から発生されたＬＳＩアドレス
信号は、デコーダ１２１によりデコードされ、これによ
りピン・スキャン・アウトすべきＬＳＩの選択が行われ
る。また、ＬＳＩピン・アドレス発生部２１４からのＰ
ＩＮアドレス信号はＰＳＯ回路１３０のデコーダ（第６
図のデコーダ１２６．１２７参照）によりデコードされ
、テスト対象とするＬＳＩピンの選択が行われる。ＬＳ
ＩアドレスがＬＳＩｌ０Ｉを指定し、ＰＩＮアドレスが
第１番目のＬＳＩピンを指定したと仮定すると、ＬＳＩ
ｌ０Ｉの第１番目のＬＳＩピンの電圧とリファレンス電
圧の比較結果が比較出力部２１２に入力される。
テスト・パターン発生部２１１からのテスト・パターン
は、コネクタ３２０を介してＬＳＩシステムＬＳＩ５に
入力される。Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピ
ンの電圧は、ＬＳＩｌ０Ｉの第１番目のＬＳＩピンに接
続されたＰＳＯ回路１３０ （第１番目の２３０回路
）のコンパレータ１３１に入力される。また、リファレ
ンス電圧発生部２１３から出力されるリファレンス電圧
もＰＳＯ回路１３０のコンパレータ１３１に入力される
。第１番目のＰＳＯ回路１３０のコンパレータ１３１は
、テスト・パターン入力時における第１番目のＬＳＩピ
ンの電圧とリファレンス電圧とを比較する。ＬＳＩｌ０
Ｉの第１番目のＬＳＩピンの電圧がリファレンス電圧よ
りも高い場合は、第１番目のＰＳＯ回路１３０はＬレベ
ル（低レベル）を出力する。リファレンス電圧発生部２
１３は、リファレンス電圧を段階的にアップさせる。成
る時点で、Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピン
の電圧とリファレンス電圧が一敗すると、Ｌ Ｓ Ｉ
１０１の第１番目のＰＳＯ回路１３０の出力は、Ｌレベ
ルからＨレベルへと反転する。比較出力部２１２は、Ｐ
ＳＯ信号がＬレベルの信号からＨレベルの信号へと反転
したことを検出すると、データ・ファイル２２０から読
み出された予期値データと一致時のリファレンス電圧と
を比較し、比較結果を結果格納部２３０に格納する。
は、コネクタ３２０を介してＬＳＩシステムＬＳＩ５に
入力される。Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピ
ンの電圧は、ＬＳＩｌ０Ｉの第１番目のＬＳＩピンに接
続されたＰＳＯ回路１３０ （第１番目の２３０回路
）のコンパレータ１３１に入力される。また、リファレ
ンス電圧発生部２１３から出力されるリファレンス電圧
もＰＳＯ回路１３０のコンパレータ１３１に入力される
。第１番目のＰＳＯ回路１３０のコンパレータ１３１は
、テスト・パターン入力時における第１番目のＬＳＩピ
ンの電圧とリファレンス電圧とを比較する。ＬＳＩｌ０
Ｉの第１番目のＬＳＩピンの電圧がリファレンス電圧よ
りも高い場合は、第１番目のＰＳＯ回路１３０はＬレベ
ル（低レベル）を出力する。リファレンス電圧発生部２
１３は、リファレンス電圧を段階的にアップさせる。成
る時点で、Ｌ Ｓ Ｉ １０１の第１番目のＬＳＩピン
の電圧とリファレンス電圧が一敗すると、Ｌ Ｓ Ｉ
１０１の第１番目のＰＳＯ回路１３０の出力は、Ｌレベ
ルからＨレベルへと反転する。比較出力部２１２は、Ｐ
ＳＯ信号がＬレベルの信号からＨレベルの信号へと反転
したことを検出すると、データ・ファイル２２０から読
み出された予期値データと一致時のリファレンス電圧と
を比較し、比較結果を結果格納部２３０に格納する。
上記先願によれば、コンパレータをｐｓｏ回ｇに内蔵さ
せ、ＬＳＩの端子電圧の電圧降下が生ずる前に比較して
いるので、従来に比較してより正確に電圧レベルの検出
を行うことが可能になる。
せ、ＬＳＩの端子電圧の電圧降下が生ずる前に比較して
いるので、従来に比較してより正確に電圧レベルの検出
を行うことが可能になる。
しかしながら、リファレンス電圧をテスタから各ＬＳＩ
に供給するときに、基板のコネクタ端子から各ＬＳＩま
での配線長が異なるため、各ＰＳＯ回路のコンパレータ
におけるリファレンス電圧が異なってしまい、従って電
圧検出ができないと言う新たな課題が生じた。
に供給するときに、基板のコネクタ端子から各ＬＳＩま
での配線長が異なるため、各ＰＳＯ回路のコンパレータ
におけるリファレンス電圧が異なってしまい、従って電
圧検出ができないと言う新たな課題が生じた。
本発明は、この点に鑑みて創作されたものであって、非
接触でＬＳＩピンの電圧を測定するに当たり、リファレ
ンス電圧を各ＬＳＩに対して電圧降下を小さくして供給
できるようになったＬＳＩシステムを提供することを目
的としている。
接触でＬＳＩピンの電圧を測定するに当たり、リファレ
ンス電圧を各ＬＳＩに対して電圧降下を小さくして供給
できるようになったＬＳＩシステムを提供することを目
的としている。
第１図は本発明の詳細な説明するための図である。同図
において、１００はＬＳＩ、１１０はＬＳＩピン、１１
１はリファレンス電圧端子、１１２はピン・スキャン・
アウト出力端子、１３０はピン・スキャン・アウト回路
、１３１はコンパレータ、１３２はゲート、３００はプ
リント基板、３１０はリファレンス電圧供給層をそれぞ
れ示している。
において、１００はＬＳＩ、１１０はＬＳＩピン、１１
１はリファレンス電圧端子、１１２はピン・スキャン・
アウト出力端子、１３０はピン・スキャン・アウト回路
、１３１はコンパレータ、１３２はゲート、３００はプ
リント基板、３１０はリファレンス電圧供給層をそれぞ
れ示している。
ＬＳＩシステムは、多層プリント基板３００と、多層プ
リント基板３００に実装された複数個のＬＳｌ １００
とを具備している。
リント基板３００に実装された複数個のＬＳｌ １００
とを具備している。
Ｌ Ｓ １１００は、複数個のＬＳＩピン１１０と、リ
ファレンス電圧端子１１１と、ピン・スキャン・アウド
出力端子１１２と、ＬＳＩピン１１０に１対１に対応す
るピン・スキャン・アウト回路１３０とを有している。
ファレンス電圧端子１１１と、ピン・スキャン・アウド
出力端子１１２と、ＬＳＩピン１１０に１対１に対応す
るピン・スキャン・アウト回路１３０とを有している。
各ピン・スキャン・アウト回路１３０は、対応するＬＳ
Ｉピンの電圧及びリファレンス電圧が入力されるコンパ
レータ１３１ と、コンパレータ１３１の出力及びピン
・セレクト信号が入力されるゲート１３２とを備えてい
る。
Ｉピンの電圧及びリファレンス電圧が入力されるコンパ
レータ１３１ と、コンパレータ１３１の出力及びピン
・セレクト信号が入力されるゲート１３２とを備えてい
る。
プリント基板３００は多層プリント基板である。
その内の成る層がリファレンス電圧供給Ｎ３１０に割り
当てられている。リファレンス電圧供給１３１０はベタ
のものであり、リファレンス電圧供給層３１０とＬ Ｓ
Ｉ １００のリファレンス電圧端子がスルー・ホール
等によって接続されている。
当てられている。リファレンス電圧供給１３１０はベタ
のものであり、リファレンス電圧供給層３１０とＬ Ｓ
Ｉ １００のリファレンス電圧端子がスルー・ホール
等によって接続されている。
本発明によれば、ベタのリファレンス電圧供給層３１０
によってリファレンス電圧を各ｔ、 ｓ ｔ ｔｏ。
によってリファレンス電圧を各ｔ、 ｓ ｔ ｔｏ。
に供給しているので、各ＬＳＩにおけるリファレンス電
圧の差を小さくすることが出来る。
圧の差を小さくすることが出来る。
第２図は本発明によるネット試験の例を説明するための
図である。同図において、１０１と１０２はＬＳＩ、１
０１ａと１０２ａはＬＳＩピン、１２４ と１２５はゲ
ート、１３０は２３０回路をそれぞれ示す。
図である。同図において、１０１と１０２はＬＳＩ、１
０１ａと１０２ａはＬＳＩピン、１２４ と１２５はゲ
ート、１３０は２３０回路をそれぞれ示す。
第２図の例でネット試験を行う場合には、ＬＳＩ １０
１からゲー目２４を介して論理「ｌ」又はｒＱＪのデー
タを出力させる。このデータは配線を介してＬ Ｓ Ｉ
１０２に入力され、ｐｓｏ回路１３０とゲート１２５
に印加される。ＰＳＯ回路１３０ではリファレンス電圧
と比較する。ＬＳＩピン１０１ａ、 １０２ａはリファ
レンス電圧供給層に接続されている。
１からゲー目２４を介して論理「ｌ」又はｒＱＪのデー
タを出力させる。このデータは配線を介してＬ Ｓ Ｉ
１０２に入力され、ｐｓｏ回路１３０とゲート１２５
に印加される。ＰＳＯ回路１３０ではリファレンス電圧
と比較する。ＬＳＩピン１０１ａ、 １０２ａはリファ
レンス電圧供給層に接続されている。
そして、比較結果をテスタへ出力する。一方、ＬＳｌｌ
ｏｌにおいても、ゲート１２４の出力をＰＳＯ回路１３
０によりリファレンス電圧と比較している。
ｏｌにおいても、ゲート１２４の出力をＰＳＯ回路１３
０によりリファレンス電圧と比較している。
ここで、リファレンス電圧を一２■ないし−０，５Ｖの
範囲で変化させる。そして、ＬＳＩピン■の電圧が−０
，９ｖで、ＬＳＩピン■の電圧が−１，２Ｖであったと
すると、その差が３００ｍＶあることになり、オープン
の可能性があると判断される。
範囲で変化させる。そして、ＬＳＩピン■の電圧が−０
，９ｖで、ＬＳＩピン■の電圧が−１，２Ｖであったと
すると、その差が３００ｍＶあることになり、オープン
の可能性があると判断される。
また、ＬＳＩピン■の電圧測定で、リファレンス電圧■
、ｌｔＦを一２ｖないＬ−０，５Ｖ（７）範囲で振った
とき、出力が反転しない場合は、ＬＳＩピン■が電源層
とショートしている可能性があると判断される。
、ｌｔＦを一２ｖないＬ−０，５Ｖ（７）範囲で振った
とき、出力が反転しない場合は、ＬＳＩピン■が電源層
とショートしている可能性があると判断される。
第３図は２３０回路の構成例の詳細を示す電気回路図で
ある。同図において、Ｔ、ないしＴ、はトランジスタ、
ＲｏとＲｔ、とＲ６は抵抗、１３３はバイヤス回路をそ
れぞれ示している。
ある。同図において、Ｔ、ないしＴ、はトランジスタ、
ＲｏとＲｔ、とＲ６は抵抗、１３３はバイヤス回路をそ
れぞれ示している。
第３図において、右側のトランジスタＴ１ないしＴ、の
部分はＮＯＲゲート１３２を構成しており、左側のトラ
ンジスタＴ＋ 、Ｔａ 、Ｔｓ 、Ｔ６の部分はコンパ
レータ１３１を構成している。コンパレータ１３１を構
成するトランジスタＴ、のベースにはＬＳＩピンの電圧
が印加され、トランジスタＴ４のベースにはリファレン
ス電圧ＶＲｔ、が印加される。コンパレータ１３１のト
ランジスタＴ４のコレクタはトランジスタＴ、のベース
に接続される。
部分はＮＯＲゲート１３２を構成しており、左側のトラ
ンジスタＴ＋ 、Ｔａ 、Ｔｓ 、Ｔ６の部分はコンパ
レータ１３１を構成している。コンパレータ１３１を構
成するトランジスタＴ、のベースにはＬＳＩピンの電圧
が印加され、トランジスタＴ４のベースにはリファレン
ス電圧ＶＲｔ、が印加される。コンパレータ１３１のト
ランジスタＴ４のコレクタはトランジスタＴ、のベース
に接続される。
トランジスタＴ、のベースにはバイヤス回路１３３の出
力が印加される。
力が印加される。
ＮＯＲゲート１３２を構成するトランジスタＴ３のベー
スには、コンパレータを構成するトランジスタＴｓのエ
ミッタ電圧が印加されている。トランジスタＴ２のベー
スにはピン・セレクト信号ＡＤ１が印加され、トランジ
スタＴＩのベースにはピン・セレクト信号ＡＤ２が印加
されている。ＮＯＲゲー目３２を構成するトランジスタ
Ｔ４のベースにはバイヤス回路１３３の出力が印加され
、また、トランジスタＴ、のベースにもバイヤス回路１
３３の出力が印加されている。トランジスタＴ、のベー
スには、トランジスタＴ４のコレクタ電圧が印加されて
いる。第３図のコンパレータおよびＮ。
スには、コンパレータを構成するトランジスタＴｓのエ
ミッタ電圧が印加されている。トランジスタＴ２のベー
スにはピン・セレクト信号ＡＤ１が印加され、トランジ
スタＴＩのベースにはピン・セレクト信号ＡＤ２が印加
されている。ＮＯＲゲー目３２を構成するトランジスタ
Ｔ４のベースにはバイヤス回路１３３の出力が印加され
、また、トランジスタＴ、のベースにもバイヤス回路１
３３の出力が印加されている。トランジスタＴ、のベー
スには、トランジスタＴ４のコレクタ電圧が印加されて
いる。第３図のコンパレータおよびＮ。
Ｒゲートは、ＥＣＬ （エミッタ結合論理回路）のゲー
トから構成することが出来る。ＥＣＬのゲートはＮ０Ｒ
１０Ｒの機能を持っている。
トから構成することが出来る。ＥＣＬのゲートはＮ０Ｒ
１０Ｒの機能を持っている。
第４図はコンパレータのＬＳＩチップ内での配置例を示
す図である。同図において、５００はＬＳＩパッケージ
、５１０はＬＳＩチップ、５２０はＬＳＩピン、５３０
はＥＣＬゲート・セルをそれぞれ示している。コンパレ
ータに用いるＥＣＬゲート・セルは、第４図の斜線で示
すように、ＬＳＩピン５２０に近いセルを用いるように
する。これにより、電圧ドロップを小さくすることが可
能となる。
す図である。同図において、５００はＬＳＩパッケージ
、５１０はＬＳＩチップ、５２０はＬＳＩピン、５３０
はＥＣＬゲート・セルをそれぞれ示している。コンパレ
ータに用いるＥＣＬゲート・セルは、第４図の斜線で示
すように、ＬＳＩピン５２０に近いセルを用いるように
する。これにより、電圧ドロップを小さくすることが可
能となる。
以上の説明から明らかなように、本発明によれば、
（ａ） 電圧ドロップが小さいので、測定精度が高い
。
。
（ｂ）ＬＳＩの中の２８０回路を他の論理回路と同種の
ゲートで作成することが出来る。
ゲートで作成することが出来る。
等の顕著な効果を奏することが出来る。
第１図は本発明の原理図、第２図は本発明によるネット
試験を説明するための図、第３図は２８０回路の構成例
の電気回路図、第４図はコンパレータのＬＳＩチップ内
での配置例を示す図、第５図はＬＳＩピン電圧測定の従
来例を示す図、第６図はＬＳＩピン電圧測定の他の従来
例を示す図、第７図は先願のシステム構成例を示すブロ
ック図、第８図はＬＳＩピンあたりの２８０回路を示す
図である。 １００・・・ないし１０３・・・ＬＳＩ、１２０・・・
論理回路、１２１・・・デコーダ、１２２・・・ＯＲゲ
ート、１２３・・・Ｎ。 Ｒゲート、１３０・・・ｐｓｏ回路、１３１ ・・・コ
ンパレータ、１３２・・・ＮＯＲゲート、２００・・・
テスタ、２１０・・・全体制御部、２１１・・・テスト
・パターン発生部、２１２・・・比較出力部、２１３・
・・リファレンス電圧発生部、２１４・・・ＬＳＩ／ピ
ン・アドレス発生部、２１５・・・物理テスタ信号割り
ふり部、２２０・・・ＬＳＩ／ピン電圧予期値データ・
ファール、２３０・・・結果格納ファイル、３００・・
・多層プリント基板、３１０・・・リファレンス電圧供
給層、３２０・・・コネクタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オ凄細月の原押七ツ見、Ｂ月する艮めの図第１図− コンへ〇レークのＬＳＩ＋・リア内で゛の西已１傅り第
４図 ＬＳＩ と１ン嘴紀７ＥＩＦす勤オヴＬ肩トイタリ第
５図 ＬＳＩ 口・ン１Ｌ刀Ｅ須り定−のイＣの従束イダ１」
糖乙図
試験を説明するための図、第３図は２８０回路の構成例
の電気回路図、第４図はコンパレータのＬＳＩチップ内
での配置例を示す図、第５図はＬＳＩピン電圧測定の従
来例を示す図、第６図はＬＳＩピン電圧測定の他の従来
例を示す図、第７図は先願のシステム構成例を示すブロ
ック図、第８図はＬＳＩピンあたりの２８０回路を示す
図である。 １００・・・ないし１０３・・・ＬＳＩ、１２０・・・
論理回路、１２１・・・デコーダ、１２２・・・ＯＲゲ
ート、１２３・・・Ｎ。 Ｒゲート、１３０・・・ｐｓｏ回路、１３１ ・・・コ
ンパレータ、１３２・・・ＮＯＲゲート、２００・・・
テスタ、２１０・・・全体制御部、２１１・・・テスト
・パターン発生部、２１２・・・比較出力部、２１３・
・・リファレンス電圧発生部、２１４・・・ＬＳＩ／ピ
ン・アドレス発生部、２１５・・・物理テスタ信号割り
ふり部、２２０・・・ＬＳＩ／ピン電圧予期値データ・
ファール、２３０・・・結果格納ファイル、３００・・
・多層プリント基板、３１０・・・リファレンス電圧供
給層、３２０・・・コネクタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オ凄細月の原押七ツ見、Ｂ月する艮めの図第１図− コンへ〇レークのＬＳＩ＋・リア内で゛の西已１傅り第
４図 ＬＳＩ と１ン嘴紀７ＥＩＦす勤オヴＬ肩トイタリ第
５図 ＬＳＩ 口・ン１Ｌ刀Ｅ須り定−のイＣの従束イダ１」
糖乙図
Claims (1)
- 【特許請求の範囲】 多層プリント基板（３００）と、 多層プリント基板（３００）に実装された複数個のＬＳ
Ｉ（１００）と を具備するＬＳＩシステムであって、 ＬＳＩ（１００）は、複数個のＬＳＩピン（１１０）と
、リファレンス電圧端子（１１１）と、ピン・スキャン
・アウト出力端子（１１２）と、ＬＳＩピン（１１０）
に１対１に対応するピン・スキャン・アウト回路（１３
０）とを有し、 各ピン・スキャン・アウト回路（１３０）は、対応する
ＬＳＩピンの電圧及びリファレンス電圧が入力されるコ
ンパレータ（１３１）と、コンパレータ（１３１）の出
力及びピン・セレクト信号が入力されるゲート（１３２
）とを備え、 更に、多層プリント基板（３００）がベタのリファレン
ス電圧供給層（３１０）を持ち、各ＬＳＩ（１００）の
リファレンス電圧端子（１１１）がリファレンス電圧供
給層（３１０）と接続されていることを特徴とするＬＳ
Ｉシステム。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123405A JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
| CA000600317A CA1301950C (en) | 1988-05-19 | 1989-05-15 | Lsi system including a plurality of lsi circuit chips mounted on a board |
| EP89304922A EP0343828B1 (en) | 1988-05-19 | 1989-05-16 | LSI system including a plurality of LSI circuit chips mounted on a board |
| DE89304922T DE68911374T2 (de) | 1988-05-19 | 1989-05-16 | LSI-System mit einer Vielzahl von auf einer Karte montierten LSI-Schaltungschips. |
| AU34862/89A AU596767B2 (en) | 1988-05-19 | 1989-05-17 | Lsi system including a plurality of lsi circuit chips mounted on a board |
| US07/354,364 US4949033A (en) | 1988-05-19 | 1989-05-19 | LSI system including a plurality of LSI circuit chips mounted on a board |
| KR8906733A KR920004536B1 (en) | 1988-05-19 | 1989-05-19 | Lsi system including a plurality of lsi circuit chips mounted on a board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123405A JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292272A true JPH01292272A (ja) | 1989-11-24 |
| JPH0746130B2 JPH0746130B2 (ja) | 1995-05-17 |
Family
ID=14859743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123405A Expired - Lifetime JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4949033A (ja) |
| EP (1) | EP0343828B1 (ja) |
| JP (1) | JPH0746130B2 (ja) |
| KR (1) | KR920004536B1 (ja) |
| AU (1) | AU596767B2 (ja) |
| CA (1) | CA1301950C (ja) |
| DE (1) | DE68911374T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196376A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 描画装置、描画方法および描画プログラム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394183A (ja) * | 1989-05-19 | 1991-04-18 | Fujitsu Ltd | 半導体集積回路の試験方法及び回路 |
| JP2760157B2 (ja) * | 1991-01-23 | 1998-05-28 | 日本電気株式会社 | Ｌｓｉテスト方法 |
| WO1992019052A1 (en) * | 1991-04-19 | 1992-10-29 | Vlsi Technology, Inc. | Mappable test structure for gate array circuit and method for testing the same |
| JPH05307619A (ja) * | 1991-05-16 | 1993-11-19 | Nec Corp | マイクロプロセッサのａｃ特性測定方法 |
| JP2936807B2 (ja) * | 1991-07-12 | 1999-08-23 | 日本電気株式会社 | 集積回路 |
| TWI269223B (en) * | 2005-04-25 | 2006-12-21 | Via Tech Inc | Method and related apparatus for calibrating signal driving parameters between chips |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3833853A (en) * | 1973-04-13 | 1974-09-03 | Honeywell Inf Systems | Method and apparatus for testing printed wiring boards having integrated circuits |
| DE2437673C3 (de) * | 1974-08-05 | 1978-04-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Vorrichtung zum Prüfen von Innenlagen mehrlagiger Leiterplatten |
| JPS53125771A (en) * | 1977-04-08 | 1978-11-02 | Toshiba Corp | Measuring unit for semiconductor |
| US4443278A (en) * | 1981-05-26 | 1984-04-17 | International Business Machines Corporation | Inspection of multilayer ceramic circuit modules by electrical inspection of green specimens |
| GB2104669A (en) * | 1981-08-06 | 1983-03-09 | Int Computers Ltd | Apparatus for testing electronic devices |
| FR2557701B1 (fr) * | 1983-12-28 | 1986-04-11 | Crouzet Sa | Dispositif de controle de continuite des circuits imprimes |
| JPS6173075A (ja) * | 1984-09-19 | 1986-04-15 | Hitachi Ltd | Ｌｓｉ論理状態抽出方式 |
| US4748403A (en) * | 1986-02-05 | 1988-05-31 | Hewlett-Packard Company | Apparatus for measuring circuit element characteristics with VHF signal |
| JPS63133072A (ja) * | 1986-11-26 | 1988-06-04 | Fujitsu Ltd | Ｌｓｉシステムテスト方式 |
-
1988
- 1988-05-19 JP JP63123405A patent/JPH0746130B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-15 CA CA000600317A patent/CA1301950C/en not_active Expired - Lifetime
- 1989-05-16 DE DE89304922T patent/DE68911374T2/de not_active Expired - Fee Related
- 1989-05-16 EP EP89304922A patent/EP0343828B1/en not_active Expired - Lifetime
- 1989-05-17 AU AU34862/89A patent/AU596767B2/en not_active Ceased
- 1989-05-19 US US07/354,364 patent/US4949033A/en not_active Expired - Fee Related
- 1989-05-19 KR KR8906733A patent/KR920004536B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196376A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 描画装置、描画方法および描画プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911374T2 (de) | 1994-04-14 |
| EP0343828B1 (en) | 1993-12-15 |
| CA1301950C (en) | 1992-05-26 |
| EP0343828A1 (en) | 1989-11-29 |
| DE68911374D1 (de) | 1994-01-27 |
| AU3486289A (en) | 1989-11-23 |
| US4949033A (en) | 1990-08-14 |
| KR900019186A (ko) | 1990-12-24 |
| KR920004536B1 (en) | 1992-06-08 |
| JPH0746130B2 (ja) | 1995-05-17 |
| AU596767B2 (en) | 1990-05-10 |
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