JPH0896598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0896598A JPH0896598A JP6227723A JP22772394A JPH0896598A JP H0896598 A JPH0896598 A JP H0896598A JP 6227723 A JP6227723 A JP 6227723A JP 22772394 A JP22772394 A JP 22772394A JP H0896598 A JPH0896598 A JP H0896598A
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【目的】 検査装置のドライバー・コンパレータ数に制
限されることなく、複数のＩ／Ｏに対する検査を同時に
行うことのできる半導体記憶装置を実現する。 【構成】 メモリセルと複数のＩ／Ｏとの間のデータバ
スに挿入されてこれを第１と第２のデータバスに分断す
るとともに第１および第２のデータバスを構成する複数
の信号線の接続状態を所定のＩ／Ｏ端子について１対１
接続または１対多接続と制御する分配回路とを有する半
導体記憶装置において、分配回路とメモリセルアレイと
の間の第２のデータバスに挿入されてこれを第２と第３
のデータバスに分断するとともに、第２および第３のデ
ータバスを構成する複数の信号線の接続状態を１対１接
続または多対１接続とするマルチプレクサ回路と、マル
チプレクサ回路におけるデータバス信号線の接続状態を
維持するために第２のデータバス出力をラッチしてマル
チプレクサ回路の制御入力とするラッチ回路とを有す
る。
限されることなく、複数のＩ／Ｏに対する検査を同時に
行うことのできる半導体記憶装置を実現する。 【構成】 メモリセルと複数のＩ／Ｏとの間のデータバ
スに挿入されてこれを第１と第２のデータバスに分断す
るとともに第１および第２のデータバスを構成する複数
の信号線の接続状態を所定のＩ／Ｏ端子について１対１
接続または１対多接続と制御する分配回路とを有する半
導体記憶装置において、分配回路とメモリセルアレイと
の間の第２のデータバスに挿入されてこれを第２と第３
のデータバスに分断するとともに、第２および第３のデ
ータバスを構成する複数の信号線の接続状態を１対１接
続または多対１接続とするマルチプレクサ回路と、マル
チプレクサ回路におけるデータバス信号線の接続状態を
維持するために第２のデータバス出力をラッチしてマル
チプレクサ回路の制御入力とするラッチ回路とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、入出力用の多数の入力ピンおよび出力ピンからな
るＩ／Ｏ端子を含むデータバスを備えた半導体記憶装置
に関する。
特に、入出力用の多数の入力ピンおよび出力ピンからな
るＩ／Ｏ端子を含むデータバスを備えた半導体記憶装置
に関する。
【０００２】
【従来の技術】図５は従来のメモリＩＣの構成を示すブ
ロック図、図６は図５中の一致・不一致回路５０５の構
成を示す回路図である。
ロック図、図６は図５中の一致・不一致回路５０５の構
成を示す回路図である。
【０００３】図５に示す従来例は、入出力用のＩ／Ｏ端
子５０１、DATA-INバッファ５０２、DATA-OUTバッファ
５０３、分配回路５０４、一致・不一致回路５０５、デ
ータバス５０６1，５０６2、デコーダ回路５０７、セン
スアンプ回路５０８、メモリセルアレイ５０９より構成
されている。データバス５０６1はＩ／Ｏ端子５０１と
分配回路５０４との間に設けられ、データバス５０６2
は分配回路５０４とデコーダ５０７との間に設けられて
いる。
子５０１、DATA-INバッファ５０２、DATA-OUTバッファ
５０３、分配回路５０４、一致・不一致回路５０５、デ
ータバス５０６1，５０６2、デコーダ回路５０７、セン
スアンプ回路５０８、メモリセルアレイ５０９より構成
されている。データバス５０６1はＩ／Ｏ端子５０１と
分配回路５０４との間に設けられ、データバス５０６2
は分配回路５０４とデコーダ５０７との間に設けられて
いる。
【０００４】データをメモリＩＣ書き込むときには、メ
モリＩＣの外部から"High"または"Low"の電気情報をＩ
／Ｏ端子５０１へ入力するとともにDATA-INバッファ５
０２へのＩＮ信号を"Low"とする。これにより、DATA-IN
バッファ５０２が活性化され、データバス５０６へ転送
する。また、選択信号ＣＡにより、デコーダ回路５０７
を選択し、各メモリのセンスアンプ回路５０８を介し
て、メモリセルアレイ５０９にデータを保存する。書き
込んだデータを出力するとき、センスアンプ５０８によ
りメモリセルデータを増幅し、デコーダ５０７によりデ
ータバス５０６2内のデータ信号線およびメモリセルア
レイ内のメモリセルが選択される。
モリＩＣの外部から"High"または"Low"の電気情報をＩ
／Ｏ端子５０１へ入力するとともにDATA-INバッファ５
０２へのＩＮ信号を"Low"とする。これにより、DATA-IN
バッファ５０２が活性化され、データバス５０６へ転送
する。また、選択信号ＣＡにより、デコーダ回路５０７
を選択し、各メモリのセンスアンプ回路５０８を介し
て、メモリセルアレイ５０９にデータを保存する。書き
込んだデータを出力するとき、センスアンプ５０８によ
りメモリセルデータを増幅し、デコーダ５０７によりデ
ータバス５０６2内のデータ信号線およびメモリセルア
レイ内のメモリセルが選択される。
【０００５】データ出力を行う場合には、DATA-OUTバッ
ファ５０３へのＯＵＴ信号を"Low"とする。これによりD
ATA-OUTバッファ５０３が活性化され、データバス５０
６1の信号を増幅し、Ｉ／Ｏ端子５０１からメモリＩＣ
外部に出力させる。
ファ５０３へのＯＵＴ信号を"Low"とする。これによりD
ATA-OUTバッファ５０３が活性化され、データバス５０
６1の信号を増幅し、Ｉ／Ｏ端子５０１からメモリＩＣ
外部に出力させる。
【０００６】メモリＩＣの電気的な検査をする際、メモ
リＩＣのＩ／Ｏピンと検査装置のドライバー／コンパレ
ータピンとは１対１で対応させる必要があるため、多数
のＩ／Ｏピンを持つメモリＩＣに対して検査装置にも同
数のドライバー／コンパレータピンを接続する必要があ
る。そのため、検査装置のドライバー／コンパレータピ
ンの数によって、多数Ｉ／ＯピンメモリＩＣの同時に測
定できるＩ／Ｏピンの個数が限られてしまう。
リＩＣのＩ／Ｏピンと検査装置のドライバー／コンパレ
ータピンとは１対１で対応させる必要があるため、多数
のＩ／Ｏピンを持つメモリＩＣに対して検査装置にも同
数のドライバー／コンパレータピンを接続する必要があ
る。そのため、検査装置のドライバー／コンパレータピ
ンの数によって、多数Ｉ／ＯピンメモリＩＣの同時に測
定できるＩ／Ｏピンの個数が限られてしまう。
【０００７】図５に示した従来例においては、同時に測
定できる個数を増やすために分配回路５０４、一致・不
一致回路５０５が設けられている。
定できる個数を増やすために分配回路５０４、一致・不
一致回路５０５が設けられている。
【０００８】図５に回路図が示される分配回路５０４
は、ゲートにテストモードであることを示すＴＥ信号が
共通に印加されるＮＭＯＳゲート６０１，６０３，６０
５と、通常状態を示すＮＯ信号がゲートに共通に印加さ
れるＮＭＯＳゲート６０２，６０４，６０６からなるも
ので、データバス５０６1を構成するデータバス信号線
ＤＢ１〜ＤＢ４と、データバス５０６2を構成するＤＢ
Ａ１〜ＤＢＡ４との接続状態を制御する。
は、ゲートにテストモードであることを示すＴＥ信号が
共通に印加されるＮＭＯＳゲート６０１，６０３，６０
５と、通常状態を示すＮＯ信号がゲートに共通に印加さ
れるＮＭＯＳゲート６０２，６０４，６０６からなるも
ので、データバス５０６1を構成するデータバス信号線
ＤＢ１〜ＤＢ４と、データバス５０６2を構成するＤＢ
Ａ１〜ＤＢＡ４との接続状態を制御する。
【０００９】ＮＭＯＳゲート６０１，６０３，６０５の
ソースにはデータバス信号線ＤＢ１が接続されてデータ
バス信号線ＤＢＡ１とされている。ＮＭＯＳゲート６０
２，６０４，６０６の各ソースにはデータバス信号線Ｄ
Ｂ２〜ＤＢ４がそれぞれ接続されている。ＮＭＯＳゲー
ト６０１と６０２、６０３と６０４、６０５と６０６の
各コレクタはそれぞれ共通に接続されて、データバス信
号線ＤＢＡ２〜ＤＢＡ４とされている。
ソースにはデータバス信号線ＤＢ１が接続されてデータ
バス信号線ＤＢＡ１とされている。ＮＭＯＳゲート６０
２，６０４，６０６の各ソースにはデータバス信号線Ｄ
Ｂ２〜ＤＢ４がそれぞれ接続されている。ＮＭＯＳゲー
ト６０１と６０２、６０３と６０４、６０５と６０６の
各コレクタはそれぞれ共通に接続されて、データバス信
号線ＤＢＡ２〜ＤＢＡ４とされている。
【００１０】上記のように構成される分配回路５０４に
おいて、テストモードであるかどうかを示すＴＥ信号
を"Low"とし、通常状態を示すＮＯ信号を"High"とした
ときに、ＮＯ信号につながるＮＭＯＳゲート６０２，６
０４，６０６が非導通状態となり、ＴＥ信号につながる
ＮＭＯＳゲート６０１，６０３，６０５は導通状態とな
って、データバス信号線ＤＢ１〜ＤＢ４のそれぞれはデ
ータバス信号線ＤＢＡ１〜ＤＢＡ４に接続され、データ
バス５０６1，５０６2は等しい内容となる。
おいて、テストモードであるかどうかを示すＴＥ信号
を"Low"とし、通常状態を示すＮＯ信号を"High"とした
ときに、ＮＯ信号につながるＮＭＯＳゲート６０２，６
０４，６０６が非導通状態となり、ＴＥ信号につながる
ＮＭＯＳゲート６０１，６０３，６０５は導通状態とな
って、データバス信号線ＤＢ１〜ＤＢ４のそれぞれはデ
ータバス信号線ＤＢＡ１〜ＤＢＡ４に接続され、データ
バス５０６1，５０６2は等しい内容となる。
【００１１】ＮＯ信号を"Low"とし、ＴＥ信号を"High"
とすると、ＮＯ信号につながるＮＭＯＳゲート６０２，
６０４，６０６が導通状態、ＴＥ信号につながるＮＭＯ
Ｓゲート６０１，６０３，６０５は非導通状態となり、
一本のデータバス信号線ＤＢ１が複数のデータバス信号
線ＤＢＡ１〜ＤＢＡ４に接続され、同時に４つのメモリ
セルにデータが保存される。
とすると、ＮＯ信号につながるＮＭＯＳゲート６０２，
６０４，６０６が導通状態、ＴＥ信号につながるＮＭＯ
Ｓゲート６０１，６０３，６０５は非導通状態となり、
一本のデータバス信号線ＤＢ１が複数のデータバス信号
線ＤＢＡ１〜ＤＢＡ４に接続され、同時に４つのメモリ
セルにデータが保存される。
【００１２】本従来例においては、上記のように一本の
データバス信号線ＤＢ１が複数のデータバス信号線ＤＢ
Ａ１〜ＤＢＡ４に接続された状態としてメモリ動作が正
常であるかの電気的な検査が行われる。
データバス信号線ＤＢ１が複数のデータバス信号線ＤＢ
Ａ１〜ＤＢＡ４に接続された状態としてメモリ動作が正
常であるかの電気的な検査が行われる。
【００１３】電気的な検査は、メモリセルアレイ１０９
内の各メモリセルの記憶内容をすべて"High"または"Lo
w"のいずれかとして行われる。これらの各記憶内容をメ
モリＩＣ外部に出力するとき、各メモリセルに保持され
たデータはデータバス信号線ＤＢＡ１〜ＤＢＡ４へ出力
し、一致・不一致回路５０５に入力される。ＴＥ信号
が、"High"のとき、一致・不一致回路５０５が動作し、
すべてのメモリセルの記憶内容が設定されたレベルと一
致するかどうかを判定する。もし一致するなら"High"、
不一致なら"Low"をDATA-OUTバッファ５０３へ出力す
る。DATA-OUTバッファ５０３では、一致・不一致回路５
０５の出力が"High"であるならばＤＢＡ１データを増幅
し、Ｉ／Ｏ端子５０１からメモリＩＣ外部に出力す
る。"Low"であるならば、"High-z"（中間電位）をＩ／
Ｏ端子５０１から出力する。装置利用者は、このＩ／Ｏ
端子５０１の出力を確認することにより、メモリ動作の
不具合を確認する。
内の各メモリセルの記憶内容をすべて"High"または"Lo
w"のいずれかとして行われる。これらの各記憶内容をメ
モリＩＣ外部に出力するとき、各メモリセルに保持され
たデータはデータバス信号線ＤＢＡ１〜ＤＢＡ４へ出力
し、一致・不一致回路５０５に入力される。ＴＥ信号
が、"High"のとき、一致・不一致回路５０５が動作し、
すべてのメモリセルの記憶内容が設定されたレベルと一
致するかどうかを判定する。もし一致するなら"High"、
不一致なら"Low"をDATA-OUTバッファ５０３へ出力す
る。DATA-OUTバッファ５０３では、一致・不一致回路５
０５の出力が"High"であるならばＤＢＡ１データを増幅
し、Ｉ／Ｏ端子５０１からメモリＩＣ外部に出力す
る。"Low"であるならば、"High-z"（中間電位）をＩ／
Ｏ端子５０１から出力する。装置利用者は、このＩ／Ｏ
端子５０１の出力を確認することにより、メモリ動作の
不具合を確認する。
【００１４】
【発明が解決しようとする課題】上述した従来のメモリ
ＩＣでは、Ｉ／Ｏ端子に接続される１本のデータバスを
複数のデータバスに接続し、不一致のときには複数のデ
ータバス出力を１本のデータバスよりて出力する構成で
あるため、特定のデータバス出力が不良であるとき、そ
のデータバスに連なる特定のメモリセルの読み書き動作
を確認できず、全データバスを不良と判定してしまうと
いう問題点があった。
ＩＣでは、Ｉ／Ｏ端子に接続される１本のデータバスを
複数のデータバスに接続し、不一致のときには複数のデ
ータバス出力を１本のデータバスよりて出力する構成で
あるため、特定のデータバス出力が不良であるとき、そ
のデータバスに連なる特定のメモリセルの読み書き動作
を確認できず、全データバスを不良と判定してしまうと
いう問題点があった。
【００１５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、検査装置のド
ライバー・コンパレータ数に制限されることなく、複数
のＩ／Ｏ（データバス信号線を含むメモリセル）のそれ
ぞれに対する検査を同時に行うことのできる半導体記憶
装置を実現することを目的とする。
る問題点に鑑みてなされたものであって、検査装置のド
ライバー・コンパレータ数に制限されることなく、複数
のＩ／Ｏ（データバス信号線を含むメモリセル）のそれ
ぞれに対する検査を同時に行うことのできる半導体記憶
装置を実現することを目的とする。
【００１６】
【課題を解決するための手順】本発明の半導体記憶装置
は、メモリセルに格納されたデータを伝送するためのデ
ータバスと、前記データバスを介するメモリセルへのデ
ータの書込みおよび読み出しを行うための複数のＩ／Ｏ
端子と、前記メモリセルと複数のＩ／Ｏとの間のデータ
バスに挿入されてこれを第１のデータバスと第２のデー
タバスとに分断するとともに第１および第２のデータバ
スを構成する複数のデータバス信号線の接続状態を所定
のＩ／Ｏ端子について１対１接続または１対多接続と制
御する分配回路とを有する半導体記憶装置において、前
記分配回路とメモリセルアレイとの間の第２のデータバ
スに挿入されてこれを第２のデータバスと第３のデータ
バスとに分断するとともに、第２および第３のデータバ
スを構成する複数のデータバス信号線の接続状態を１対
１接続または多対１接続とするマルチプレクサ回路と、
前記マルチプレクサ回路におけるデータバス信号線の接
続状態を維持するために第２のデータバス出力をラッチ
して前記マルチプレクサ回路の制御入力とするラッチ回
路とを有することを特徴とする。
は、メモリセルに格納されたデータを伝送するためのデ
ータバスと、前記データバスを介するメモリセルへのデ
ータの書込みおよび読み出しを行うための複数のＩ／Ｏ
端子と、前記メモリセルと複数のＩ／Ｏとの間のデータ
バスに挿入されてこれを第１のデータバスと第２のデー
タバスとに分断するとともに第１および第２のデータバ
スを構成する複数のデータバス信号線の接続状態を所定
のＩ／Ｏ端子について１対１接続または１対多接続と制
御する分配回路とを有する半導体記憶装置において、前
記分配回路とメモリセルアレイとの間の第２のデータバ
スに挿入されてこれを第２のデータバスと第３のデータ
バスとに分断するとともに、第２および第３のデータバ
スを構成する複数のデータバス信号線の接続状態を１対
１接続または多対１接続とするマルチプレクサ回路と、
前記マルチプレクサ回路におけるデータバス信号線の接
続状態を維持するために第２のデータバス出力をラッチ
して前記マルチプレクサ回路の制御入力とするラッチ回
路とを有することを特徴とする。
【００１７】この場合、マルチプレクサ回路とラッチ回
路との間に設けられ、前記マルチプレクサ回路の制御入
力を強制的に固定とし、マルチプレクサ回路におけるデ
ータバス信号線の接続状態を維持させるデータ固定回路
を設けてもよい。
路との間に設けられ、前記マルチプレクサ回路の制御入
力を強制的に固定とし、マルチプレクサ回路におけるデ
ータバス信号線の接続状態を維持させるデータ固定回路
を設けてもよい。
【００１８】
【作用】本発明の半導体記憶装置においては、第１のデ
ータバスと第２のデータバスについては分配回路により
１対１接続または１対多接続が可能となり、また、第２
のデータバスと第３のデータバスについてはマルチプレ
クサ回路により１対１接続または多対１接続することが
可能となっている。通常のテスト時には、第１のデータ
バスと第２のデータバスを１対多接続、第２のデータバ
スと第３のデータバスを多対１接続することにより、先
述した従来例と同様のテストを行うことができる。この
状態で不良が発見された場合、本発明の半導体記憶装置
においては、第２のデータバスと第３のデータバス多対
１接続することができるので、このような接続状態とし
て不良のメモリセルを特定することができる。
ータバスと第２のデータバスについては分配回路により
１対１接続または１対多接続が可能となり、また、第２
のデータバスと第３のデータバスについてはマルチプレ
クサ回路により１対１接続または多対１接続することが
可能となっている。通常のテスト時には、第１のデータ
バスと第２のデータバスを１対多接続、第２のデータバ
スと第３のデータバスを多対１接続することにより、先
述した従来例と同様のテストを行うことができる。この
状態で不良が発見された場合、本発明の半導体記憶装置
においては、第２のデータバスと第３のデータバス多対
１接続することができるので、このような接続状態とし
て不良のメモリセルを特定することができる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の構成を示す
ブロック図である。
て説明する。図１は本発明の第１の実施例の構成を示す
ブロック図である。
【００２０】本実施例は、図５に示した従来例における
分配回路５０４を分配・圧縮回路１０４とし、付加回路
１１０を設けたものである。図１中のＩ／Ｏ端子１０
１、DATA-INバッファ１０２、DATA-OUTバッファ１０
３、一致・不一致回路１０５、データバス１０６1〜１
０６3、デコーダ１０７、センスアンプ１０８およびメ
モリセルアレイ１０９のそれぞれは、図５に示したＩ／
Ｏ端子５０１、DATA-INバッファ５０２、DATA-OUTバッ
ファ５０３、一致・不一致回路５０５、データバス５０
６1，５０６2、デコーダ５０７、センスアンプ５０８お
よびメモリセルアレイ５０９のそれぞれと同様であるた
めに説明は省略する。
分配回路５０４を分配・圧縮回路１０４とし、付加回路
１１０を設けたものである。図１中のＩ／Ｏ端子１０
１、DATA-INバッファ１０２、DATA-OUTバッファ１０
３、一致・不一致回路１０５、データバス１０６1〜１
０６3、デコーダ１０７、センスアンプ１０８およびメ
モリセルアレイ１０９のそれぞれは、図５に示したＩ／
Ｏ端子５０１、DATA-INバッファ５０２、DATA-OUTバッ
ファ５０３、一致・不一致回路５０５、データバス５０
６1，５０６2、デコーダ５０７、センスアンプ５０８お
よびメモリセルアレイ５０９のそれぞれと同様であるた
めに説明は省略する。
【００２１】データラッチ回路１１１，１１２およびマ
ルチプレクサ回路１１３から構成される付加回路１１０
は、分配・圧縮回路１０４とデコーダ１０７との間に配
置されている。各データラッチ回路１１１，１１２はデ
ータバス１０６に出力される各データをラッチ信号ＲＡ
１，ＲＡ２の出力内容に応じてラッチし、該ラッチ内容
であるＭＡ１〜ＭＡ８，ＭＢ１〜ＭＢ８をマルチプレク
サ回路１１３へ出力する。
ルチプレクサ回路１１３から構成される付加回路１１０
は、分配・圧縮回路１０４とデコーダ１０７との間に配
置されている。各データラッチ回路１１１，１１２はデ
ータバス１０６に出力される各データをラッチ信号ＲＡ
１，ＲＡ２の出力内容に応じてラッチし、該ラッチ内容
であるＭＡ１〜ＭＡ８，ＭＢ１〜ＭＢ８をマルチプレク
サ回路１１３へ出力する。
【００２２】分配・圧縮回路１０４とＩ／Ｏ端子１０１
との間のデータバス１０６1、分配・圧縮回路１０４と
マルチプレクサ回路１１３との間のデータバス１０６2
のそれぞれはデータバス信号線ＤＢ１〜ＤＢ４，ＤＢＡ
１〜ＤＢＡ４から構成され、マルチプレクサ回路１１３
とデコーダ１０７との間のデータバス１０６3はデータ
バス信号線ＤＢＢ１〜ＤＢＢ４より構成されている。
との間のデータバス１０６1、分配・圧縮回路１０４と
マルチプレクサ回路１１３との間のデータバス１０６2
のそれぞれはデータバス信号線ＤＢ１〜ＤＢ４，ＤＢＡ
１〜ＤＢＡ４から構成され、マルチプレクサ回路１１３
とデコーダ１０７との間のデータバス１０６3はデータ
バス信号線ＤＢＢ１〜ＤＢＢ４より構成されている。
【００２３】図２および図３はマルチプレクサ回路１１
４の構成を示す回路図である。マルチプレクサ回路１１
４は図示するように複数のマルチプレクサから構成され
るもので、各マルチプレクサは図２に示すようにＮＭＯ
Ｓゲート２１４と、複数のゲート１３、ＮＡＮＤゲート
２１７およびバッファ素子から構成されている。
４の構成を示す回路図である。マルチプレクサ回路１１
４は図示するように複数のマルチプレクサから構成され
るもので、各マルチプレクサは図２に示すようにＮＭＯ
Ｓゲート２１４と、複数のゲート１３、ＮＡＮＤゲート
２１７およびバッファ素子から構成されている。
【００２４】上記のように構成されるマルチプレルサ回
路１１４では、各ラッチ出力毎に（図２に示す例ではＭ
Ａ１，ＭＢ１）マルチプレクス動作を行うものであり、
データバス信号線ＤＢＡ１〜ＤＢＡ４のいずれかをデー
タバス信号線ＤＢＢ１〜ＤＢＢ４として出力する。
路１１４では、各ラッチ出力毎に（図２に示す例ではＭ
Ａ１，ＭＢ１）マルチプレクス動作を行うものであり、
データバス信号線ＤＢＡ１〜ＤＢＡ４のいずれかをデー
タバス信号線ＤＢＢ１〜ＤＢＢ４として出力する。
【００２５】次に、電気的な検査を行うときの本実施例
の動作について説明する。
の動作について説明する。
【００２６】まず、ラッチ信号ＲＡ１はラッチ信号ＲＡ
１が"High"から"Low"に変化したときに、各データラッ
チ回路１１１，１１２に接続されるデータバス信号線Ｄ
ＢＡ１〜４信号をラッチ回路１１１に取り込み、このと
きのデータバスの内容であるＭＡ１〜ＭＡ４信号を保持
し、マルチプレクサ回路１１４へ出力する。ラッチ回路
１１２も同様に、ラッチ信号ＲＡ２が"High"から"Low"
に変化したときに、データを保持し、ＤＢＡ１〜ＤＢＡ
４の信号をマルチプレクサ回路に出力する。
１が"High"から"Low"に変化したときに、各データラッ
チ回路１１１，１１２に接続されるデータバス信号線Ｄ
ＢＡ１〜４信号をラッチ回路１１１に取り込み、このと
きのデータバスの内容であるＭＡ１〜ＭＡ４信号を保持
し、マルチプレクサ回路１１４へ出力する。ラッチ回路
１１２も同様に、ラッチ信号ＲＡ２が"High"から"Low"
に変化したときに、データを保持し、ＤＢＡ１〜ＤＢＡ
４の信号をマルチプレクサ回路に出力する。
【００２７】図２に示す構成のマルチプレクサ回路１１
４は、初期状態Ｅ信号が"High"のとき、ＮＭＯＳゲート
２１４が導通状態になり、マルチプレクサ回路２０１
は、ＤＢＡ１とＤＢＢ１とが接続され、ゲート２１３は
すべて非導通状態となる。図３に示すマルチプレクサ回
路３０２，３０３，３０４は、それぞれＤＢＡ２をＤＢ
Ｂ２、ＤＢＡ３をＤＢＢ３、ＤＢＡ４をＤＢＢ４に接続
する。
４は、初期状態Ｅ信号が"High"のとき、ＮＭＯＳゲート
２１４が導通状態になり、マルチプレクサ回路２０１
は、ＤＢＡ１とＤＢＢ１とが接続され、ゲート２１３は
すべて非導通状態となる。図３に示すマルチプレクサ回
路３０２，３０３，３０４は、それぞれＤＢＡ２をＤＢ
Ｂ２、ＤＢＡ３をＤＢＢ３、ＤＢＡ４をＤＢＢ４に接続
する。
【００２８】Ｅ信号が"Low"のとき、ＮＭＯＳゲート２
１４は、非導通状態となり、ＮＡＮＤゲート２１７は活
性状態となる。マルチプレクサ回路２０１で、ＭＡ１
が"Low"、ＭＢ１が"Low"のとき、ＤＢＡ１につながるゲ
ート２１３が導通状態になる。他のゲートは、非導通状
態となり、ＤＢＢ１はＤＢＡ１に接続される。同様に、
マルチプレクサ回路３０２〜３０４でも、ＭＡ２〜ＭＡ
４が"Low"、ＭＢ２〜ＭＢ４が"Low"のとき、ＤＢＡ２〜
ＤＢＡ４がＤＢＢ１にすべて接続される。この結果、デ
ータバス信号線ＤＢ１は、分配・圧縮回路１０４でＤＢ
Ａ１〜ＤＢＡ４に分配され、マルチプレクサ回路１１４
で、再びＤＢＢ１に接続されることとなる。
１４は、非導通状態となり、ＮＡＮＤゲート２１７は活
性状態となる。マルチプレクサ回路２０１で、ＭＡ１
が"Low"、ＭＢ１が"Low"のとき、ＤＢＡ１につながるゲ
ート２１３が導通状態になる。他のゲートは、非導通状
態となり、ＤＢＢ１はＤＢＡ１に接続される。同様に、
マルチプレクサ回路３０２〜３０４でも、ＭＡ２〜ＭＡ
４が"Low"、ＭＢ２〜ＭＢ４が"Low"のとき、ＤＢＡ２〜
ＤＢＡ４がＤＢＢ１にすべて接続される。この結果、デ
ータバス信号線ＤＢ１は、分配・圧縮回路１０４でＤＢ
Ａ１〜ＤＢＡ４に分配され、マルチプレクサ回路１１４
で、再びＤＢＢ１に接続されることとなる。
【００２９】上記のような接続が可能な本実施例におい
ては、検査装置を用いて簡単なテストパターンで試験を
行い、ＤＢＢ１につながるデコーダ１０７、センスアン
プ１０８、メモリセルアレイ１０９の読み書き動作を確
認する。次に、ＭＡ、ＭＢ信号を変化させ、マルチプレ
クサ回路１１４にてＤＢＡ１をＤＢＢ２〜ＤＢＢ４の順
に接続させて同様な動作試験を繰り返し、どのデータバ
スにつながるセルが不良であるかを検出する。
ては、検査装置を用いて簡単なテストパターンで試験を
行い、ＤＢＢ１につながるデコーダ１０７、センスアン
プ１０８、メモリセルアレイ１０９の読み書き動作を確
認する。次に、ＭＡ、ＭＢ信号を変化させ、マルチプレ
クサ回路１１４にてＤＢＡ１をＤＢＢ２〜ＤＢＢ４の順
に接続させて同様な動作試験を繰り返し、どのデータバ
スにつながるセルが不良であるかを検出する。
【００３０】仮にＤＢＢ２が不良ラインとする。データ
バス信号線ＤＢＡ１をＤＢＢ１、ＤＢＡ３をＤＢＢ３、
ＤＢＡ４をＤＢＢ４に接続する。ＤＢＡ２は、データバ
ス信号線ＤＢＢ１に切り替える。この結果、不良データ
バス信号線ＤＢＢ２を試験対象から切り放すことがで
き、一本のＩ／Ｏ端子にて全てのＩ／Ｏの検査を行うこ
とができる。
バス信号線ＤＢＡ１をＤＢＢ１、ＤＢＡ３をＤＢＢ３、
ＤＢＡ４をＤＢＢ４に接続する。ＤＢＡ２は、データバ
ス信号線ＤＢＢ１に切り替える。この結果、不良データ
バス信号線ＤＢＢ２を試験対象から切り放すことがで
き、一本のＩ／Ｏ端子にて全てのＩ／Ｏの検査を行うこ
とができる。
【００３１】図４は本発明の第２の実施例の要部構成を
示す回路図である。本実施例は、第１の実施例における
データラッチ回路１１１（および１１２）の出力部に不
良のＩ／Ｏを切り離すためのデータ固定回路を設けたも
のである。この他の構成は第１の実施例と同様であるた
めに、図４にはデータ固定回路のみを示す。
示す回路図である。本実施例は、第１の実施例における
データラッチ回路１１１（および１１２）の出力部に不
良のＩ／Ｏを切り離すためのデータ固定回路を設けたも
のである。この他の構成は第１の実施例と同様であるた
めに、図４にはデータ固定回路のみを示す。
【００３２】本実施例のデータ固定回路は、ＮＭＯＳゲ
ート４１３1〜４１３3、抵抗４１４ 1，４１４2、４１６
1，４１６2、コンデンサ４１５より構成されている。
ート４１３1〜４１３3、抵抗４１４ 1，４１４2、４１６
1，４１６2、コンデンサ４１５より構成されている。
【００３３】データラッチ回路１１１とマルチプレクサ
回路１１３とはＮＭＯＳゲート４１３1を介して接続さ
れている。ＮＭＯＳゲート４１３1，４１３2のゲートは
共通にポリシリコン抵抗４１４1を介して電源電位に接
続される。ＮＭＯＳゲート４１３2のソースは接地さ
れ、コレクタはＮＭＯＳゲート４１３3のゲートと共通
に抵抗４１６1を介して電源電位に接続されている。Ｎ
ＭＯＳゲート４１３3のコレクタはマルチプレクサ回路
１１３の出力に接続され、ソースはバッファを介して節
点Ａに接続されている。節点Ａはポリシリコン抵抗４１
４2を介して電源電位に接続され、また、並列に設けら
れたコンデンサ４１５および抵抗４１６2を介して接地
されている。
回路１１３とはＮＭＯＳゲート４１３1を介して接続さ
れている。ＮＭＯＳゲート４１３1，４１３2のゲートは
共通にポリシリコン抵抗４１４1を介して電源電位に接
続される。ＮＭＯＳゲート４１３2のソースは接地さ
れ、コレクタはＮＭＯＳゲート４１３3のゲートと共通
に抵抗４１６1を介して電源電位に接続されている。Ｎ
ＭＯＳゲート４１３3のコレクタはマルチプレクサ回路
１１３の出力に接続され、ソースはバッファを介して節
点Ａに接続されている。節点Ａはポリシリコン抵抗４１
４2を介して電源電位に接続され、また、並列に設けら
れたコンデンサ４１５および抵抗４１６2を介して接地
されている。
【００３４】上記のように構成された本実施例のデータ
固定回路において、不良のＩ／Ｏを永久に外部から切り
放すため、ウエハ検査の際、抵抗４１６1，４１６2にレ
ーザ光を照射して切断する。これにより、ＮＭＯＳゲー
ト４１３1が非導通状態となり、ＮＭＯＳゲート４１３2
が導通状態となる。この状態で、抵抗４１６2を切断し
た場合には、節点Ａは接地電位となり、ラッチ回路１１
１の出力ＭＡは、"Low"に固定される。抵抗４１６2を切
断しない場合、抵抗４１６2として抵抗４１４2に比較し
て十分大きな抵抗値を有するものが用いられているた
め、節点Ａは電源電位となりラッチ回路１１１の出力Ｍ
Ａは、"High"となる。
固定回路において、不良のＩ／Ｏを永久に外部から切り
放すため、ウエハ検査の際、抵抗４１６1，４１６2にレ
ーザ光を照射して切断する。これにより、ＮＭＯＳゲー
ト４１３1が非導通状態となり、ＮＭＯＳゲート４１３2
が導通状態となる。この状態で、抵抗４１６2を切断し
た場合には、節点Ａは接地電位となり、ラッチ回路１１
１の出力ＭＡは、"Low"に固定される。抵抗４１６2を切
断しない場合、抵抗４１６2として抵抗４１４2に比較し
て十分大きな抵抗値を有するものが用いられているた
め、節点Ａは電源電位となりラッチ回路１１１の出力Ｍ
Ａは、"High"となる。
【００３５】上記構成のデータ固定回路を、データラッ
チ回路の各出力に設けらることにより上記の場合と同様
に、ＭＡ２〜４、ＭＢ１〜４も同様に、任意にデータを
組み替え、固定することができる。
チ回路の各出力に設けらることにより上記の場合と同様
に、ＭＡ２〜４、ＭＢ１〜４も同様に、任意にデータを
組み替え、固定することができる。
【００３６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するよな効果を奏する。
いるので、以下に記載するよな効果を奏する。
【００３７】請求項１に記載したものにおいては、多数
Ｉ／ＯピンのメモリＩＣの特定のデータバスに不良が存
在しても、メモリＩＣ内部でデータを切り替え、不良デ
ータバスをマスクすることができ、検査装置のドライバ
ー・コンパレータ数に制限されることなく同時検査を行
うことができる効果がある。
Ｉ／ＯピンのメモリＩＣの特定のデータバスに不良が存
在しても、メモリＩＣ内部でデータを切り替え、不良デ
ータバスをマスクすることができ、検査装置のドライバ
ー・コンパレータ数に制限されることなく同時検査を行
うことができる効果がある。
【００３８】請求項２に記載のものにおいては、上記効
果に加えて、メモリＩＣ内部で、データバスを任意に組
み替えることができるという効果が得られる。
果に加えて、メモリＩＣ内部で、データバスを任意に組
み替えることができるという効果が得られる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第１の実施例中のマルチプレクサの構
成を示す回路図である。
成を示す回路図である。
【図３】本発明の第１の実施例中のマルチプレクサの構
成を示す回路図である。
成を示す回路図である。
【図４】本発明の第２の実施例の要部構成を示す回路図
である。
である。
【図５】従来例の構成を示すブロック図である。
【図６】従来例の要部構成を示す回路図である。
１０１ Ｉ／Ｏ端子 １０２ DATA-INバッファ １０３ DATA-OUTバッファ １０４ 分配回路 １０５ −致・不一致回路 １０６1〜１０６3 データバス １０７ デコーダ １０８ センスアンプ １０９ メモリセルアレイ １１０ 付加回路 １１１，１１２ データラツチ回路 １１３，２０１，３０２〜３０４ マルチプレクサ回路 ２１３ ゲート ２１４，４１３1，４１３2 ＮＭＯＳゲート ２１７ ＮＡＮＤゲート ４１５ コンデンサ ４１４1，４１４2，４１６1，４１６2 抵抗
Claims (2)
- 【請求項１】 メモリセルに格納されたデータを伝送す
るためのデータバスと、前記データバスを介するメモリ
セルへのデータの書込みおよび読み出しを行うための複
数のＩ／Ｏ端子と、前記メモリセルと複数のＩ／Ｏとの
間のデータバスに挿入されてこれを第１のデータバスと
第２のデータバスとに分断するとともに第１および第２
のデータバスを構成する複数のデータバス信号線の接続
状態を所定のＩ／Ｏ端子について１対１接続または１対
多接続と制御する分配回路とを有する半導体記憶装置に
おいて、 前記分配回路とメモリセルアレイとの間の第２のデータ
バスに挿入されてこれを第２のデータバスと第３のデー
タバスとに分断するとともに、第２および第３のデータ
バスを構成する複数のデータバス信号線の接続状態を１
対１接続または多対１接続とするマルチプレクサ回路
と、 前記マルチプレクサ回路におけるデータバス信号線の接
続状態を維持するために第２のデータバス出力をラッチ
して前記マルチプレクサ回路の制御入力とするラッチ回
路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 マルチプレクサ回路とラッチ回路との間に設けられ、前
記マルチプレクサ回路の制御入力を強制的に固定とし、
マルチプレクサ回路におけるデータバス信号線の接続状
態を維持させるデータ固定回路を有することを特徴とす
る半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227723A JP2616712B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体記憶装置 |
| KR1019950031142A KR100186848B1 (ko) | 1994-09-22 | 1995-09-21 | 반도체 메모리 장치 |
| US08/532,881 US5563830A (en) | 1994-09-22 | 1995-09-22 | Semiconductor memory device with data bus having plurality of I/O pins and with circuitry having latching and multiplexing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227723A JP2616712B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896598A true JPH0896598A (ja) | 1996-04-12 |
| JP2616712B2 JP2616712B2 (ja) | 1997-06-04 |
Family
ID=16865353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227723A Expired - Lifetime JP2616712B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563830A (ja) |
| JP (1) | JP2616712B2 (ja) |
| KR (1) | KR100186848B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044663B2 (ja) * | 1998-02-25 | 2008-02-06 | 富士通株式会社 | 半導体装置 |
| KR100329734B1 (ko) * | 1998-04-03 | 2002-06-20 | 박종섭 | 어드레스입력및데이터입력용으로동일단자를겸용하는반도체메모리장치 |
| US7010733B2 (en) * | 2002-10-09 | 2006-03-07 | International Business Machines Corporation | Parametric testing for high pin count ASIC |
| US20170323239A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Constrained time computing control system to simulate and optimize aircraft operations with dynamic thermodynamic state and asset utilization attainment |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153293A (ja) * | 1982-03-05 | 1983-09-12 | Hitachi Ltd | 半導体メモリ |
| JPH02148499A (ja) * | 1988-11-29 | 1990-06-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0352200A (ja) * | 1989-07-19 | 1991-03-06 | Hitachi Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845713B2 (ja) * | 1993-03-12 | 1999-01-13 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| US5383157A (en) * | 1993-08-06 | 1995-01-17 | Cypress Semiconductor Corporation | Parallel TESTMODE |
-
1994
- 1994-09-22 JP JP6227723A patent/JP2616712B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-21 KR KR1019950031142A patent/KR100186848B1/ko not_active IP Right Cessation
- 1995-09-22 US US08/532,881 patent/US5563830A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153293A (ja) * | 1982-03-05 | 1983-09-12 | Hitachi Ltd | 半導体メモリ |
| JPH02148499A (ja) * | 1988-11-29 | 1990-06-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0352200A (ja) * | 1989-07-19 | 1991-03-06 | Hitachi Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960011705A (ko) | 1996-04-20 |
| KR100186848B1 (ko) | 1999-05-15 |
| JP2616712B2 (ja) | 1997-06-04 |
| US5563830A (en) | 1996-10-08 |
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