KR100186848B1 - 반도체 메모리 장치 - Google Patents

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Abstract

개시된 반도체 메모리 장치는 데이타 버스(106), I/O 단자(101), 분배 회로(104), 멀티플렉서 회로(113), 및 래칭 회로(111,112)를 구비하고 있다. 상기 데이타 버스는 다수의 I/O 핀을 구비한다. 상기 분배 회로(104)는 상기 데이타 버스를, 데이타 버스 신호 라인(DB1 내지 DB4, DBA1 내지 DBA4)으로 구성된 제 1 데이타 버스(1061)와 제 2 데이타 버스(1062)로 분할하며, 소정의 I/O 핀에 대해 일대일 접속 상태 또는 일대다 접속 상태 중의 하나의 상태가 되도록 상기 데이타 버스 신호 라인의 접속 상태를 제어한다. 상기 멀티플렉서 회로(113)는 상기 분배 회로와 상기 메모리 셀 어레이 사이의 상기 데이타 버스를, 데이타 버스 신호 라인(DB1 내지 DB4, DBA1 내지 DBA4)으로 구성된 제 2 데이타 버스(1062)와 제 3 데이타 버스(1063)로 분할 하며, 일대일 접속 상태 또는 다대일 접속 상태 중의 어느 하나의 상태가 되도록 상기 데이타 버스 신호의 접속 상태를 제어한다. 상기 래칭 회로(111,112)는 상기 제 2 데이타 버스(1062)로 부터 출력된 신호를 래치시키며, 제어 신호로서의 신호를 상기 멀티플렉서 회로(113)에 입력시킨다. 다수의 I/O 핀에 대한 각각의 테스팅 동작은 구동기/비교기의 갯수에 의해 제한됨이 없이 행해질 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세히는 입출력을 위한 다수의 I/O 핀을 갖는 I/O 단자를 구비한 데이타 버스가 제공되는 반도체 메모리 장치에 관한 것이다.
(2) 관련 기술
본 발명과 관련한 종류의 반도체 메모리 장치는 제 1 도에 도시된 바와 같이, 입출력용 I/O 단자(501), 데이타 입력 버퍼(502), 데이타 출력 버퍼(503), 분배 회로(504), 일치 회로(505), 데이타 버스(5061, 5062), 디코더 회로(507), 센스 증폭기 회로(508), 및 메모리 셀 어레이(509)를 구비한다. 상기 I/O 단기(501)와 상기 분배 회로(504) 사이에는 데이타 버스(5061)가 제공되며, 상기 분배 회로(504)와 상기 디코더 회로(507) 사이에는 데이타 버스(5062)가 제공된다.
데이타가 메모리 IC 에 기록될때, 하이 또는 로우의 전기적 데이타 신호는 상기 메모리 IC 의 외부의 상기 I/O 단자(501)에 입력되는 동시에, 상기 데이타 입력 버퍼(502)에 대한 IN 신호는 로우로 된다. 이러한 방식으로, 상기 데이타 입력 버퍼(502)가 활성되며, 상기 전기적 데이타 신호는 상기 데이타 버스(5061)에 전송된다. 또한, 셀렉트 신호(CA)에 의해 상기 디코더 회로(507)가 선택되며 데이타는 각 메모리의 센스 증폭기(508)를 통해 상기 메모리 셀 어레이내에 유지된다. 상기 기록된 데이타를 출력하기 위해서는 상기 메모리 셀 데이타가 상기 센스 증폭기(508)에 의해 증폭되며 상기 데이타 버스(5062) 내의 데이타 신호 라인 및 상기 메모리 셀 어레이내에 메모리 셀들은 상기 메모리 셀 어레이내의 메모리 셀들은 상기 디코더 회로(507)에 의해 선택된다.
데이타를 출력하기 위해서는, 상기 데이타 출력 버퍼(503)에 대한 OUT 신호가 활성되며 상기 데이타 버스(5061)의 신호는 증폭되어 상기 I/O 단자(501)로 부터 외부의 메모리 IC에 출력된다.
상기 메모리 IC의 전기적 테스팅(testing)을 행하기 위해서는, 상기 메모리 IC 의 I/O 핀들이 테스팅 수단의 구동기/비교기 핀들에 핀 대 핀(pin-to-pin)으로 일치되며 상기 메모리 IC 의 대량의 I/O 핀들의 각각 상기 테스팅 수단의 동일한 갯수의 구동기/비교기 핀에 접속되도록 배열될 필요가 있다. 따라서, 상기 테스팅 수단의 구동기/비교기 핀의 갯수에 의존적으로, 상기 메모리 IC 내의 대량의 I/O 핀들 중에서 측정이 동시에 행해질 수 있는 I/O 핀의 갯수는 제한된다.
제 1 도의 도시된 종래의 메모리 장치에 있어서 측정이 동시에 행해질 수 있는 I/O 핀의 갯수를 증가시키기 위해서 상기 분배 회로(504)와 일치 회로(505)가 제공된다.
제 2 도에 도시된 상기 분배 회로(504)는, 게이트의 테스트 모드를 지시하는 TE 신호가 공통적으로 인가되는 NMOS 게이트(601,603 및 605)와, 정상 상태를 지시하는 NO 신호가 공통적으로 인가되는 NOMS 게이트(602,604 및 606)로 구성된다. 상기 분배 회로(504)는 데이타 버스(5061)를 구성하는 데이타 버스 신호 라인(DB1 내지 DB4)과 데이타 버스(5062)를 구성하는 데이타 버스 신호 라인(DBA1 내지 DBA4) 사이의 접속 상태를 제어한다.
상기 데이타 버스 신호 라인(DB1)은 상기 NMOS 게이트(601,602 및 605)의 각각의 소스에 접속되며 상기 데이타 버스 신호 라인(DBA1)에 접속된다. 상기 데이타 버스 신호 라인(DB2 내지 DB4)들은 각각 NMOS 게이트(602,604 및 606)의 소스에 접속된다. 상기 NMOS 게이트(601 과 602), 게이트(603 과 604), 게이트(605 와 606)의 드레인들은 각각 서로 접속되며, 이에 따라 상기 데이타 신호 버스 신호 라인(DBA2 내지 DBA4)에 접속된다.
상기 구조의 상기 분배 회로(504)에 있어서, 테스트 모드 상태를 지시하는 TE 신호가 로우 로 되며 정상 상태를 지시하는 NO 신호가 하이로 될 때, 상기 NO 신호가 인가되는 상기 NMOS 게이트(602,604 및 606)는 전도 상태로 전환되며, 상기 TE 신호가 인가되는 NMOS 게이트(601,603 및 605)는 비전도 상태로 전환된다. 결과적으로, 상기 데이타 버스 신호 라인(DB1 내지 DB4)이 각각 상기 데이타 버스 신호 라인(DBA1 내지 DBA4)에 접속되어, 상기 데이타 버스(5061)의 내용과 상기 데이타 버스(5062)의 내용은 동일해진다.
상기 NO 신호가 로우로 되고 상기 TE 신호가 하이로 될 때 상기 NO 신호가 인가되는 NMOS 게이트(602,604 및 606)는 비전도 상태로 전환되고, 상기 TE 신호가 인가되는 NMOS 게이트(601,603 및 605)가 전도 상태로 전환되어, 하나의 데이타 버스 신호 라인(DB1)은 다수의 데이타 버스 신호 라인(DBA1 내지 DBA4)에 접속되며 4 개의 메모리 셀의 데이타는 동시에 저장된다.
상기 종래예에서의 하나의 데이타 버스 신호 라인(DB1)이 다수의 데이타 버스 신호 라인(DBA1 내지 DBA4)에 접속되는 상태에서, 메모리 동작이 정상인지 아닌지에 대한 전기적 테스팅이 행해진다.
상기 전기적 테스팅은 상기 메모리 셀 어레이(509)내의 각 메모리 셀의 저장된 내용이 하이 이거나 모두 로우인 경우에 행해진다. 각 메모리 셀에 저장된 내용이 메모리 IC 의 외부로 출력될때, 각 메모리 셀에 저장된 데이타는 데이타 버스 신호 라인(DBA1 내지 DBA4)으로 출력되며 상기 일치 회로(505)내로 입력된다. 상기 TE 신호가 하이일때, 일치 회로(505)가 작동되어, 상기 메모리 셀에 저장된 모든 내용이 프리세트(preset) 레벨과 일치하는지를 결정한다. 일치하면 하이가 출력되고, 일치하지 않으면 로우가 상기 데이타 출력 버퍼(503)로 출력된다. 상기 데이타 출력 버퍼(503)에서, 상기 일치 회로(505)의 출력이 하이일 때, 상기 DBA1 데이타는 증폭되며, 이 증폭된 데이타는 상기 I/O 단자(501)로 부터 상기 메모리 IC 의 외부로 출력된다. 상기 출력이 로우일때, 하이-Z(중간 전위)가 상기 I/O 단자(501)로 부터 출력된다. 상기 장치의 오퍼레이터는 상기 I/O 단자(501)의 출력을 테스트하여 상기 메모리 동작의 비정상 상태를 확인한다.
상술된 종래의 메모리 IC 에서, 상기 I/O 단자에 접속된 하나의 데이타 버스는 다수의 데이타 버스에 접속되도록 배열되고, 상기 비일치의 경우에 상기 다수의 데이타 버스의 출력이 하나의 데이타 버스를 거쳐 출력된다. 따라서, 특정 데이타 버스의 출력에 결함이 있는 경우에, 상기 데이타 버스와 관련한 특정 메모리 셀의 기록 및 판독 동작을 확인할 수 없게 되며, 이에 따라 전체 데이타 버스가 결함있는 것으로 판정된다.
(발명의 개요)
따라서, 본 발명의 목적은 종래 기술에 존재하는 문제점을 해결하며, 다수의 I/O 핀 (데이타 버스 신호 라인을 포함하는 메모리 셀)에 대한 각각의 테스팅 동작이 상기 테스팅 수단의 구동기/비교기의 갯수에 제한됨이 없이 동시에 행해지는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 한 특징에 의하며,
메모리 셀 어레이 내의 메모리 셀에 저장된 데이타를 전송하는 데이타 버스 ;
데이타가 상기 데이타 버스를 거쳐 상기 메모리 셀로 부터 기록 및 판독되는 다수의 I/O 핀을 갖는 I/O 단자 ;
상기 데이타 버스가 제 1 데이타 버스와 제 2 데이타 버스로 분배되도록 상기 I/O 단자와 상기 메모리 셀 어레이 사이에 배치된 분배 회로로서, 상기 제 1 데이타 버스 및 제 2 데이타 버스가 다수의 데이타 버스 신호 라인으로 구성되고, 소정의 I/O 핀에 대해 일대일 접속상태와 일대다(one-to-many) 접속상태 중의 하나의 상태가 되도록 데이타 버스 신호 라인의 접속상태를 제어하는 분배 회로 ;
제 2 데이타 버스가 제 2 데이타 버스와 제 3 데이타 버스로 분할되도록 상기 분배 회로와 상기 메모리 셀 어레이 사이의 제 2 데이타 버스 내에 배치된 멀티플렉서 회로로서, 상기 제 2 데이타 버스와 제 3 데이타 버스가 다수의 데이타 버스 신호 라인으로 구성되며, 일대일 접속 상태와 다대일(many-to-one) 접속상태 중의 하나의 상태가 되도록 데이타 버스 신호 라인의 접속 상태를 제어하는 멀티플렉서 회로 ; 및
상기 멀티플렉서 회로 내의 데이타 버스 신호 라인의 접속을 유지시키기 위해, 제 2 데이타 버스로 부터 출력된 신호를 래치하며, 상기 멀티플렉서 회로 내로 제어 신호로서의 신호를 입력하는 래칭(latching)회로를 구비하는 반도체 메모리 장치가 제공된다.
본 발명에 따른 반도체 메모리 장치에 있어서, 제 1 및 제 2 데이타 버스용으로 분배회로에 의해 일대일 접속 또는 일대다 접속 상태가 이루어지며 제 2 및 제 3 데이타 버스용으로 멀티플렉서 회로에 의해 일대일 접속 또는 다대일 접속 상태가 이루어지도록 배열된다. 정상 테스팅 동안, 상기 제 1 및 제 2 데이타 버스를 일대다 접속 상태로 만들며, 제 2 및 제 3 데이타 버스를 다대일 접속 상태로 만드므로써 상술한 종래와 같은 테스팅이 행해질 수 있다. 본 발명에 따른 상기 배열에서, 만약 결함이 발견되면, 상기 제 2 및 제 3 데이타 버스를 다대일로 접속시킬 수 있으며, 이 접속 상태하에서 결함있는 메모리 셀이 식별될 수 있다.
본 발명에 따른 장치에서, 대량의 I/O 핀을 갖는 메모리 IC 의 특정 데이타 버스에서 결함이 존재할때 조차에서도 상기 메모리 IC 내에 내부적으로 데이타 버스를 스위칭함으로써 결함있는 데이타 버스를 마스크할 수 있으며, 테스팅 수단의 구동기/비교기의 갯수에 의해 제함됨이 없이도 테스팅 동작이 행해질 수 있다.
(양호한 실시예)
이제, 본 발명의 양호한 실시예는 도면을 참조로 기술된다.
제 3 도는 본 발명에 따른 제 1 실시예의 구조를 도시하는 블럭도이다. 이 실시예의 구조는 제 1 도에 도시된 종래의 메모리 회로에 부가 회로(110)가 제공되는 구조이다. 제 3 도에서, I/O 단자(101), 데이타 입력 버퍼(102), 데이타 출력 버퍼(103), 분배 회로(104), 일치 회로(105), 데이타 버스(1061내지 1063), 디코더 회로(107), 센스 증폭기 회로(108), 및 메모리 셀 어레이(109)들은 각각 제 1 도에 도시된 I/O 단자(501), 데이타 입력 버퍼(502), 데이타 출력 버퍼(503), 분배 회로(504), 일치 회로(505), 데이타 버스(5061과 5062), 디코더 회로(507), 센스 증폭기 회로(508), 및 메모리 셀 어레이(509)들과 동일하다. 따라서, 여기서는 그 설명이 반복되지 않는다.
데이타 래치 회로(111 과 112)와 멀티플렉서 회로(113)로 구성되는 상기 부가 회로(110)는 상기 분배/압축 회로(104)와 상기 디코더(107)사이에 배치된다. 상기 데이타 래치 회로(111 과 112)의 각각은 래치 신호(RA1 과 RA2)의 출력 내용에 따라, 출력된 각 데이타를 데이타 버스(1062)에 래치시키며, 이 래치된 내용, 즉 MA1 내지 MA4 와 MB1 내지 MB4 은 상기 멀티플렉서 회로(113)에 출력된다.
상기 분배/압축 회로(104)와 상기 I/O 단자(101) 사이의 데이타 버스(1061)와 상기 분배/압축 회로(104)와 상기 멀티플렉서 회로(113) 사이의 데이타 버스(1062)는 각각 데이타 버스 신호 라인(DB1 내지 DB4)와 데이타 버스 신호 라인(DBA1 내지 DBA4)으로 구성되며, 상기 멀티플렉서 회로(113)와 상기 디코더(107) 사이의 데이타 버스(1063)는 데이타 버스 신호 라인(DBB1 내지 DBB4)으로 구성된다.
제 4 도 및 제 5 도는 상기 멀티플렉서 회로(113)를 도시하는 도면으로, 도시된 바와 같이, 멀티플렉서 회로(113)는 다수의 멀티플렉서(301 내지 304)로 구성되며, 각각의 멀티플렉서는 제 4 도에 도시된 바와 같이, NMOS 게이트(214), 다수의 게이트(213), NAND 게이트(217) 및 버퍼 소자로 구성된다.
상기와 같이 배열된 멀티플렉서 회로(113)에서, 각 래치 출력(제 4 도의 예의 MA1 과 MB1)상에서 멀티플렉싱 동작이 행해지며, 임의의 데이타 버스 신호 라인(DBA1 내지 DBA4)을 데이타 버스 신호 라인(DBB1 내지 DBB4)(제 4 도 실시예의 DBB1)로 만드므로써 출력이 발생된다.
다음에, 전기적 테스팅 동작동안, 본 실시예의 장치의 동작의 설명된다.
래치 신호(RA1)가 하이에서 로우로 변화할때, 데이타 래치 회로(111)에 접속된 데이타 버스 신호 라인(DBA1 내지 DBA4)의 신호는 상기 래치 회로(111)에 인가된다. 신호(MA1 내지 MA4), 즉 그때의 데이타 버스 내용이 상기 래치 회로(111)에 래치되며 상기 멀티플렉서 회로(113)로 출력된다. 유사하게, 래치 신호(RA2)가 하이에서 로우로 변화할때, 상기 래치 회로(112)는 데이타를 래치하며 상기 멀티플렉서 회로에 상기 신호(MB1 내지 MB4)를 출력한다.
제 4 도에 도시된 멀티플렉서 회로(301)에 있어서, 초기 상태의 E 신호가 하이일때, NMOS 게이트(214)는 전도 상태이며, 상기 데이타 버스 신호 라인(DBA1 및 DBB1)은 서로 접속되어, 모든 게이트(213)가 비전도 상태로 전환된다. 제 5 도에 도시된 멀티플렉서 회로(302,303 및 304) 각각은 DBA2 를 DBB2 에, DBA3 을 DBB3 에 그리고 DBA4 를 DBB4 에 접속시킨다.
상기 E 신호가 로우일때, 상기 NMOS 게이트(214)는 비전도 상태로 전환되며, NMOS 게이트(217)는 활성 상태로 전환된다. 상기 멀티플렉서 회로(301)에 있어서, MA1 이 로우이며 MB1이 로우일때, 상기 DBA1 에 접속된 게이트(213)는 전도 상태로 전환된다. 다른 게이트들은 비전도 상태로 되며 DBA1 은 DBB1 에 접속된다. 유사하게, 상기 멀티플렉서 회로(302 내지 304)에 있어서, 또한 MA2 내지 MA4 가 로우이며 MB2 내지 MB4 가 로우일때, 상기 DBA2 내지 DBA4는 각각 DBB2 내지 DBB4 에 접속된다. 그 결과, 가령, 데이타 버스 라인(DB1)은 상기 분배/압축 회로(104)에 의해 DBA1 내지 DBA4로 분배되며, 상기 DBA1 내지 DBA4 는 다시 상기 멀티플렉서 회로(301)에 의해 DBB1 에 접속된다.
상술한 방식으로 접속이 행해지는 실시예에서, 간단한 테스트 패턴(test patterns)을 사용하여 테스팅이 행해지며, 상기 DBB1 에 접속되는 디코더(107), 센스 증폭기(108), 및 메모리 셀 어레이(109)의 판독 및 기록 동작에 관한 식별이 이루어진다. 다음에, 상기 MA1 내지 MA4와 MB1 내지 MB4 신호들이 변화되며, 상기 DBB2 내지DBB4 는 상기 멀티플렉서 회로(113)에 의해 상기 DBA1 에 순차적으로 접속된다. 따라서, 동일한 테스팅이 반복되므로써, 결함있는 셀이 접속된 데이타 버스를 검출하므로써 결함있는 셀을 검출할 수 있다.
이제, 상기 DBB2 가 결함있는 라인이라고 가정하면, 상기 DBA1 는 DBB1에 접속되고, 상기 DBA3 은 상기 DBB3 에, 그리고 상기 DBA4 는 상기 DBB4 에 접속된다. 상기 DBA2 는 DBB1 로 스위칭된다. 그 결과, 상기 결함있는 데이타 버스 신호 라인(DBB2)이 테스팅될 라인들로 부터 분리되어, 그 결과 하나의 I/O 단자를 사용하므로써 모든 I/O 핀들이 테스트될 수 있다.
제 6 도는 본 발명에 따른 제 2 실시예의 필수 회로 장치를 도시하는 회로도이다. 이 실시예에서, 상술한 제 1 실시예의 데이타 래치 회로(111)(및 112)의 출력 부분에 결함있는 I/O 단자를 분리시키는 데이타 고정 회로가 제공된다. 다른 장치들은 제 1 실시예의 장치들과 동일하여, 제 6 도에서는 단지 상기 데이타 고정 회로만 도시하고 있다.
본 실시예의 상기 데이타 고정 회로는 NMOS 게이트(4131내지 4133), 저항(4141, 4142, 4161, 및 4162), 및 캐패시터(415)로 구성된다.
상기 데이타 래치 회로(111)와 상기 멀티플렉서 회로(113)는 상기 NMOS 게이트(4131)를 통해 서로 접속된다. 상기 NMOS 게이트(4131, 및 4132)의 게이트들은 폴리실리콘 저항(4141)을 통해 전원에 공통으로 접속된다. 상기 NMOS 게이트(4132)의 소스는 그라운드 접지되며, 상기 드레인과 상기 NMOS 게이트(4133)의 게이트는 저항(4161)을 통해 상기 전원에 공통으로 접속된다. 상기 NMOS 게이트(4133)의 드레인은 상기 멀티플렉서 회로(113)에 접속되며, 소스는 버퍼를 거쳐 노드(A)에 접속된다. 상기 노드(A)는 상기 폴리실리콘 저항(4142)을 거쳐 상기 전원에 접속되며, 서로 병렬로 제공되는 캐패시터(415)와 저항(4162)을 거쳐 그라운드 접지된다.
상술한 실시예의 데이타 고정 회로에서, 결함있는 I/O 핀을 외부와 영구적으로 분리시키기 위해서 웨이퍼 테스팅 동안 레이저 빔의 조사에 의해 저항(4141과 4142)을 절단시킨다. 이러한 방식으로, 상기 NMOS 게이트(4131)는 비전도되며 상기 NMOS 게이트(4133)는 전도된다. 상기 저항(4142)이 상기 상태에서 절단될때, 상기 노드(A)는 그라운드 접지되며, 상기 래치 회로(111)의 출력(MA)은 로우로 고정된다. 만약 저항(4142)이 절단되지 않으면, 상기 저항(4162)이 상기 저항(4142)과 비교할때 충분히 큰 저항값을 가지기 때문에, 상기 노드(A)는 전원 전위에 있게 되며, 상기 래치 회로(111)의 출력(MA)은 하이로 고정된다.
상기 구성을 갖는 데이타 고정 회로가 상기 데이타 래치 회로의 각 출력에 제공될때, 상기 MA1 내지 MA4 와 MB1 내지 MB4 는 원하는 데이타 버스를 스위칭 및 고정시킬 수 있다.
본 발명이 양호한 실시예로 기술되었지만, 사용된 용어들은 제한적이기 보다는 서술적인(description)용어이며, 첨부된 청구범위의 범위 내에서의 변화는 청구범위에서 정의된 본 발명의 영역을 벗어나지 않게 가능하다.
제 1 도는 종래의 메모리 IC 장치의 구조를 도시하는 블럭도.
제 2 도는 제 1 도에 도시된 종래의 메모리 IC 장치에 사용된 분배 회로를 도시하는 회로도.
제 3 도는 본 발명에 따른 제 1 실시예의 메모리 IC 장치의 구조를 도시하는 블럭도.
제 4 도 및 제 5 도는 제 3 도에 도시된 멀티플렉서 회로의 멀티플렉서(multiplexers)를 도시하는 도면.
제 6 도는 본 발명에 따른 제 2 실시예의 회로 장치를 도시하는 회로도.
* 도면의 주요부분에 대한 qn호의 설명
101 : I/O 단자 104 : 분배 회로
106 : 데이타 버스 1061: 제 1 데이타 버스
1062: 제 2 데이타 버스 1063: 제 3 데이타 버스
109 : 메모리 셀 어레이 113 : 멀티플렉서 회로
111,112 : 래칭(latching)회로 414,4142: 저항
(발명의 배경)

Claims (3)

  1. 반도체 메모리 장치로서,
    메모리 셀 어레이(109)내의 메모리 셀에 저장된 데이타를 전송하는 데이타 버스(106)와 ;
    데이타가 상기 데이타 버스를 통해 상기 메모리 셀로 부터 기록 및 판독되는 다수의 I/O 핀을 갖는 /IO 단자(101)와 ;
    상기 데이타 버스(106)가 제 1 데이타 버스(106)와 제 2 데이타 버스(1062)로 분할되도록 상기 I/O 단자(101)와 상기 메모리 셀 어레이 (109) 사이에 배치된 분배 회로(104)로서, 상기 제 1 데이타 버스 및 상기 제 2 데이타 버스가 다수의 데이타 버스 신호 라인(DB1 내지 DB4, DBA1 내지 DBA4)으로 구성되고, 소정의 I/O 핀에 대해 일대일 접속 상태와 일대다 접속 상태 중의 하나가 되도록 상기 데이타 버스 신호 라인의 접속 상태를 제어하는 분배 회로(104)와 ;
    상기 제 2 데이타 버스(1062)가 상기 제 2 데이타 버스(1062)와 제 3 데이타 버스(1063)로 분할되도록 상기 분해회로(104)와 상기 메모리 셀 어레이(109) 사이의 상기 제 2 데이타 버스(1062) 내에 배치된 멀티플렉서 회로(113)로서, 상기 제 2 데이타 버스 및 제 3 데이타 버스(1063)가 다수의 데이타 버스 신호 라인(DBA1 내지 DBA4, DBB1 내지 DBB4)으로 구성되고, 일대일 접속 상태와 다대일 접속 상태 중의 하나의 상태가 되도록 상기 데이타 버스 신호의 접속 상태를 제어하는 멀티플렉서 회로(113)와 ;
    상기 멀티플렉서 회로(113)내의 상기 데이타 버스 신호 라인의 접속을 유지시키도록 상기 제 2 데이타 버스(1062)로 부터 출력된 신호를 래치하며, 제어 신호로서의 신호를 상기 멀티플렉서 회로(113)내로 입력하는 래칭 회로(111,112)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 멀티플렉서 회로(113)와 상기 래칭 회로(111,112) 사이에 배치되며, 상기 멀티플렉서 회로(113) 내로 입력된 상기 제어 신호를 영구적으로 고정시키며 상기 멀티플렉서 회로(113) 내의 상기 데이타 버스 신호 라인의 접속을 유지시키는 데이타 고정 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이타 고정 회로는 레이저 빔의 조사에 의해 절단되도록 적응된 폴리실리콘으로 형성된 저항(4141, 4142)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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