KR100240278B1 - 엘시디 드라이버용 클럭발생회로 - Google Patents

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Abstract

본 발명은 하나의 클럭신호를 이용하여 R, G, B 데이터 샘플링용 3상 클럭을 순차적으로 또는 동시에 발생할 수 있는 TFT-LCD의 소오스 드라이버용 3상 클럭발생회로에 관한 것이다. 본 발명의 LCD 드라이버용 클럭발생회로는 메인 클럭신호를 2분주하여 분주된 클럭신호를 출력하는 분주기와, 상기 분주기로부터 분주된 클럭신호를 입력하여 3상 클럭신호를 순차적으로 발생하기 위한 3상 클럭발생부와, 모드 선택신호에 따라 상기 3상 클럭신호를 동시에 출력하거나 또는 순차적으로 출력하기 위한 샘플링 모드 선택부를 포함한다. 본 발명의 LCD 드라이버용 클럭발생회로에 있어서, 3상 클럭발생부는 상기 분주 클럭신호에 의해 순차적으로 제1상 클럭신호, 제2상 클럭신호 및 제3상 클럭신호를 각각 발생하는 제1 내지 제3상 클럭발생부를 포함한다.

Description

엘시디(LCD) 드라이버용 클럭발생회로
본 발명은 TFT-LCD의 드라이버에 관한 것으로서, 하나의 클럭신호를 이용하여 R, G, B 데이터 샘플링용 3상 클럭을 순차적으로 또는 동시에 발생할 수 있는 TFT-LCD의 소오스 드라이버용 3상클럭발생회로에 관한 것이다.
종래에는 TFT-LCD의 소오스 드라이버(source driver)에서 R, G, B 데이터를 샘플링하기 위한 클럭이 해상도가 증가함에 따라 고속화되어 드라이버도 고속으로 동작하여야 할 필요가 존재한다. 그러나, TFT-LCD의 드라이버를 고속화하는 데에는 한계가 있어 종래에는 클럭을 3분주하여 3개의 클럭을 발생하고, 발생된 3개의 클럭을 이용하여 클럭주파수를 낮추는 방법을 사용하였다.
그러나, 이러한 방법은 데이터 샘플링용 3상 클럭을 콘트롤러에서 발생시켜 3개의 라인을 통하여 소오스 드라이버에 공급하였기 때문에 클럭전송용 3개의 라인이 필요하였다. 또한, 3상 클럭을 동시에 인가하거나 또는 3상 클럭을 순차적으로 인가하는 방식중 하나만을 선택하여 3상 클럭을 소오스 드라이버에 인가할 수 있다. 이로 인하여 2가지의 모드중 하나를 임의로 선택하여 소오스 드라이버에 인가하는 방식을 채택하는 경우 이를 선택하기 위한 하나의 선택라인이 별도로 필요하기 때문에 총 4개의 라인이 있어야 3상 클럭을 소오스 드라이버에 인가할 수 있는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 하나의 클럭신호를 이용하여 R, G, B 데이터 샘플링용 3상 클럭을 순차적으로 또는 동시에 발생할 수 있는 TFT-LCD의 소오스 드라이버용 3상클럭발생회로를 제공하는데 그 목적이 있다.
제1도는 본 발명의 실시예에 따른 LCD 드라이버의 데이터 샘플링용 3상 클럭발생회로의 블록도.
제2도는 제1도의 3상 클럭발생회로의 상세회로도.
제3a도 내지 제3i도는 제2도의 3상 클럭발생회로의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 분주기 200 : 3상클럭 발생부
300 : 샘플링모드 선택부
11, 21, 31 : 제1 내지 제2트리거신호 발생수단
12, 22, 32 : 제1상 내지 제3상 클럭신호발생수단
13, 23, 33 : 제1 내지 제3딜레이수단
14, 24, 34 : 제1 내지 제3클럭선택수단
40-60 : 제1상 내지 제3상 클럭 출력부
12a, 14a, 22a, 24a, 32a, 34a : D플립플롭
11a-61a : 반전 게이트
11b-11c~61b-61c, 11e-11f~61e-61f, 11h-61h : 오아 게이트
11d-61d, 11g-61g : 익스클루시브 오아 게이트
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 LCD 드라이버용 클럭발생회로는 메인 클럭신호를 2분주하여 분주된 클럭신호를 출력하는 분주기와; 상기 분주기로부터 분주된 클럭신호를 입력하여 제1상 내지 제3상 클럭신호를 순차적으로 발생하기 위한 제1 내지 제3상 클럭발생부를 구비하는 3상 클럭발생부와, 상기 제1 내지 제3상클럭발생부는 각각 상기 분주 클럭신호를 입력하여 분주 클럭신호의 상승에지 또는 반전분주클럭의 상승에지에서 트리거신호를 발생하는 트리거신호 발생수단과, 상기 트리거신호 발생수단으로부터 발생된 트리거신호를 입력하여 제1상 클럭신호 내지 제3상클럭신호를 출력하는 클럭신호 발생수단과, 상기 클럭신호 발생수단의 출력을 소정시간동안 딜레이시켜 주기위한 딜레이수단과, 상기 딜레이수단을 통해 딜레이된 상기 제1상 내지 제3상 클럭신호에 따라서 상기 트리거신호 발생수단이 트리거신호를 상기 분주클럭의 상승에지 또는 반전 분주클럭의 상승에지에서 발생할 것인지를 결정하는 클럭선택수단을 구비하며; 그리고 모드 선택신호에 따라 상기 3상 클럭신호를 동시에 출력하거나 또는 순차적으로 출력하기 위한 샘플링 모드 선택부를 포함한다.
상기 제1상클럭신호 발생부 내지 제3상클럭발생부의 트리거신호 발생수단은 상기 분주클럭을 반전시켜 주기위한 반전수단과, 상기 클럭선택수단의 출력신호에 의해 상기 분주클럭의 상승에지에서 트리거신호를 발생하는 제1발생수단과, 상기 클럭선택수단의 반전 출력신호에 의해 상기 반전 분주클럭의 상승에지에서 트리거신호를 발생하는 제2발생수단과; 상기 제1발생수단 또는 제2발생수단을 통해서 발생되는 트리거신호를 출력하기 위한 출력수단으로 이루어진다.
본 발명의 LCD 드라이버용 클럭발생회로에 있어서, 상기 샘플링 모드 선택부는 상기 모드선택신호에 따라 제1상 내지 제3상클럭신호를 동시에 또는 순차적으로 출력하기 위한 제1상클럭출력부 내지 제3상클럭 출력부를 포함한다.
상기 샘플링 모드 선택부의 제1상 클럭출력부 내지 제3상 클럭출력부는 상기 모드선택신호를 반전시켜 주기위한 반전수단과, 상기 모드선택신호에 의해 제1상 클럭신호 내지 제3상 클럭신호를 순차적으로 출력하기 위한 순차출력수단과, 상기 반전수단을 통해 모드선택신호에 의해 제1상 클럭신호 내지 제3상 클럭신호를 동시에 출력하기 위한 동시출력수단과, 상기 순차출력수단의 출력 또는 동시출력수단의 출력중 하나를 각각 제1상 클럭신호 내지 제3상 클럭신호로 출력하기 위한 출력수단으로 이루어진다.
[실시예]
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 실시예에 따른 TFT-LCD의 소오스 드라이버용 3상 클럭발생회로의 블록도를 도시한 것이다.
제1도를 참조하면, 본 발명의 실시예에 따른 3상 클럭발생회로는 메인 클럭신호(MCLK)를 2분주하여 분주된 클럭신호(DCLK)를 출력하는 분주기(100)와, 상기 분주기(100)로부터 분주된 클럭신호(DCLK)를 입력하여 3상 클럭신호(CPH1,CPH2,CPH3)를 발생하기 위한 3상 클럭발생부(200)와, 모드 선택신호(MSS)에 따라 상기 3상 클럭신호(CPH1,CPH2,CPH3)를 동시에 출력하거나 또는 순차적으로 출력하기 위한 샘플링 모드 선택부(300)를 포함한다.
3상 클럭발생부(200)는 분주 클럭신호(DCLK)를 입력하여 순차적으로 제1상 클럭신호(CPH1), 제2상 클럭신호(CPH2) 및 제3상 클럭신호(CPH3)를 각각 발생하는 제1 내지 제3상 클럭발생부(10-30)를 포함한다.
상기 제1상 클럭발생부(10)는 분주 클럭신호(DCLK)를 입력하여 분주 클럭신호(DCLK)의 상승에지(rising edge)에서 또는 반전 분주클럭(/DCLK)의 상승에지(rising edge)에서 트리거신호를 발생하는 제1트리거신호 발생수단(11)과, 상기 제1트리거신호 발생수단(11)으로부터 발생된 트리거신호를 입력하여 제1상 클럭신호(CPH1)를 출력하는 제1상클럭신호 발생수단(12)과, 상기 제1상 클럭신호 발생수단(12)의 출력을 소정시간동안 딜레이시켜 주기위한 제1딜레이부(13)와, 상기 제1딜레이수단(13)을 통해 딜레이된 상기 제1상 클럭신호(CPH1)에 따라서 상기 제1트리거신호 발생수단(11)이 트리거신호를 분주클럭(DCLK)의 상승에지 또는 반전 분주클럭(/DCLK)의 상승에지에서 발생할 것인지를 결정하는 제1클럭선택수단(14)을 구비한다.
제1상 클럭발생부(10)의 제1트리거신호 발생수단(11)은 분주클럭(DCLK)을 반전시켜 주기위한 반전수단과, 제1클럭선택수단(14)의 출력신호에 의해 분주클럭(DCLK)의 상승에지에서 트리거신호를 발생하는 제1발생수단과, 제1클럭선택수단(14)의 출력신호에 의해 반전 분주클럭(/DCLK)의 상승에지에서 트리거신호를 발생하는 제2발생수단 및 상기 제1수단 또는 제2수단을 통해서 발생되는 트리거 신호를 출력하기 위한 출력수단으로 이루어진다.
상기 제1트리거신호 발생수단(11)의 반전수단은 분주 클럭(DCLK)를 반전시켜 반전분주클럭(/DCLK)을 발생하기 위한 반전 게이트(11a)로 구성되고, 제1발생수단은 상기 제1클럭선택수단(14)의 출력신호를 입력으로 하는 제1오아 게이트(11b)와, 상기 제1클럭선택수단(14)의 출력신호와 분주 클럭(DCLK)를 입력하는 제2오아 게이트(11c)와, 상기 제1 및 제2오아 게이트(11b,11c)의 출력을 입력하여 분주 클럭(DCLK)의 상승에지에서 발생되는 트리거신호를 출력하는 제1익스클루시브오아 게이트(11d)로 구성된다.
상기 제1트리거신호 발생수단(11)의 제2발생수단은 상기 제1클럭선택수단(14)의 반전 출력신호를 입력으로 하는 제3오아 게이트(11e)와, 상기 제1클럭선택수단(14)의 반전 출력신호와 반전 분주클럭(/DCLK)를 입력하는 제4오아 게이트(11f)와, 상기 제3 및 제4오아 게이트(11e,11f)의 출력을 입력하여 반전 분주클럭(/DCLK)의 상승에지에서 발생되는 트리거신호를 출력하는 제2익스클루시브오아게이트(11g)로 구성된다.
그리고, 상기 제1트리거신호 발생수단(11)의 출력수단은 상기 제1발생수단인 제1익스클루시브오아 게이트(11d)의 출력과 상기 제2발생수단인 제2익스클루시브 오아 게이트(11g)의 출력을 두 입력으로 하여, 분주클럭(DCLK)의 상승에지 또는 반전분주클럭(/DCLK)의 상승에지에서 발생된 트리거신호를 출력하는 제5오아 게이트(11h)로 구성된다.
상기 제1상 클럭발생부(10)의 제1상클럭발생수단(12)은 상기 제1트리거신호 발생수단(11)의 출력신호를 클럭신호(CK)로 하고 반전출력신호(/Q)를 입력신호(D)로 하여 제1상클럭신호(CPH1)를 출력신호(Q)로서 출력하는 D플립플롭(12a)으로 구성된다.
상기 제1상 클럭발생부(10)의 제1딜레이수단(13)은 상기 제1상 클럭발생수단(12)인 D플립플롭(12a)의 출력신호(Q)로서 발생된 제1상클럭신호(CPH1)를 일정시간동안 딜레이시켜 주기 위한 다수의 반전 게이트(13a-13d)로 구성된다.
상기 제1상 클럭발생부(10)의 제1클럭선택수단(14)은 상기 제1딜레이수단(13)의 출력신호를 클럭신호로 하고 반전출력신호(/Q)가 입력신호(D)로 피이드백되어 그의 출력신호(Q) 및 반전출력신호(/Q)를 각각 제1트리거신호 발생수단(11)의 제1발생수단 및 제2발생수단으로 인가하기 위한 D플립플롭(14a)로 구성된다.
상기 제2상 클럭발생부(20)는 상기 분주 클럭신호(DCLK)를 입력하여 분주 클럭신호(DCLK)의 상승에지 또는 반전분주클럭(/DCLK)의 상승에지에서 트리거신호를 발생하는 제2트리거신호 발생수단(21)과, 상기 제2트리거신호 발생수단(21)으로부터 발생된 트리거신호를 입력하여 제2상 클럭신호(CPH2)를 출력하는 제2상 클럭신호 발생수단(22)과, 상기 제2상 클럭신호 발생수단(22)의 출력을 소정시간동안 딜레이시켜 주기위한 제2딜레이수단(23)과, 상기 제2딜레이수단(23)을 통해 딜레이된 상기 제2상 클럭신호(CPH2)를 클럭신호로 하여 상기 제2트리거신호 발생수단(21)이 트리거신호를 분주클럭(DCLK)의 상승에지 또는 반전 분주클럭(/DCLK)의 상승에지에서 발생할 것인지를 결정하는 제2클럭선택수단(24)을 구비한다.
상기 제2상클럭발생부(20)의 각 구성요소는 상기 제1상클럭발생부(10)와 동일하다. 다만, 제2클럭선택수단(24)의 D플립플롭(24a)의 출력신호(Q)가 제2트리거발생수단(22)의 제3 및 제4오아 게이트(21e,21f)의 입력신호로 인가되고, 반전출력신호(/Q)가 제1 및 제2오아 게이트(21b,21c)의 입력신호로 인가된다.
상기 제3상 클럭발생부(30)는 상기 분주 클럭신호(DCLK)를 입력하여 분주 클럭신호(DCLK)의 상승에지 또는 반전분주클럭(/DCLK)의 상승에지에서 트리거신호를 발생하는 제3트리거신호 발생수단(31)과, 상기 제3트리거신호 발생수단(31)으로부터 발생된 트리거신호를 입력하여 제3상 클럭신호(CPH3)를 출력하는 제3상 클럭신호 발생수단(32)과, 상기 제3상 클럭신호 발생수단(32)의 출력을 소정시간동안 딜레이시켜 주기위한 제3딜레이수단(33)과, 상기 제3딜레이수단(33)을 통해 딜레이된 상기 제3상 클럭신호(CPH3)를 클럭신호로 하여 상기 제3트리거신호 발생수단(31)이 트리거신호를 분주클럭(DCLK)의 상승에지 또는 반전 분주클럭(/DCLK)의 상승에지에서 발생할 것인지를 결정하는 제3클럭선택수단(34)을 구비한다.
상기 제3상클럭발생부(30)의 각 구성요소는 상기 제1상클럭발생부(10)와 동일하다.
상기 샘플링모드 선택부(300)는 모드선택신호(MSS)에 따라 제1상 내지 제3상클럭신호(CPH1-CPH3)를 동시에 또는 순차적으로 출력하기 위한 제1상클럭출력부(40) 내지 제3상클럭 출력부(60)를 포함한다.
상기 샘플링모드 선택부(300)의 제1상 클럭출력부(40) 내지 제3상 클럭출력부(60)는 각각 모드선택신호(MSS)를 반전시켜 주기위한 반전수단과, 모드선택신호(MSS)에 의해 제1상 클럭신호(CPH1) 내지 제3상 클럭신호(CPH3)를 순차적으로 출력하기 위한 순차출력수단과, 상기 반전수단을 통해 모드선택신호(MSS)에 의해 제1상 클럭신호(CPH1) 내지 제3상 클럭신호(CPH3)를 동시에 출력하기 위한 동시출력수단 및 상기 순차출력수단의 출력 또는 동시출력수단의 출력중 하나를 각각 제1상 클럭신호(CPH1) 내지 제3상 클럭신호(CPH3)로 출력하기 위한 출력수단으로 이루어진다.
상기 제1상클럭 출력부(40)의 반전수단은 모드 선택신호(MSS)를 입력하여 반전시켜주기 위한 반전 게이트(41a)로 구성된다.
상기 제1상클럭 출력부(40)의 순차출력수단은 상기 모드선택신호(MSS)를 입력신호로 하는 제1오아 게이트(41b)와, 상기 3상클럭발생부(200)의 제1상클럭신호 발생부(10)로부터 제1상클럭신호(CPH1)와 상기 모드선택신호(MSS)를 입력하는 제2오아 게이트(41c)와, 상기 제1 및 제2오아 게이트(41b,41c)의 출력을 입력하여 제1상클럭신호(CPH1)를 제2상 및 제3상클럭신호(CPH2,CPH3)와 순차적으로 출력하는 제1익스클루시브오아 게이트(41d)로 구성된다.
상기 제1클럭 출력부(40)의 동시출력수단은 상기 반전게이트(41a)를 통해 반전된 모드선택신호(/MSS)를 입력으로 하는 제3오아 게이트(41e)와, 상기 반전된 모드선택신호(/MSS)와 상기 3상클럭발생부(200)의 제1상클럭신호(CPH1)를 입력하는 제4오아 게이트(41f)와, 상기 제3 및 제4오아 게이트(41e,41f)의 출력을 입력하여 제1상클럭신호(CPH1)를 제2 및 제3상클럭신호(CPH2,CPH3)와 동시에 출력하는 제2익스클루시브 오아 게이트(41g)로 구성된다.
그리고, 상기 제1상클럭 출력부(40)의 출력수단은 상기 순차출력수단인 제1익스클루시브오아 게이트(41d)의 출력 또는 상기 동시출력수단인 제2익스클루시브 오아 게이트(41g)의 출력을 입력으로하여 제1상클럭신호(CPH1)를 출력하는 제5오아 게이트(41h)로 구성된다.
상기 제2상 및 제3상 클럭출력부(50)와 (60)의 구성도 상기 제1상클럭 출력부(40)와 동일하다. 다만, 제1상클럭 출력부(40) 및 제2상클럭 출력부(50)의 제2오아 게이트(41c)와 (51c)의 입력으로 각각 D플립플롭(12a), (22a)의 출력신호(Q)가 인가됨에 반하여, 제3상클럭 출력부(60)의 제2오아 게이트(61c)의 입력으로 D플립플롭(32a)의 반전 출력신호(/Q)가 인가된다.
상기한 바와 같은 구성을 갖는 본 발명의 3상클럭발생회로의 동작을 제3도의 파형도를 참조하여 설명하면 다음과 같다.
분주기(100)는 제3a도와 같은 메인 클럭(MCLK)을 입력하여 2분주한다. 분주기(100)로부터 출력되는 메인 클럭(MCLK)이 2분주된 제3b도의 클럭(DCLK)이 3상클럭 발생부(200)에 입력된다.
3상 클럭발생부(200)의 제1상클럭발생부(10)는 제1클럭선택부(14)의 D플립플롭(14a)의 출력(Q)과 분주 클럭(DCLK)이 오아 게이트(11c)의 입력으로 인가되므로 제1상 클럭부(10)는 제3d도와 같이 분주클럭(DCLK)의 상승에지에서 제1상 클럭신호(CPH1)를 발생한다.
즉, 초기상태에서 D플립플롭(14a)의 출력(Q) 및 반전출력(/Q)은 각각 로우 및 하이상태로 되어 제1트리거신호발생수단(11)의 제1 내지 제4오아 게이트(11b,11c,11e,11f)에 인가되는데, 제3 및 제4오아 게이트(11e,11f)에는 하이상태의 D플립플롭(14a)의 반전출력(/Q)이 인가되므로 분주클럭(DCLK)에 관계없이 하이상태의 신호만을 출력한다.
하지만, 제1 및 제2오아 게이트(11b,11c)에는 D플립플롭(14a)의 로우상태의 출력(Q)이 인가되므로 분주클럭(DCLK)에 따라 그의 출력이 변하게 된다. 따라서, 분주클럭(DCLK)와 동일한 트리거신호가 제5오아 게이트(11h)를 통해 출력되어 제1상클럭신호 발생수단(12)의 D플립플롭(12a)의 클럭신호(CK)로 인가된다.
따라서, 플립플롭(12a)은 분주클럭(DCLK)의 상승에지에서 제3d도와 같은 제1상클럭신호(CPH1)를 출력하게 된다.
한편, 제2상클럭발생부(20)는 상기 제1상클럭발생부(10)와는 달리 제2클럭선택부(24)의 D플립플롭(24a)의 출력(Q) 및 반전출력(/Q)이 각각 제3 및 제4오아게이트(21e,21f)와 제1 및 제2오아 게이트(21b,21c)에 인가되므로 제3c도와 같이 인버터(21a)를 통해 반전된 반전분주클럭(/DCLK)의 상승에지에서 제3e도와 같은 제2상클럭신호(CPH2)를 발생하게 된다.
그리고, 제3상클럭발생부(30)는 상기 제1상클럭발생부(10)와 같이 제3클럭선택부(34)의 D플립플롭(34a)의 출력(Q) 및 반전출력(/Q)이 제1 및 제2오아 게이트(31b,31c)와 제3 및 제4오아게이트(31e,31f)에 각각 인가되므로 제3b도와 같은 분주클럭(DCLK)의 상승에지에서 제3f도와 같은 제3상클럭신호(CPH3)를 발생하게 된다.
본 발명의 실시예에서는 제1 및 제3상클럭 발생부(10), (30)는 분주클럭(DCLK)의 상승에지에서 제1 및 제3상클럭신호(CPH1,CPH3)를 발생하고, 제2상클럭 발생부(20)는 반전분주클럭(/DCLK)의 상승에지에서 제2상클럭신호(CPH2)를 발생하도록 되어 있지만, 제1 내지 제3클럭선택수단(31-34)의 출력 및 반전출력을 상기에서 설명한 바와 같이 변경하여 제1 내지 제3트리거신호발생수단(11-31)에 인가하여 줌으로써 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)가 분주클럭(DCLK)의 상승에지 또는 반전분주클럭(/DCLK)의 상승에지에서의 출력변경도 가능하다.
또한, 본 발명의 실시예에서, 제1상클럭 발생부(10)의 딜레이수단(13)은 제1상클럭 발생수단(12)의 D플립플롭(12a)의 출력(Q)이 직접 제1클럭선택부(14)의 D플립플롭(14a)의 클럭(CK)으로 인가되는 경우에 발생되는 오동작을 방지하기 위하여 D플립플롭(12a)의 출력을 일정시간 지연시킨 다음 D플립플롭(14a)의 클럭신호(CK)로 인가하기 위한 것이다. 제2상클럭발생부(20) 및 제3상클럭발생부(30)의 딜레이수단(23,33)도 마찬가지의 기능을 수행한다.
3상클럭발생부(100)의 제1상클럭 발생부(10) 내지 제3상클럭 발생부(30)로부터 발생된 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)는 모드선택신호(MSS)에 따라서 샘플링모드 발생부(300)를 통해 제3d도 내지 제3f도와 같이 순차적으로 출력되거나(sequence mode) 또는 제3g도 내지 제3i도와 같이 동시에 출력한다(simultaneousness mode).
즉, 샘플링모드 발생부(300)의 제1상클럭 출력부(40) 내지 제3상클럭 출력부(60)에 있어서, 하이상태의 모드선택신호(MSS)가 인가되면 각 동시출력수단의 익스클루시브오아 게이트(41d,51d,61d)의 출력은 로우상태로 된다. 한편, 각 순차출력수단의 익스클루시브오아 게이트(41g,51g,61g)는 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)를 출력하게 되고, 최종적으로 각 오아 게이트(41h,51h,61h)를 통해 제3d도-제3f도와 같이 순차적으로 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)를 출력하게 된다.
이와는 달리 로우상태의 모드선택신호(MSS)가 인가되면, 각 순차출력수단의 익스클루시브오아 게이트(41g,51g,61g)는 로우상태의 신호를 출력하게 된다. 한편, 각 동시출력수단의 익스클루시브오아 게이트(41d,51d,61d)는 입력신호로 인가되는 제1상클럭신호(CPH1)를 출력하게 된다. 따라서, 오아 게이트(41h,51h,61h)를 통해 제3g도-제3i도와 같이 제1상클럭신호(CPH1)를 동시에 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)로서 출력하게 된다.
본 발명의 실시예에서는 제1상클럭출력부(40) 내지 제3상클럭 출력부(60)의 동시출력수단으로 제1상클럭신호(CPH1)가 인가하여, 동시모드시에 제1상클럭신호(CPH1)를 제1상클럭신호 내지 제3상클럭신호(CPH1-CPH3)로서 동시에 출력하도록 회로를 구성하였으나, 동시모드시에 제2상클럭신호(CPH2)를 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)로서 출력할 수 있으며, 또한 제3상클럭신호(CPH3)를 제1상클럭신호(CPH1) 내지 제3상클럭신호(CPH3)로서 출력할 수도 있다.
상기한 바와 같은 본 발명의 3상클럭발생회로에 따르면, 종래에는 콘트롤러에서 직접 3상클럭을 발생함으로써 데이터 출력모드 변경시 3상클럭을 다시 발생시켜야 하는 문제점이 있었으나, 본 발명에서는 순차모드 또는 동시모드에 관계없이 하나의 분주클럭만으로 3상클럭을 발생할 수 있다.
또한, 모드변경에 따라 분주클럭의 파형이나 주기를 변경해야 할 필요가 없으므로 시스템을 안정되게 구성할 수도 있다. 게다가 클럭을 동기시키는 회로를 구성하면 분주클럭을 콘트롤러와 분리하여 사용가능하므로 클럭라인을 감소시켜 노이즈에 대한 영향도 감소시킬 수 있다.

Claims (21)

  1. 메인 클럭신호를 2분주하여 분주된 클럭신호를 출력하는 분주기와; 상기 분주기로부터 분주된 클럭신호를 입력하여 제1상 내지 제3상 클럭신호를 순차적으로 발생하기 위한 제1 내지 제3상 클럭발생부를 구비하는 3상 클럭발생부와; 모드 선택신호에 따라 상기 3상 클럭신호를 동시에 출력하거나 또는 순차적으로 출력하기 위한 샘플링 모드 선택부를 포함하며; 상기 3상클럭 발생부의 상기 제1 내지 제3상클럭발생부는 각각 상기 분주 클럭신호를 입력하여 분주 클럭신호의 상승에지 또는 반전분주클럭의 상승에지에서 트리거신호를 발생하는 트리거신호 발생수단과; 상기 트리거신호 발생수단으로부터 발생된 트리거신호를 입력하여 제1상 클럭신호 내지 제3상클럭신호를 출력하는 클럭신호 발생수단과; 상기 클럭신호 발생수단의 출력을 소정시간동안 딜레이시켜 주기위한 딜레이수단과; 상기 딜레이수단을 통해 딜레이된 상기 제1상 내지 제3상 클럭신호에 따라서 상기 트리거신호 발생수단이 트리거신호를 상기 분주클럭의 상승에지 또는 반전 분주클럭의 상승에지에서 발생할 것인지를 결정하는 클럭선택수단을 구비하는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  2. 제1항에 있어서, 상기 제1상클럭신호 발생부 내지 제3상클럭발생부의 각 트리거신호 발생수단은 상기 분주클럭을 반전시켜 반전 분주클럭을 발생하기 위한 반전수단과, 상기 클럭선택수단의 출력신호에 의해 상기 분주클럭의 상승에지에서 트리거신호를 발생하는 제1발생수단과, 상기 각 클럭선택수단의 반전 출력신호에 의해 상기 반전 분주클럭의 상승에지에서 트리거신호를 발생하는 제2발생수단과; 상기 제1발생수단 또는 제2발생수단을 통해서 발생되는 트리거신호를 출력하기 위한 출력수단으로 이루어지는 것을 특징으로 하는 LCD 드라이버용 클럭 발생회로.
  3. 제2항에 있어서, 상기 각 트리거신호 발생수단의 각 반전수단은 상기 분주클럭을 반전시켜 주기위한 반전 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  4. 제2항에 있어서, 상기 제1상클럭발생부의 트리거신호 발생수단의 제1발생수단은 상기 제1상클럭 발생부의 클럭선택수단의 출력신호를 입력으로 하는 제1오아 게이트와, 상기 제1상 클럭발생부의 클럭선택수단의 출력신호와 상기 분주 클럭을 입력하는 제2오아 게이트와; 상기 제1 및 제2오아 게이트의 출력을 입력하여 상기 분주 클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제1익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  5. 제4항에 있어서, 상기 제1클럭발생부의 트리거신호 발생수단의 제2발생수단은 상기 제1클럭 발생부의 클럭선택수단의 반전 출력신호를 입력으로 하는 제3오아 게이트와, 상기 제1클럭발생부의 클럭선택수단의 반전 출력신호와 상기 반전 분주클럭을 입력하는 제4오아 게이트와, 상기 제3 및 제4오아 게이트의 출력을 입력하여 상기 반전 분주클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제2익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  6. 제5항에 있어서, 상기 제1트리거신호 발생수단의 출력수단은 상기 제1발생수단의 출력과 상기 제2발생수단의 출력을 두 입력으로 하여, 상기 분주클럭의 상승에지 또는 반전분주클럭의 상승에지에서 발생된 트리거신호를 출력하는 오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  7. 제1항에 있어서, 상기 제1상 클럭발생부 내지 제3상 클럭발생부의 각 클럭발생수단은 각각 상기 각 트리거신호 발생수단의 출력신호를 클럭신호로 하고 그의 반전출력신호를 입력신호로 하여 제1상 내지 제3상클럭신호를 출력하는 D플립플롭으로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  8. 제1항에 있어서, 상기 제1상 클럭발생부 내지 제3상클럭 발생부의 딜레이수단은 상기 클럭발생수단의 출력신호인 상기 제1상 내지 제3상클럭신호를 일정시간동안 딜레이시켜 주기 위한 다수의 반전 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  9. 제1항에 있어서, 상기 제1상 클럭발생부 내지 제3상 클럭발생부의 각 클럭선택수단은 각각 상기 각 딜레이수단의 출력신호를 클럭신호로 하고 그의 반전출력신호가 입력신호로 피이드백되어 그의 출력신호 및 반전출력신호를 상기 각 트리거신호 발생수단으로 인가하기 위한 D플립플롭으로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  10. 제2항에 있어서, 상기 제2상 클럭발생부의 트리거신호 발생수단의 제1발생수단은 상기 제2상 클럭 발생부의 클럭선택수단의 반전출력신호를 입력으로 하는 제1오아 게이트와, 상기 제2상 클럭발생부의 클럭선택수단의 반전 출력신호와 상기 분주 클럭을 입력하는 제2오아 게이트와, 상기 제1 및 제2오아 게이트의 출력을 입력하여 상기 분주 클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제1익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  11. 제10항에 있어서, 상기 제2상클럭 발생부의 트리거신호 발생수단의 제2발생수단은 상기 제2상클럭 발생부의 클럭선택수단의 출력신호를 입력으로 하는 제3오아 게이트와, 상기 제2상 클럭발생부의 클럭선택수단의 출력신호와 상기 반전 분주클럭을 입력하는 제4오아 게이트와, 상기 제3 및 제4오아 게이트의 출력을 입력하여 상기 반전 분주클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제2익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  12. 제11항에 있어서, 상기 제2상 클럭발생부의 트리거신호 발생수단의 출력수단은 상기 제1발생수단의 출력과 상기 제2발생수단의 출력을 두 입력으로 하여, 상기 분주클럭의 상승에지 또는 반전분주클럭의 상승에지에서 발생된 트리거신호를 출력하는 제5오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  13. 제2항에 있어서, 상기 제3상 클럭발생부의 트리거신호 발생수단의 제1발생수단은 상기 제3상클럭 발생부의 클럭선택수단의 출력신호를 입력으로 하는 제1오아 게이트와, 상기 제3상클럭 발생부의 클럭선택수단의 출력신호와 상기 분주 클럭을 입력하는 제2오아 게이트와; 상기 제1 및 제2오아 게이트의 출력을 입력하여 상기 분주 클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제1익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  14. 제13항에 있어서, 상기 제3상클럭 발생부의 트리거신호 발생수단의 제2발생수단은 상기 제3클럭 발생부의 클럭선택수단의 출력신호를 입력으로 하는 제3오아 게이트와, 상기 제3상 클럭발생부의 클럭선택수단의 출력신호와 상기 반전 분주클럭을 입력하는 제4오아 게이트와, 상기 제3 및 제4오아 게이트의 출력을 입력하여 상기 반전 분주클럭의 상승에지에서 발생되는 트리거신호를 출력하는 제2익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  15. 제14항에 있어서, 상기 제3상 클럭발생부의 트리거신호 발생수단의 출력수단은 상기 제1발생수단의 출력과 상기 제2발생수단의 출력을 두 입력으로 하여, 상기 분주클럭의 상승에지 또는 반전분주클럭의 상승에지에서 발생된 트리거신호를 출력하는 제5오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  16. 제1항에 있어서, 상기 샘플링모드 선택부는 상기 모드선택신호에 따라 제1상 내지 제3상클럭신호를 동시에 또는 순차적으로 출력하기 위한 제1상 클럭출력부 내지 제3상클럭 출력부를 포함하는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  17. 제16항에 있어서, 상기 샘플링모드 선택부의 제1상 클럭출력부 내지 제3상 클럭출력부는 상기 모드선택신호를 반전시켜 주기위한 반전수단과, 상기 모드선택신호에 의해 제1상 클럭신호 내지 제3상 클럭신호를 순차적으로 출력하기 위한 순차출력수단과, 상기 반전수단을 통해 모드선택신호에 의해 제1상 클럭신호 내지 제3상 클럭신호를 동시에 출력하기 위한 동시출력수단과, 상기 순차출력수단의 출력 또는 동시출력수단의 출력중 하나를 각각 제1상 클럭신호 내지 제3상 클럭신호로 출력하기 위한 출력수단으로 이루어지는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  18. 제18항에 있어서, 상기 반전수단은 모드 선택신호를 입력하여 반전시켜주기 위한 반전 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  19. 제17항에 있어서, 상기 제1상클럭 출력부 내지 제3상클럭 출력부의 각 순차출력수단은 상기 모드선택신호를 입력신호로 하는 제1오아 게이트와, 상기 각 클럭발생부의 각 클럭신호 발생수단으로부터의 제1상 내지 제3상 클럭신호와 상기 모드선택신호를 입력하는 제2오아 게이트와, 상기 제1 및 제2오아 게이트의 출력을 입력하여 제1상 내지 제3상클럭신호와 순차적으로 출력하는 제1익스클루시브오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  20. 제19항에 있어서, 상기 제1상 클럭 출력부 내지 제3상클럭 출력부의 각 동시출력수단은 상기 반전게이트를 통해 반전된 모드선택신호를 입력으로 하는 제3오아 게이트와, 상기 반전된 모드선택신호와 상기 각 클럭발생부의 각 클럭 발생수단으로부터의 제1상 내지 제3상 클럭신호를 입력하는 제4오아 게이트와, 상기 제3 및 제4오아 게이트의 출력을 입력하여 제1상클럭신호를 제2 및 제3상클럭신호와 동시에 출력하는 제2익스클루시브 오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
  21. 제20항에 있어서, 상기 제1상클럭 출력부 내지 제3상클럭 출력부의 각 출력수단은 각각 상기 순차발생수단의 출력 또는 상기 동시발생수단의 출력을 입력으로하여 제1상 내지 제3상클럭신호를 출력하는 제5오아 게이트로 구성되는 것을 특징으로 하는 LCD 드라이버용 클럭발생회로.
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