JP5161426B2

JP5161426B2 - 表示制御装置

Info

Publication number: JP5161426B2
Application number: JP2006023180A
Authority: JP
Inventors: 博文加藤
Original assignee: Japan Display Central Inc
Current assignee: Japan Display Central Inc
Priority date: 2006-01-31
Filing date: 2006-01-31
Publication date: 2013-03-13
Anticipated expiration: 2026-01-31
Also published as: JP2007206231A; US20070176951A1

Description

本発明は、複数の解像度に対応して表示装置の駆動のタイミングを制御する表示制御装置に関する。

従来、例えば液晶表示装置すなわちＬＣＤパネル、あるいはプラズマディスプレイパネル(ＰＤＰ)などの、ディジタル信号入力の表示装置においては、これら表示装置の内部に設けられた制御装置であるタイミングコントローラが、外部から入力されるディジタル信号に基づいてそれぞれの表示装置を駆動している。

例えばＷｉｎｄｏｗｓ(登録商標)などのオペレーションシステム(ＯＳ)は、システムの起動時、あるいはシステム障害が発生した場合などに、基本表示モード(グラフィックサブシステム)としてＶＧＡ(Video Graphics Array、６４０×４８０ライン)表示をするのが一般的である。すなわち、ＰＣ用途の場合においては、グラフィックシステムが充実しているため、使用している表示装置に応じた信号入力が可能であるが、ＦＡ(Factory Automation)用途などの場合、グラフィックシステムあるいはオペレーションシステムの制約により、システム障害などの際にＶＧＡモードの信号しか出力できなくなることがあるため、表示装置側でのＶＧＡ表示への対応が求められている。

例えば表示装置が有する解像度が、ＶＧＡよりも大きいすなわち精細度が高いＳＶＧＡ(Super Video Graphics Array)であり、入力されるディジタル信号に含まれる画像信号の解像度がＶＧＡに対応したものである場合には、この入力ディジタル信号に応じて表示装置の駆動タイミングを変更しなければならない。このため、入力ディジタル信号に対して、画像信号に対応する解像度を判別する構成が必要になる。

このような解像度を判別する構成としては、入力ディジタル信号のクロック周波数をカウントし、このカウントしたクロック周波数に基づいて画像信号の解像度を判定しているものが知られている（例えば、特許文献１参照。）。
特開２０００−３０５５４４号公報

一般に、入力ディジタル信号に含まれる画像信号の解像度は、予め設定された所定の閾値を、入力ディジタル信号のクロック周波数が超えるか否かによって判定される。

しかしながら、近年のディジタル表示システムにおける画像表示信号のインターフェースでは、電磁波の不要輻射(ＥＭＩ)を低減するためにスプレッド・スペクトラム(周波数拡散)などによりディジタル信号に周波数変調をかけて表示装置へと画像データを入力する場合があり、このような場合には、水平周期が表示ライン毎に異なる周期(クロック数)となり解像度判別の閾値を前後する場合が考えられる。

このため、表示ライン毎に周期が変動した入力信号に対して所定の閾値で判定した場合には、表示装置が正常な表示を得られなくなるおそれがあるという問題点を有している。

本発明は、このような点に鑑みなされたもので、異なる複数の解像度の画像信号を確実に表示装置で表示させることが可能な表示制御装置を提供することを目的とする。

本発明は、周波数変調が加えられた外部からの入力信号に含まれる同期信号の水平周期を検出する検出手段と、この検出手段にて検出した水平周期に基づいて入力信号に含まれる画像信号に対応した解像度を判定する判定手段と、この判定手段により判定された解像度に対応して表示装置の駆動のタイミングを制御する制御手段とを具備し、前記判定手段は、前記表示装置が第１解像度に対応して駆動している状態で水平周期が所定の下限閾値未満である場合に画像信号の解像度を前記第１解像度よりも小さい第２解像度であると判定し、前記表示装置が前記第２解像度に対応して駆動している状態で水平周期が前記所定の下限閾値よりも大きい所定の上限閾値以上である場合に画像信号の解像度を前記第１解像度であると判定し、前記所定の下限閾値と前記所定の上限閾値との幅は、周波数変調が加えられた前記入力信号の同期信号の水平周期の変動幅よりも大きく設定されているものである。

そして、表示装置が第１解像度に対応して駆動している状態で水平周期が所定の下限閾値未満である場合に画像信号の解像度を第２解像度であると判定し、表示装置が第２解像度に対応して駆動している状態で水平周期が所定の下限閾値よりも大きい所定の上限閾値以上である場合に画像信号の解像度を第１解像度であると判定する。また、所定の下限閾値と所定の上限閾値との幅を、入力信号の同期信号の水平周期の変動幅よりも大きく設定する。

本発明によれば、周波数変調が加えられた入力信号に対して、下限閾値と上限閾値との幅によりこの周波数変調を吸収して、画像信号の解像度を確実に判定でき、この解像度に応じて制御手段が表示装置の駆動のタイミングを制御することで、異なる複数の解像度の画像信号を確実に表示装置で表示させることが可能になるとともに、判定手段での解像度の判定結果を確実に安定させることができる。

以下、本発明の一実施の形態の表示制御装置の構成を図１ないし図６を参照して説明する。

図６にグラフィックシステムを示し、この図６において、１はコンピュータであり、このコンピュータ１は、図示しないインターフェースを介して表示装置としての液晶表示装置であるＬＣＤパネル２に電気的に接続されている。

そして、コンピュータ１には、出力側がインターフェースの入力側に電気的に接続された図示しないグラフィックチップが内蔵されている。このグラフィックチップから出力される信号には、水平同期信号および垂直同期信号を有する同期信号と、ＬＣＤパネル２にて表示される画像信号とが含まれている。

また、ＬＣＤパネル２は、液晶表示が可能であるともに、マトリクス状に配設されたスイッチング素子としての薄膜トランジスタ(ＴＦＴ)を用いた表示器としての画像表示装置である。そして、このＬＣＤパネル２は、四角形状の表示領域５の側縁および端縁に沿って、ドライバ回路としてのゲートドライバ６およびソースドライバ７が設けられている。これらゲートドライバ６およびソースドライバ７は、それぞれ薄膜トランジスタのゲート電極およびソース電極と電気的に接続され、各薄膜トランジスタの動作を制御可能となっている。さらに、ＬＣＤパネル２には、ゲートドライバ６およびソースドライバ７の制御タイミングを切り替えるとともに、これらゲートドライバ６およびソースドライバ７に、インターフェースを介してコンピュータ１のグラフィックチップから送信された画像信号を所定のタイミングで出力する表示制御装置としてのタイミングコントローラ８が搭載されている。そして、ＬＣＤパネル２は、第１解像度としての例えばＳＶＧＡ(Super Video Graphics Array、８００×６００ライン)に対応したものとする。

タイミングコントローラ８は、図１に示すように、コンピュータ１(図６)側から出力された信号に含まれる同期信号のうち、水平同期信号が入力される検出手段としてのカウンタ部11と、このカウンタ部11に電気的に接続された判定手段としてのモード判定回路12と、このモード判定回路12に電気的に接続された制御手段としての制御信号生成回路13と、この制御信号生成回路13に電気的に接続された信号処理手段としてのデータ処理回路14とを備えている。

カウンタ部11は、図３および図４に示す水平同期信号のクロック(ＣＬＫ)を計測すなわちカウントして水平周期を検出し、図１に示すモード判定回路12に出力するものである。

モード判定回路12は、カウンタ部11から出力された水平周期を所定の判定基準値と比較することで、コンピュータ１(図６)側から出力された信号に含まれる画像信号の解像度を、ＳＶＧＡと、このＳＶＧＡよりも解像度が小さい、すなわち精細度が低い、言い換えると画像が粗い第２解像度としてのＶＧＡ(Video Graphics Array、６４０×４８０ライン)とに判定するものである。

また、このモード判定回路12には、ＶＧＡとＳＶＧＡとの判定基準値にヒステリシス特性を持たせている。すなわち、モード判定回路12においては、図２に示すように、ＬＣＤパネル２(図１)の駆動状態に依存してＳＶＧＡからＶＧＡに切り替わる際の判定基準値が異なるように設定されている。

ここで、図３および図４に示すように、コンピュータ１(図６)のグラフィックチップが水平スタート信号(ＳＴＨ)を出力した後、次のラインの水平スタート信号(ＳＴＨ)を出力するまでに、水平表示期間ｔ_１，ｔ_２に加えて、最後の画像信号を取り込んだ後のタイミングすなわちラストデータタイミングｔ_ＬＤＴ１，ｔ_ＬＤＴ２と、アナログ出力信号(ＬＯＡＤ)の立ち下がりから次のラインの水平スタート信号(ＳＴＨ)の立ち上がりまでのタイミングｔ_{ＬＤ−ＳＴＨ１}，ｔ_{ＬＤ−ＳＴＨ２}を含む水平ブランキング期間Ｔ_１，Ｔ_２とのそれぞれの時間が必要になる。

そして、標準的なＳＶＧＡの水平周期は、図５に示すように、８００＋２５６＝１０５６ｃｋであり、標準的なＶＧＡの水平周期は、６４０＋１６０＝８００ｃｋであるから、ＶＧＡの水平周期ではＳＶＧＡの駆動に必要な最低周期を満たせないため、ＶＧＡを上記ＬＣＤパネル２(図６)に正常表示させるためには、ＬＣＤパネル２の駆動タイミングを信号の解像度に対応して切り替える。

したがって、コンピュータ１(図６)側からの信号に含まれる画像信号の解像度がＶＧＡであるかＳＶＧＡであるかを同期信号の水平周期から自動的に判別する際の判定基準としては、ＬＣＤパネル２(図６)がＳＶＧＡモードで駆動するときのアナログ出力信号ＬＯＡＤが出力できるかどうかが境界となる。

このため、本実施の形態において、ＳＶＧＡからＶＧＡに切り替える基準値となる下限閾値TH1は、ＳＶＧＡの水平表示期間ｔ _２とラストデータタイミングｔ _ＬＤＴ２とタイミングｔ _{ＬＤ−ＳＴＨ２}との和よりも大きく設定さている。すなわち、TH1＞ｔ _２＋ｔ _ＬＤＴ２＋ｔ _{ＬＤ−ＳＴＨ２}と設定されている。また、ＶＧＡからＳＶＧＡに切り替える基準値となる上限閾値TH2は、下限閾値TH1に対して所定の幅Ｗ_１分、大きく設定されている。この幅Ｗ_１は、例えば電磁波の不要輻射(ＥＭＩ)に対応するために図２に示すようにスプレッド・スペクトラム(周波数拡散)により変動するＶＧＡの水平周期の変動幅Ｗ_２よりも大きく設定されている。一般に、ＶＧＡの水平周期の変動幅Ｗ_２は２、３ｃｋであるから、本実施の形態では、下限閾値TH1と上限閾値TH2との幅Ｗ_１を、例えば１０ｃｋに設定している。すなわち、TH2＝TH1＋１０で定義されている。

なお、モード判定回路12において、１フレーム中のどのラインの水平周期を用いて判定し、その結果をどのタイミングでＬＣＤパネル２の駆動に反映させるかについては、任意に設定でき、例えば１フレーム中の全てのラインでＶＧＡ／ＳＶＧＡ判定をし、その結果から垂直ブランキング期間中にＬＣＤパネル２の駆動タイミングを切り替えたり、特定のラインでＶＧＡ／ＳＶＧＡ判定をし、その判定結果からＬＣＤパネル２の駆動タイミングを直ちに切り替えたりするなどの様々な方法がある。

図１に戻って、制御信号生成回路13は、モード判定回路12での解像度の判定結果とコンピュータ１(図６)側から出力された信号に含まれる同期信号とに基づいてＬＣＤパネル２(図６)の制御信号を出力するものである。

データ処理回路14は、制御信号生成回路13からの出力に基づきコンピュータ１(図６)側から出力された信号に含まれる画像信号を取り込んで処理し、この処理により生成された画像データをＬＣＤパネル２(図６)側に出力するものである。

次に、上記一実施の形態の表示制御方法を説明する。なお、以下、ＳＶＧＡに対応するＬＣＤパネル２に、ＶＧＡの信号が入力された場合を説明する。

まず、コンピュータ１側から出力された入力信号のうち、水平同期信号のクロック(ＣＬＫ)をカウンタ部11によりカウントして入力信号の水平周期を検出する。

次いで、カウンタ部11にて検出された入力信号の水平周期に基づき、モード判定回路12にて入力信号に含まれる画像信号の解像度を判定する。

例えば、ＬＣＤパネル２がＳＶＧＡモードで駆動している状態では、カウンタ部11にて検出した水平周期が下限閾値TH1未満すなわち８１０ｃｋ未満である場合には画像信号の解像度をＶＧＡであると判定し、カウンタ部11にて検出した水平周期が下限閾値TH1以上すなわち８１０ｃｋ以上である場合には画像信号の解像度をＳＶＧＡであると判定する。

一方、ＬＣＤパネル２がＶＧＡモードで駆動している状態では、カウンタ部11にて検出した水平周期が上限閾値TH2未満すなわち８２０ｃｋ未満である場合には画像信号の解像度をＶＧＡであると判定し、カウンタ部11にて検出した水平周期が下限閾値TH2以上すなわち８２０ｃｋ以上である場合には画像信号の解像度をＳＶＧＡであると判定する。

この後、制御信号生成回路13では、これらモード判定回路12での判定とコンピュータ１側からの入力信号に含まれる同期信号とに基づき、ＬＣＤパネル２の制御信号を生成して出力するとともに、データ処理回路14の制御信号をこのデータ処理回路14に出力する。

データ処理回路14では、制御信号生成回路13からの出力に基づき、コンピュータ１側からの水平スタート信号(ＳＴＨ)の後、ソースドライバ７(図６)用の画像信号の取り込みを開始し、水平表示期間ｔ_１あるいは水平表示期間ｔ_２のデータ転送期間終了後に、画像データを生成してＬＣＤパネル２側に出力する。

そして、ＳＶＧＡモード、あるいはＶＧＡモードで駆動されたゲートドライバ６とソースドライバ７とが、データ処理回路14から出力された画像データに基づいて、表示領域５の所定の薄膜トランジスタをオンオフすることで、表示領域５に所定の画像が表示される。

上述したように、上記一実施の形態では、ＬＣＤパネル２がＳＶＧＡモードで駆動している状態で入力信号に含まれる同期信号の水平周期が下限閾値TH1未満である場合には、モード判定回路12が入力信号に含まれる画像信号の解像度をＶＧＡであると判定し、ＬＣＤパネル２がＶＧＡモードで駆動している状態で入力信号に含まれる同期信号の水平周期が上限閾値TH2以上である場合に入力信号に含まれる画像信号の解像度をＳＶＧＡであると判定する構成、すなわちＬＣＤパネル２の駆動状態に依存してＳＶＧＡとＶＧＡとの切り替えの閾値が異なるヒステリシス特性を、モード判定回路12での解像度の判定基準値に用いる構成とした。

このため、例えば不要輻射に対応するために入力信号にスプレッド・スペクトラムなどの周波数変調が加えられた場合に、従来のように判定基準値が１つに固定されている構成では、周波数の変調幅および判定基準値の選び方によって画像信号の解像度の判定が正確にできないおそれがあったのに対して、上記一実施の形態では、下限閾値TH1と上限閾値TH2との幅Ｗ_１によりこの周波数変調による影響を吸収して、画像信号の解像度を安定して確実に判定でき、この解像度に応じて制御信号生成回路13がＬＣＤパネル２の駆動のタイミングを制御することで、異なる複数の解像度の画像信号を確実にＬＣＤパネル２で表示させることが可能になる。

また、下限閾値TH1と上限閾値TH2との幅Ｗ_１を、スプレッド・スペクトラムなどにより周波数変調が加えられた入力信号の同期信号の水平周期の変動幅Ｗ_２よりも大きく設定することで、モード判定回路12での画像信号の解像度の判定結果を確実に安定させることができる。

さらに、下限閾値TH1を、ＳＶＧＡに対応した水平表示期間ｔ _２に、予め設定されたラストデータタイミングｔ _ＬＤＴ２とタイミングｔ _{ＬＤ−ＳＴＨ２}とを加えた数値よりも大きく設定することで、モード判定回路12により画像信号の解像度を判定するタイミングに拘らず、モード判定回路12での解像度の判定結果を確実に安定させることができる。

特に、異なる解像度の画像信号にＬＣＤパネル２側で対応しているので、ＰＣ用途の場合のように充分なグラフィックシステムを有していないＦＡ(Factory Automation)用途などの場合であっても、容易に対応できる。

なお、上記一実施の形態では、ＳＶＧＡ対応のＬＣＤパネル２をＶＧＡの信号に対応させたが、下限閾値TH1および上限閾値TH2などを適宜設定することにより、例えばＷｉｄｅ−ＶＧＡ(８００×４８０ライン)など、他の解像度の信号にも対応できることは言うまでもない。

また、表示装置としては、ＬＣＤパネル２を用いたが、例えば有機ＥＬ表示装置など、任意の表示装置に適用できる。

本発明の一実施の形態の表示制御装置を示すブロック図である。同上表示制御装置の判定手段の判定基準を示すグラフである。同上表示制御装置の第１解像度に対応した動作を示すタイミングチャートである。同上表示制御装置の第２解像度に対応した動作を示すタイミングチャートである。同上表示制御装置の第１解像度と第２解像度とのクロック数を示すグラフである。同上表示制御装置を備えたグラフィックシステムを示すブロック図である。

符号の説明

２表示装置としてのＬＣＤパネル
８表示制御装置としてのタイミングコントローラ
11 検出手段としてのカウンタ部
12 判定手段としてのモード判定回路
13 制御手段としての制御信号生成回路

Claims

周波数変調が加えられた外部からの入力信号に含まれる同期信号の水平周期を検出する検出手段と、
この検出手段にて検出した水平周期に基づいて入力信号に含まれる画像信号に対応した解像度を判定する判定手段と、
この判定手段により判定された解像度に対応して表示装置の駆動のタイミングを制御する制御手段とを具備し、
前記判定手段は、前記表示装置が第１解像度に対応して駆動している状態で水平周期が所定の下限閾値未満である場合に画像信号の解像度を前記第１解像度よりも小さい第２解像度であると判定し、前記表示装置が前記第２解像度に対応して駆動している状態で水平周期が前記所定の下限閾値よりも大きい所定の上限閾値以上である場合に画像信号の解像度を前記第１解像度であると判定し、
前記所定の下限閾値と前記所定の上限閾値との幅は、周波数変調が加えられた前記入力信号の同期信号の水平周期の変動幅よりも大きく設定されている
ことを特徴とした表示制御装置。