TW202139599A - 相位內插器系統以及其操作方法 - Google Patents

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Abstract

一種相位內插（PI）系統，包含：相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，PI級進一步經組態以藉由使用多位元加權訊號及其邏輯反相（多位元weighting_bar訊號）而避免上拉/下拉（PUPD）短路情況；以及放大級，經組態以接收且放大內插時鐘訊號，放大級包含電容性組件；電容性組件為可調的；且電容性組件具有使得放大級的佔據面積減小的米勒效應組態。

Description

相位內插器系統以及其操作方法
近年來，歸因於對使用較大頻寬轉移大量資料的需求逐漸增加，對高速記憶體介面的需求已在增加。
在記憶體介面系統中，相位插入器產生（內插）中間相位時鐘，所述中間相位時鐘由（基於）相對於彼此具有某一相位間距的兩個時鐘內插。一般而言，PI有助於調校時序及/或相位對準。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件、材料、值、步驟、操作、配置或類似物的特定實例以簡化本揭露內容。當然，此等特定實例僅為實例，且不意欲為限制性的。涵蓋其他組件、值、操作、材料、配置或類似物。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且自身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似物的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
在一些實施例中，相位內插（phase interpolating；PI）系統包含：相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及加權訊號，且產生內插時鐘訊號，PI級具有低功率組態；以及放大級，經組態以接收且放大內插時鐘訊號，放大級包含可調電容性組件，電容性組件具有米勒（Miller）效應組態。
根據用於PI系統的第一其他方法，遭受短路電流，此具有以下缺點：在某些情形下，其PI級遭受上拉/下拉（pull-up/pull-down；PUPD）短路情況（下文論述），此增加功耗且因此被稱為高功率PI級。根據用於PI系統之第二其他方法，藉由使用離散組合邏輯電路系統來減少PUPD短路，所述離散組合邏輯電路系統尤其具有增大的大小/佔據面積的缺點，且因此被稱為大佔據面積PI級。至少一些實施例提供一種PI系統，其經由使用低功率PI級而避免PUPD短路情況，所述低功率PI級無論如何不遭受增大的大小/佔據面積，且因此被稱為小佔據面積PI級，且其中低功率小佔據面積PI級包含：第一單元，包含並聯連接的三態（3S）反相器；以及第二單元，包含並聯連接的閘控式三態（G3S）反相器。至少一些實施例提供一種PI級，因任何給定3S反相器及其對應G3S反相器經往復操作以使得：當給定3S反相器經控制以輸出邏輯高訊號時，對應G3S反相器經控制以輸出邏輯高訊號；且當給定3S反相器經控制以輸出邏輯低訊號時，對應G3S反相器經控制以輸出邏輯低訊號，故所述PI級避免短路情況。相對於根據其他方法的高功率PI級，將PI級視為低功率。PI系統的至少一些實施例藉由使用放大級來達成減小的面積，所述放大級包含：放大器，經組態為具有回饋迴路，所述回饋迴路將放大器的輸出電容耦合至放大器的輸入，藉此利用米勒效應。
圖1A、圖1B以及圖1C為根據本揭露內容的至少一個實施例的對應半導體元件100A、半導體元件100B以及半導體元件100C的對應方塊圖。
在圖1A中，半導體元件100A包含相位內插（PI）系統102A。PI系統102A包含：低功率相位內插（PI）級104A；以及小面積可調電容放大級106A。
在圖1B中，半導體元件100B包含PI系統102B。PI系統102B包含：低功率PI級104A；以及放大級106B。相對於圖1A的小面積可調電容放大級106A，放大級106B並非小面積的，其亦不具有可調電容。
在圖1C中，半導體元件100C包含PI系統102C。PI系統102C包含：PI級104C；以及小面積可調電容放大級106A。相對於圖1A的低功率PI級104A，PI級104C並非低功率的。
圖2為根據一些實施例的相位內插（PI）系統202的方塊圖。
PI系統202包含低功率相位內插（PI）級204；以及小面積可調電容放大級206。
PI級204經組態以接收第一時鐘CLK1、第二時鐘CLK2以及多位元二進位加權訊號W＜(M-1)：0＞，其中M為正整數且2 ≤ M。在圖2中，出於促進論述的目的，值M為假定的，亦即M=4，且因此多位元二進位加權訊號W＜(M-1)：0＞為多位元二進位加權訊號W＜3：0＞。在一些實施例中，2 ≤ M且M≠4。PI級204經組態以在節點212處輸出第一相位內插訊號OUT1。關於PI級204的更多細節在圖3A、圖3B、圖3B'、圖3C、圖3C'以及圖3D至圖3G的論述中提供。
小面積可調電容放大級206經組態以在節點212處接收訊號OUT1，所述訊號OUT1為多位元電容調校訊號CAP＜(N-1)：0＞，其中N為正整數且2 ≤ N。在圖2中，N=3，且因此多位元電容調校訊號CAP＜(N-1)：0＞為多位元電容調校訊號CAP＜2：0＞。在一些實施例中，2 ≤ N且N≠3。放大級206經組態以在節點219處輸出第一相位內插訊號OUT1的放大型式作為訊號OUT2。
放大級206包含反相放大器209及可調電容208。反相放大器209為類比元件，與作為數位元件的邏輯反相器形成對比。反相放大器209具有增益G。可調電容208具有可變電容CM ，且以米勒等效組態繪示於圖2中。在米勒等效組態中，將可調電容208繪示為耦合於節點212與第一系統參考電壓之間，所述第一系統參考電壓在圖2中接地。在一些實施例中，第一系統參考電壓為VSS。可調電容208經組態以接收電容調校訊號CAP＜(N-1)：0＞，且藉此調整可變電容CM 的值。關於放大級206的更多細節由圖4A至圖4B的論述提供。
圖3A為根據一些實施例的低功率相位內插（PI）級304的方塊圖。
PI級304包含：三態（3S）反相器310(1)、三態反相器310(2)、三態反相器310(3)以及三態反相器310(4)；及閘控式三態（G3S）反相器314(1)、閘控式三態反相器314(2)、閘控式三態反相器314(3)以及閘控式三態反相器314(4)。PI級304經組態以在節點312處輸出第一相位內插訊號OUT1。3S反相器310(1)至3S反相器310(4)經配置為單元311。G3S反相器314(1)至G3S反相器314(4)經配置為單元315。
3S反相器310(1)至3S反相器310(4)中的每一者包含輸入端子IN、賦能端子EN以及輸出端子。3S反相器310(1)至3S反相器310(4)中的每一者的更詳細視圖設置於圖3C中。3S反相器310(1)至3S反相器310(4)中的每一者的輸入端子IN經組態以接收第一時鐘CLK1的邏輯反相（logical inverse）（邏輯反相CLK1_bar）。為圖示簡單起見，圖3A中未繪示自第一時鐘CLK1產生邏輯反相CLK1_bar的電路系統。3S反相器310(1)至3S反相器310(4)中的每一者的輸出端子耦接至節點312。
在圖3A中，出於提供PI級304的操作的詳細實例的目的，多位元二進位加權訊號W＜3：0＞的值為假定的，亦即W＜3：0＞=0011。在一些實施例中，除W＜3：0＞=0011之外，多位元二進位加權訊號W＜3：0＞採用各種值。另外，應回憶起，多位元二進位加權訊號W＜3：0＞自身為更一般的多位元二進位加權訊號W＜(M-1)：0＞的實例。
3S反相器310(1)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第一位元W＜0＞的邏輯反相（邏輯反相W＜0＞_bar）。3S反相器310(2)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第二位元W＜1＞的邏輯反相（邏輯反相W＜1＞_bar）。3S反相器310(3)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第三位元W＜2＞的邏輯反相（邏輯反相W＜2＞_bar）。3S反相器310(4)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第四位元W＜3＞的邏輯反相（邏輯反相W＜3＞_bar）。為圖示簡單起見，圖3A中未繪示自第一位元W＜0＞至第四位元W＜3＞對應地產生邏輯反相W＜0＞_bar至邏輯反相W＜3＞_bar的電路系統。
存在包含於PI級304中的3S反相器310(1)的一個個例，亦即
Figure 02_image001
個例。將標記「x1」繪示為靠近3S反相器310(1)。當bit_position{W＜1＞}為零時，在PI級304中存在3S反相器310(1)的
Figure 02_image003
個例，其表示對應組，儘管僅具有一個成員。存在包含於PI級304中的3S反相器310(2)的多個個例，亦即
Figure 02_image005
個例。當bit_position{W＜1＞}為一時，在PI級304中存在3S反相器310(2)的
Figure 02_image007
個例，其一同表示具有多個成員的對應組。為圖示簡單起見，圖3A中僅繪示3S反相器310(2)的一個個例。將標記「x2」繪示為靠近3S反相器310(2)。存在包含於PI級304中的3S反相器310(3)的多個個例，亦即
Figure 02_image009
個例。當bit_position{W＜2＞}為二時，在PI級304中存在3S反相器310(3)的
Figure 02_image011
個例，其一同表示具有多個成員的對應組。為圖示簡單起見，圖3A中僅繪示3S反相器310(3)的一個個例。將標記「x4」繪示為靠近3S反相器310(3)。存在包含於PI級304中的3S反相器310(4)的多個個例，亦即
Figure 02_image013
個例。當bit_position{W＜3＞}為三時，在PI級304中存在3S反相器310(4)的
Figure 02_image015
個例，其一同表示具有多個成員的對應組。將標記「x8」繪示為靠近3S反相器310(4)。為圖示簡單起見，圖3A中僅繪示3S反相器310(3)的一個個例。
在圖3A中，G3S反相器314(1)至G3S反相器314(4)中的每一者包含輸入端子IN、賦能端子EN、閘控端子G以及輸出端子。G3S反相器314(1)至G3S反相器314(4)中的每一者的更詳細視圖設置於圖3B中。
G3S反相器314(1)至G3S反相器314(4)中的每一者的輸入端子IN經組態以接收第二時鐘CLK2的邏輯反相（邏輯反相CLK2_bar）。為圖示簡單起見，圖3A中未繪示自第二時鐘CLK2產生邏輯反相CLK2_bar的電路系統。G3S反相器314(1)至G3S反相器314(4)中的每一者的閘控端子G經組態以接收邏輯反相CLK1_bar。
對應G3S反相器314(1)至G3S反相器314(4)的每一賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的對應位元W＜i＞。更特定言之，G3S反相器314(1)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第一位元W＜0＞。G3S反相器314(2)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第二位元W＜1＞。G3S反相器314(3)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第三位元W＜2＞。G3S反相器314(4)的賦能端子EN經組態以接收多位元加權訊號W＜3：0＞的第四位元W＜3＞。
存在包含於PI級304中的G3S反相器314(1)的一個個例，亦即
Figure 02_image001
個例。當bit_position{W＜1＞}為零時，在PI級304中存在G3S反相器314(1)的
Figure 02_image003
個例，其表示對應組，儘管僅具有一個成員。將標記「x1」繪示為靠近G3S反相器314(1)。存在包含於PI級304中的G3S反相器314(2)的多個個例，亦即
Figure 02_image005
個例。當bit_position{W＜1＞}為一時，在PI級304中存在G3S反相器314(2)的
Figure 02_image007
個例，其一同表示具有多個成員的對應組。為圖示簡單起見，圖3A中僅繪示G3S反相器314(2)的一個個例。將標記「x2」繪示為靠近G3S反相器314(2)。存在包含於PI級304中的G3S反相器314(3)的多個個例，亦即
Figure 02_image009
個例。當bit_position{W＜2＞}為二時，在PI級304中存在G3S反相器314(3)的
Figure 02_image011
個例，其一同表示具有多個成員的對應組。為圖示簡單起見，圖3A中僅繪示G3S反相器314(3)的一個個例。將標記「x4」繪示為靠近G3S反相器314(3)。存在包含於PI級304中的G3S反相器314(4)的多個個例，亦即
Figure 02_image013
個例。當bit_position{W＜3＞}為三時，在PI級304中存在G3S反相器314(4)的
Figure 02_image015
個例，其一同表示具有多個成員的對應組。將標記「x8」繪示為靠近G3S反相器314(4)。為圖示簡單起見，圖3A中僅繪示G3S反相器314(3)的一個個例。
根據第一其他方法，以其他方式對應於PI級304的PI級使用第一組及第二組，所述第一組及第二組中的每一者僅具有3S反相器而非PI級304的3S反相器310(1)至3S反相器310(4)的單元311及G3S反相器314(1)至G3S反相器314(5)的單元315。根據第一其他方法，第一時鐘CLK1及第二時鐘CLK2的狀態的一些組合形成以下情形：其中3S反相器中的一或多者經控制以將公共輸出節點朝VDD上拉，而3S反相器中的一或多者經控制以將公共輸出節點朝VSS下拉，此表示消耗大量功率的上拉/下拉（PUPD）類型的短路（PUPD短路）情況。因此，將第一其他方法描述為高功率PI級。根據用於PI系統的第二其他方法，藉由將第一其他方法的僅第一及第二3S反相器組與離散閘控電路系統組合來減少PUPD短路，所述離散閘控電路系統尤其具有增加大小/佔據面積的缺點，且因此被稱為大佔據面積PI級。與第二其他方法相比，PI級304的優點為，其在不必使用離散組合邏輯電路系統的情況下避免PUPD短路情況，此是因為任何給定3S反相器（例如3S反相器（310(1)）及其對應G3S反相器（例如G3S反相器314(1)）藉由（除其他訊號外）對應加權訊號W＜0＞_bar及加權訊號W＜0＞進行往復操作。
使得：當3S反相器310(1)經控制以輸出邏輯高訊號時，對應G3S反相器314(1)經控制以輸出邏輯高訊號；且當3S反相器310(1)經控制以輸出邏輯低訊號時，對應G3S反相器314(1)經控制以輸出邏輯低訊號。相對於根據其他方法的高功率PI級，將PI級304視為低功率。
圖3B為根據一些實施例的閘控式三態（G3S）反相器314(5)的電路圖。
圖3B'為根據一些實施例的圖3B的G3S反相器314(5)的更詳細型式314(5)'。
圖3B中的G3S反相器314(5)為圖3A的G3S反相器314(1)至G3S反相器314(4)中的每一者的實例。G3S反相器314(5)具有除其包含於PI級304中之外的應用。因此，圖3B將G3S反相器314(5)繪示為分離元件，且因此不引入PI級304的訊號耦合。相比之下，圖3B'繪示在PI級304的訊號耦合的情形下的G3S反相器314(5)'。
G3S反相器314(5)包含在第二系統參考電壓與VSS之間串聯耦接（或菊花式鏈接）的電晶體P1、電晶體P2、電晶體P3、電晶體N1、電晶體N2以及電晶體N3，所述第二系統參考電壓在圖3B中（且亦在圖3B'、圖3C以及圖3C'中）為VDD。在一些實施例中，第二系統參考電壓為除VDD之外的與VSS不同的電壓。在一些實施例中，電晶體P1至電晶體P3中的每一者為PMOS電晶體。在一些實施例中，電晶體N1至電晶體N3中的每一者為NMOS電晶體。
在圖3B中，電晶體P1耦接於VDD與節點318(1)之間。電晶體P2耦接於節點318(1)與節點318(2)之間。電晶體P3耦接於節點318(2)與節點318(3)之間。電晶體N1耦接於節點318(3)與節點318(4)之間。電晶體N2耦接於節點318(4)與節點318(5)之間。電晶體N3耦接於節點318(5)與VSS之間。
電晶體P1及電晶體N3中的每一者的閘極端子經組態以接收G3S反相器314(5)的輸入端子IN上的輸入訊號。如此，電晶體P1的閘極端子耦接至電晶體N3的閘極端子。電晶體P2及電晶體N2中的每一者的閘極端子經組態以接收G3S反相器314(5)的閘控端子G上的閘控訊號。如此，電晶體P2的閘極端子耦接至電晶體N2的閘極端子。圖3B'與圖3B之間的差異的實例為，圖3B'繪示耦接電晶體P2與電晶體N2的閘極端子的訊號線。
電晶體N1的閘極端子經組態以接收G3S反相器314(5)的賦能端子EN上的賦能訊號。電晶體P3的閘極端子經組態以接收G3S反相器314(5)的賦能端子EN上的賦能訊號的邏輯反相（enable_bar訊號）。
同樣，圖3B'繪示在PI級304的訊號耦合的情形下的G3S反相器314(5)'。因此，在圖3B'中，繪示以下內容：節點318(3)與圖3A中的節點312相同；電晶體P1及電晶體N3中的每一者的閘極端子上的輸入訊號為CLK2_bar；電晶體P2及電晶體N2中的每一者的閘極端子上的閘控訊號為CLK1_bar；電晶體N1的閘極端子上的賦能訊號為多位元加權訊號W＜3：0＞的對應位元W＜i＞；且電晶體P3的閘極端子上的enable_bar訊號為多位元加權訊號W＜3：0＞的對應位元W＜i＞的邏輯反相（邏輯反相W＜i＞_bar）。
藉由以下真值表1至真值表5進一步描述圖3B'的G3S反相器314(5)'的操作。
在真值表1（下方）中，賦能（E）訊號具有邏輯低狀態（邏輯零），其中E = 0 = W＜i＞。因此，電晶體P3及電晶體N1中的每一者斷開，藉此對圖3B'中的節點318(3)（其同樣與圖3A中的節點312相同）呈現高阻抗（高Z）。當E = 0 = W＜i＞時，輸入訊號CLK2_bar及閘控訊號CLK1_bar的邏輯狀態不實質上影響節點318(3)上的訊號的狀態。如此，在真值表1中，輸入訊號CLK2_bar及閘控訊號CLK1_bar的邏輯狀態經標記為「無關（don't care）」（dc）。
  CLK2=dc CLK1=dc    
  CLK2_bar=dc CLK1_bar=dc    
  IN=dc G=dc E=0 輸出
P1 無關(dc)      
P2   無關    
P3     斷開  
N1     斷開  
N2   無關    
N3 無關      
輸出       Z
    真值表1    
在真值表2至真值表5（下方）中的每一者中，賦能（E）訊號具有邏輯高狀態（邏輯一），其中E = 1 = W＜i＞。因此，電晶體P3及電晶體N1中的每一者接通。當E = 1 = W＜i＞時，節點318(3)上的訊號的狀態受輸入訊號CLK2_bar及閘控訊號CLK1_bar的狀態控制。
在真值表2（下方）中，輸入訊號CLK2_bar具有邏輯低狀態以使得IN=CLK2_bar=0，且閘控訊號CLK1_bar具有邏輯高狀態以使得G=CLK1_bar=1。當IN=CLK2_bar=0時，電晶體P1接通且電晶體N3斷開。當G=CLK1_bar=1時，電晶體P2斷開且電晶體N2接通。歸因於電晶體P2及電晶體N3中的每一者斷開，對圖3B'中的節點318(3)/節點312呈現高阻抗（高Z）。
  CLK2=1 CLK1=0    
  CLK2_bar=0 CLK1_bar=1    
  IN=0 G=1 E=1 輸出
P1 接通      
P2   斷開    
P3     接通  
N1     接通  
N2   接通    
N3 斷開      
輸出       Z
    真值表2    
在真值表3（下方）中，輸入訊號CLK2_bar具有邏輯高狀態以使得IN=CLK2_bar=1，且閘控訊號CLK1_bar具有邏輯低狀態以使得G=CLK1_bar=0。當IN=CLK2_bar=1時，電晶體P1斷開且電晶體N3接通。當G=CLK1_bar=0時，電晶體P2接通且電晶體N2斷開。歸因於電晶體P1及電晶體N2中的每一者斷開，對圖3B'中的節點318(3)/節點312呈現高阻抗（高Z）。
  CLK2=0 CLK1=1    
  CLK2_bar=1 CLK1_bar=0    
  IN=1 G=0 E=1 輸出
P1 斷開      
P2   接通    
P3     接通  
N1     接通  
N2   斷開    
N3 接通      
輸出       Z
    真值表3    
在真值表4（下方）中，輸入訊號CLK2_bar具有邏輯低狀態以使得IN=CLK2_bar=0，且閘控訊號CLK1_bar具有邏輯低狀態以使得G=CLK1_bar=0。當IN=CLK2_bar=0時，電晶體P1接通且電晶體N3斷開。當G=CLK1_bar=0時，電晶體P2接通且電晶體N2斷開。歸因於電晶體P1及電晶體P2中的每一者接通，且電晶體N2及電晶體N3中的每一者斷開，將圖3B'中的節點318(3)/節點312上拉至邏輯高狀態。
  CLK2=1 CLK1=1    
  CLK2_bar=0 CLK1_bar=0    
  IN=0 G=0 E=1 輸出
P1 接通      
P2   接通    
P3     接通  
N1     接通  
N2   斷開    
N3 斷開      
輸出       1
    真值表4    
在真值表5（下方）中，輸入訊號CLK2_bar具有邏輯高狀態以使得IN=CLK2_bar=1，且閘控訊號CLK1_bar具有邏輯高狀態以使得G=CLK1_bar=1。當IN=CLK2_bar=1時，電晶體P1斷開且電晶體N3接通。當G=CLK1_bar=1時，電晶體P2斷開且電晶體N2接通。歸因於電晶體P1及電晶體P2中的每一者斷開，且電晶體N2及電晶體N3中的每一者接通，將圖3B'中的節點318(3)/節點312下拉至邏輯低狀態。
  CLK2=0 CLK1=0    
  CLK2_bar=1 CLK1_bar=1    
  IN=1 G=1 E=1 輸出
P1 斷開      
P2   斷開    
P3     接通  
N1     接通  
N2   接通    
N3 接通      
輸出       0
    真值表5    
圖3C為根據一些實施例的三態（3S）反相器310(5)的電路圖。
圖3C'為根據一些實施例的圖3C的3S反相器310(5)的更詳細型式310(5)'。
圖3C中的3S反相器310(5)為圖3A的3S反相器310(1)至3S反相器310(4)中的每一者的實例。3S反相器310(5)具有除其包含於PI級304中之外的應用。因此，圖3C將3S反相器310(5)繪示為分離元件，且因此不引入PI級304的訊號耦合。相比之下，圖3C'繪示在PI級304的訊號耦合的情形下的3S反相器310(5)'。
3S反相器310(5)包含在VDD與VSS之間串聯耦接（或菊花式鏈接）的電晶體P4、電晶體P5、電晶體N4以及電晶體N5。在一些實施例中，電晶體P4至電晶體P5中的每一者為PMOS電晶體。在一些實施例中，電晶體N4至電晶體N5中的每一者為NMOS電晶體。
在圖3C中，電晶體P4耦接於VDD與節點316(1)之間。電晶體P5耦接於節點316(1)與節點316(2)之間。電晶體N4耦接於節點316(2)與節點316(3)之間。電晶體N5耦接於節點316(3)與VSS之間。
電晶體P4及電晶體N5中的每一者的閘極端子經組態以接收3S反相器310(5)的輸入端子IN上的輸入訊號。如此，電晶體P4的閘極端子耦接至電晶體N5的閘極端子。電晶體N4的閘極端子經組態以接收3S反相器310(5)的賦能端子EN上的賦能訊號。電晶體P5的閘極端子經組態以接收3S反相器310(5)的賦能端子EN上的賦能訊號的邏輯反相（enable_bar訊號）。
同樣，圖3C'繪示在PI級304的訊號耦合的情形下的3S反相器310(5)'。因此，在圖3C'中，繪示以下內容：節點316(2)與圖3A中的節點312相同；電晶體P4及電晶體N5中的每一者的閘極端子上的輸入訊號為CLK1_bar；電晶體P5的閘極端子上的enable_bar訊號為多位元加權訊號W＜3：0＞的對應位元W＜i＞；且電晶體N4的閘極端子上的賦能訊號為W＜i＞_bar，所述賦能訊號（同樣）為多位元加權訊號W＜3：0＞的對應位元W＜i＞的邏輯反相。
圖3D為根據一些實施例的與PI級304的操作相關的各種波形的曲線圖。
圖3E、圖3F以及圖3G為根據一些實施例的使圖3B'的G3S反相器314(5)'及圖3C'的3S反相器310(5)'與圖3D的波形相關的對應電晶體狀態電路圖。
圖3D包含：表示圖3A的第一時鐘CLK1的波形320；表示圖3A的第二時鐘CLK2的波形322；以及表示圖3A的訊號OUT1的波形324。圖3D包含時間點T1、時間點T2、時間點T3以及時間點T4。
在圖3E至圖3G中的每一者中，賦能（E）訊號具有邏輯高狀態（邏輯一），其中E = 1 = W＜i＞。因此，電晶體P3及電晶體N1中的每一者接通。當E = 1 = W＜i＞時，G3S反相器314(5)'的操作受輸入訊號CLK2_bar及閘控訊號CLK1_bar的狀態控制，且3S反相器310(5)'的操作受輸入訊號CLK1_bar的狀態控制。
圖3E對應於圖3D中的時間T1，且對應於真值表5（上方）。關於圖3E中的3S反相器310(5)'，當輸入訊號CLK1_bar=1時，電晶體P4斷開且電晶體N5接通。因此，電晶體N4及電晶體N5將節點316(2)/節點312下拉至邏輯低狀態，以使得訊號OUT1的波形324在時間T1處具有圖3D中的邏輯低值。
圖3F對應於圖3D中的時間T2。圖3F亦對應於真值表3（上方）以使得G3S反相器314(5)'對圖3B'中的節點318(3)/節點312呈現高阻抗（高Z）。關於圖3F中的3S反相器310(5)'，當輸入訊號CLK1_bar=0時，電晶體P4接通且電晶體N5斷開。因此，電晶體P4及電晶體P5將節點316(2)/節點312朝VDD上拉，以使得圖3D中的訊號OUT1的波形324具有一值，所述值自在時間T2之後的VSS升高至在時間T3處的大約在VSS與VDD之間的中間位置的值。
圖3G對應於圖3D中的時間T3。圖3G亦對應於真值表4（上方）以使得G3S反相器314(5)'將節點318(3)/節點312朝VDD上拉。關於圖3G中的3S反相器310(5)'，當輸入訊號CLK1_bar=0時，電晶體P4接通且電晶體N5斷開。因此，電晶體P4及電晶體P5將節點316(2)/節點312朝VDD上拉以使得圖3D中的訊號OUT1的波形324具有一值，所述值自在時間T3處的大約在VSS與VDD之間的中間位置的值升高至在時間T4處的大約VDD。在一些實施例中，訊號OUT1的最大值為VDD。
圖4A為根據一些實施例的小面積可調電容性負載放大級406的電路圖。
放大級406對應於圖2的放大級206。放大級406包含反相放大器409(1)及可調電容408。反相放大器409(1)為具有增益G且對應於反相放大器209的類比反相放大器。可調電容408具有可變電容CC ，且對應於圖2的可調電容208。可調電容408經組態以接收電容調校訊號CAP＜(N-1)：0＞，且藉此調整可變電容CC 的值。
可調電容408配置於回饋迴路中，且因此耦接於反相放大器409(1)的輸出與輸入之間。對於在作為離散元件量測時具有第一電容的給定電容器，當給定電容器包含於電路中且（更特定言之）配置於圖4A中的反相放大器此可調電容408的回饋迴路中時，給定電容器與反相放大器的內部電容（未繪示）相互作用，以便在電路中表現為如同給定電容器具有較大第二電容一般。此行為稱為米勒效應，且有效的較大第二電容稱為米勒電容CM 。特定言之，
Figure 02_image017
。回憶起圖4A的可調電容408對應於圖2的可調電容208，在圖2中對可調電容208的描繪使用米勒等效組態以表示圖4A中的可調電容408的回饋配置。
根據另一方法，以其他方式對應於放大級406的放大級在反相放大器的回饋迴路中不使用電容性元件。與其他方法相比，放大級406的優點為藉由回饋迴路的米勒效應達成的可調電容408的大小減小，其中放大級406的對應佔據面積減小。
圖4B為根據一些實施例的小面積可調電容性負載放大級406'的電路圖。
圖4B的放大級406'對應於圖4A的放大級406。將圖4A的可調電容408繪示為圖4B中的可調電容器網路408'。並聯耦接於反相放大器409(1)的輸入與輸出之間，可調諧電容器網路408'包含：開關428(1)與電容器426(1)的串聯耦接；開關428(2)與電容器426(2)的串聯耦接；以及開關428(3)與電容器426(3)的串聯耦接。
在圖4B中，電容器426(1)具有電容Cx，其中Cx表示電容的單位。電容器426(2)具有電容2*Cx。電容器426(3)具有電容4*Cx。在一些實施例中，電容器426(1)至電容器426(3)的值為除對應比率1：2：4之外的值的各種組合。
開關428(1)至開關428(3)中的每一者經組態以接收多位元電容調校訊號CAP＜2：0＞的對應位元CAP＜i＞。更特定言之，開關428(1)經組態以接收多位元電容調校訊號CAP＜2：0＞的第一位元CAP＜0＞。開關428(2)經組態以接收多位元電容調校訊號CAP＜2：0＞的第二位元CAP＜1＞。開關428(3)經組態以接收多位元電容調校訊號CAP＜2：0＞的第三位元CAP＜2＞。因此，多位元電容調校訊號CAP＜2：0＞用以選擇性連接反相放大器409(1)的輸入與輸出之間的電容器426(1)至電容器426(3)中的一或多者，且藉此調整反相放大器409(1)的輸入與輸出之間的總電容。
與圖4A的放大級406相比，放大級406'更包含類比反相放大器409(2)。反相放大器409(2)的輸入耦接至反相放大器409(1)的輸出，且因此經組態以接收訊號OUT2。反相放大器409(2)的輸出經組態以提供訊號OUT3。
圖5為根據一些實施例的操作閘控式三態（G3S）反相器的方法500的流程圖。
方法500包含區塊502至區塊514。在區塊502處，由G3S反相器接收輸入訊號、閘控訊號以及賦能訊號。G3S反相器的實例為圖3B的G3S反相器314(5)。流程自區塊502進行至區塊504。
在區塊504處，做出賦能訊號是否具有邏輯低值的決策。若決策區塊504處的回答為是，則流程進行至區塊506。在區塊506處，在G3S反相器的輸出處產生高阻抗（高Z）。在G3S反相器的輸出處產生高阻抗（高Z）的實例為真值表1的情形。然而，若決策區塊504處的回答為否，則流程進行至區塊508。
在區塊508處，做出輸入訊號及閘控訊號中的每一者是否具有相同邏輯狀態的決策。若決策區塊508處的回答為否，則流程進行至區塊506。不具有相同邏輯狀態的輸入訊號及閘控訊號的實例為真值表2的情形及真值表3的情形。然而，若決策區塊508處的回答為是，則流程進行至區塊510。
在區塊510處，做出輸入訊號及閘控訊號中的每一者是否具有邏輯低狀態的決策。若決策區塊510處的回答為否，則流程進行至區塊512。在區塊512處，在G3S反相器的輸出處產生邏輯低狀態。在G3S反相器的輸出處產生邏輯低狀態的實例為真值表5的情形。然而，若決策區塊510處的回答為是，則流程進行至區塊514。在區塊514處，在G3S反相器的輸出處產生邏輯高狀態。在G3S反相器的輸出處產生邏輯高狀態的實例為真值表4的情形。
圖6為根據一些實施例的操作相位內插（PI）系統的方法600的流程圖。
根據方法600操作的PI系統的實例為PI系統202，其包含PI級204及放大級206。PI級204的實例為圖3A的PI級304，其中PI級304包含3S反相器310(1)至3S反相器310(4)以及G3S反相器314(1)至G3S反相器314(4)。3S反相器310(1)至3S反相器310(4)中的每一者的實例為圖3C'的3S反相器310(5)'。G3S反相器314(1)至G3S反相器314(4)中的每一者的實例為圖3B'的G3S反相器314(5)'。
方法600包含區塊602至區塊612。流程並行地進行至區塊602及區塊606中的每一者。區塊602至區塊604與包含於PI級304中的G3S反相器的操作相關。在區塊602處，由PI級中的G3S反相器中的每一者接收第一時鐘、第二時鐘訊號以及多位元加權訊號的對應位元分量。同樣，包含於PI級304中的G3S反相器的實例為圖3B'的G3S反相器314(5)'。第一時鐘訊號的實例為CLK1，其中在G3S反相器314(5)'的閘控端子G處接收第一時鐘訊號CLK1的反向型式（反向型式CLK1_bar）。第二時鐘訊號的實例為CLK2，其中在G3S反相器314(5)'的輸入端子IN處接收第二時鐘訊號CLK2的反向型式（反向型式CLK2_bar）。多位元加權訊號的對應位元分量的實例為W＜i＞。
區塊602包含區塊620。在區塊620處，對於每一G3S組，在G3S組中的每一G3S反相器處接收相同對應位元分量。在給定組中接收相同位元分量的每一G3S反相器的實例為在圖3A中各自接收位元W＜3＞的G3S反相器314(4)的八個個例。流程自區塊620退出區塊602且進行至區塊604。
在區塊604處，G3S反相器中的每一者將對應第一訊號提供至公共節點。公共節點的實例為圖3A中的節點312。區塊604包含區塊640至區塊644。
在區塊640處，對於G3S反相器中的每一者，做出對應位元分量是否具有邏輯高狀態的決策。若決策區塊640處的回答為否，則流程進行至區塊642。在區塊642處，對應G3S反相器經控制以輸出邏輯低訊號。控制G3S反相器輸出邏輯低訊號的實例繪示於圖3E中。然而，若決策區塊640處的回答為是，則流程進行至區塊644。在區塊644處，對應G3S反相器經控制以輸出邏輯高訊號。控制G3S反相器輸出邏輯高訊號的實例繪示於圖3G中。流程自區塊642及區塊644中的每一者退出區塊604且進行至區塊610。
區塊606至區塊608與包含於PI級304中的3S反相器的操作相關。同樣，包含於PI級304中的3S反相器的實例為圖3C'的3S反相器310(5)'。
在區塊606處，由PI級中的3S反相器中的每一者接收第一時鐘及多位元加權訊號的對應bit_bar分量。同樣，包含於PI級304中的3S反相器的實例為圖3C'的3S反相器310(5)'。第一時鐘訊號的實例為CLK1，其中在3S反相器310(5)'的輸入端子IN處接收第一時鐘訊號CLK1的反向型式（反向型式CLK1_bar）。多位元加權訊號的對應bit_bar分量的實例為邏輯反相W＜i＞_bar。
區塊606包含區塊630。在區塊630處，對於每一3S組，在3S組中的每一3S反相器處接收相同對應bit_bar分量。在給定組中接收相同bit_bar分量的每一3S反相器的實例為在圖3A中各自接收位元W＜3＞的3S反相器310(4)的八個個例。流程自區塊630退出區塊606且進行至區塊608。
在區塊608處，3S反相器中的每一者將對應第二訊號提供至公共節點。同樣，公共節點的實例為圖3A中的節點312。區塊608包含區塊650至區塊654。
在區塊650處，對於3S反相器中的每一者，做出對應bit_bar分量是否具有邏輯低狀態的決策。若決策區塊650處的回答為否，則流程進行至區塊652。在區塊652處，對應3S反相器經控制以輸出邏輯低訊號。控制3S反相器輸出邏輯低訊號的實例繪示於圖3E中的每一者中。然而，若決策區塊650處的回答為是，則流程進行至區塊654。在區塊654處，對應3S反相器經控制以輸出邏輯高訊號。控制3S反相器輸出邏輯高訊號的實例繪示於圖3G中。流程自區塊652及區塊654中的每一者退出區塊608且進行至區塊610。
在區塊610處，對公共節點上的第一訊號及第二訊號求和以形成內插訊號。同樣，公共節點的實例為圖3A中的節點312。對公共節點上的第一訊號及第二訊號求和以形成內插訊號的實例繪示於圖3F及圖3G中的每一者中。流程自區塊610進行至區塊612。
在區塊612處，放大第一訊號與第二訊號的總和（表示內插訊號）。放大第一訊號與第二訊號的總和（表示內插訊號）的實例為在圖4B中的反相放大器409(1)的輸出處的訊號OUT2，所述訊號OUT2又藉由反相放大器409(2)進一步放大以產生訊號OUT3。
在實施例中，相位內插（PI）系統包含：相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，PI級進一步經組態以藉由使用多位元加權訊號及其邏輯反相（多位元weighting_bar訊號）而避免上拉/下拉（PUPD）短路情況；以及放大級，經組態以接收且放大內插時鐘訊號，放大級包含電容性組件；電容性組件為可調的；且電容性組件具有使得放大級的佔據面積減小的米勒效應組態。在實施例中，PI級包含：第一單元，包含並聯連接的閘控式三態（G3S）反相器；G3S反相器中的每一者經組態以接收第一時鐘訊號、第二時鐘訊號以及多位元加權訊號的對應位元分量，且將對應訊號提供於公共輸出節點上；以及第二單元，包含並聯連接的三態（3S）反相器；且3S反相器中的每一者經組態以接收第一時鐘訊號及多位元加權訊號的對應位元分量的邏輯反相（對應bit_bar分量），且將對應訊號提供於公共輸出節點上。在實施例中，每一G3S反相器包含串聯連接於第一參考電壓與第二參考電壓之間的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體；且其中：第一電晶體為耦接於第一參考電壓與第一節點之間的第一PMOS電晶體；第二電晶體為耦接於第一節點與第二節點之間的第二PMOS電晶體；第三電晶體為耦接於第二節點與第三節點之間的第三PMOS電晶體，第三節點表示GS3反相器的輸出；第四電晶體為耦接於第三節點與第四節點之間的第一NMOS電晶體；第五電晶體為耦接於第四節點與第五節點之間的第二NMOS電晶體；第六電晶體為耦接於第五節點與第二參考電壓之間的第三NMOS電晶體；第一PMOS電晶體及第三NMOS電晶體的閘極端子經組態以接收第二時鐘訊號的反向型式；第二PMOS電晶體及第二NMOS電晶體的閘極端子經組態以接收第一時鐘訊號的反向型式；且第一NMOS電晶體的閘極端子經組態以接收對應位元分量；第三PMOS電晶體的閘極端子經組態以接收對應bit_bar分量。在實施例中，將第一單元中的G3S反相器組織為G3S組；將第二單元中的3S反相器組織為對應於G3S組的3S組；對於每一G3S組，包含於其中的G3S反相器接收多位元加權訊號的相同對應位元分量；且對於每一3S組，包含於其中的3S反相器接收多位元加權訊號的相同對應bit_bar分量。在實施例中，G3S組具有不同對應總數的包含於其中的G3S反相器；對於每一G3S組，包含於其中的G3S反相器的總數為由多位元加權訊號的對應位元分量的位元位置表示的二進位值；且3S組具有不同對應總數的包含於其中的3S反相器；且對於每一3S組，包含於其中的3S反相器的總數為由多位元加權訊號的對應位元分量的位元位置表示的二進位值。在實施例中，對於每一G3S組，多位元加權訊號的對應位元分量表示賦能訊號；對於每一3S組，多位元加權訊號的對應bit_bar分量表示賦能訊號；且對於每一G3S組，當包含於其中的G3S反相器中的每一者經控制以輸出具有邏輯高狀態的對應訊號時，則對應3S組中的3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號；且對於每一3S組，當包含於其中的3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號時，則對應G3S組中的G3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號。在實施例中，放大級包含：放大器、經組態以接收PI級的輸出的放大器的輸入以及表示放大級的輸出的放大器的輸出；且電容性組件為將放大器的輸出耦接至放大器的輸入的回饋迴路。在實施例中，回饋迴路包含：耦接於放大器的輸入與輸出之間的可選式並聯連接的電容性路徑的網路，所述網路包含：表示第一電容的可切換式第一電容性路徑；表示第二電容的可切換式第二電容性路徑；以及表示第三電容的可切換式第三電容性路徑；第一電容小於第二電容；且第二電容小於第三電容。
在實施例中，相位內插（PI）系統包含：相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，PI級進一步經組態以藉由使用多位元加權訊號及其邏輯反相（多位元weighting_bar訊號）而避免上拉/下拉（PUPD）短路情況；以及放大級，經組態以接收且放大內插時鐘訊號。在實施例中，PI級包含：第一單元，包含並聯連接的閘控式三態（G3S）反相器；G3S反相器中的每一者經組態以接收第一時鐘訊號、第二時鐘訊號以及多位元加權訊號的對應位元分量，且將對應訊號提供於公共輸出節點上；以及第二單元，包含並聯連接的三態（3S）反相器；且3S反相器中的每一者經組態以接收第一時鐘訊號及多位元加權訊號的對應位元分量的邏輯反相（對應bit_bar分量），且將對應訊號提供於公共輸出節點上。在實施例中，每一G3S反相器包含：串聯連接於第一參考電壓與第二參考電壓之間的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體；且其中：第一電晶體為耦接於第一參考電壓與第一節點之間的第一PMOS電晶體；第二電晶體為耦接於第一節點與第二節點之間的第二PMOS電晶體；第三電晶體為耦接於第二節點與第三節點之間的第三PMOS電晶體，第三節點表示GS3反相器的輸出；第四電晶體為耦接於第三節點與第四節點之間的第一NMOS電晶體；第五電晶體為耦接於第四節點與第五節點之間的第二NMOS電晶體；第六電晶體為耦接於第五節點與第二參考電壓之間的第三NMOS電晶體；第一PMOS電晶體及第三NMOS電晶體的閘極端子經組態以接收第二時鐘訊號；第二PMOS電晶體及第二NMOS電晶體的閘極端子經組態以接收第一時鐘訊號；且第一NMOS電晶體的閘極端子經組態以接收賦能訊號；且第三PMOS電晶體的閘極端子經組態以接收enable_bar訊號。在實施例中，每一G3S反相器包含：輸入端子，經組態以接收第二時鐘訊號；輸出端子，耦接至公共輸出節點；賦能端子，經組態以接收多位元加權訊號的對應位元分量；以及閘控端子，經組態以接收第一時鐘訊號；且每一3S反相器包含：輸入端子，經組態以接收第一時鐘訊號；輸出端子，耦接至公共輸出節點；以及賦能端子，經組態以接收多位元加權訊號的對應bit_bar分量。在實施例中，將第一單元中的G3S反相器組織為G3S組；將第二單元中的3S反相器組織為對應於G3S組的3S組；對於每一G3S組，包含於其中的G3S反相器接收多位元加權訊號的相同對應位元分量；且對於每一3S組，包含於其中的3S反相器接收多位元加權訊號的相同對應bit_bar分量。在實施例中，G3S組具有不同對應總數的包含於其中的G3S反相器；對於每一G3S組，包含於其中的G3S反相器的總數為由多位元加權訊號的對應位元分量的位元位置表示的二進位值；且3S組具有不同對應總數的包含於其中的3S反相器；且對於每一3S組，包含於其中的3S反相器的總數為由多位元加權訊號的對應位元分量的位元位置表示的二進位值。在實施例中，對於每一G3S組，多位元加權訊號的對應位元分量表示賦能訊號；對於每一3S組，多位元加權訊號的對應bit_bar分量表示賦能訊號；且對於每一G3S組，當包含於其中的G3S反相器中的每一者經控制以輸出具有邏輯高狀態的對應訊號時，則對應3S組中的3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號；且對於每一3S組，當包含於其中的3S反相器中的每一者經賦能經控制以輸出具有邏輯高狀態的對應訊號時，則對應G3S組中的G3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號。
在實施例中，相位內插（PI）系統包含：相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，PI級具有低功率組態；以及放大級，經組態以接收且放大內插時鐘訊號，放大級包含電容性組件；電容性組件為可調的；且電容性組件具有使得放大級的佔據面積減小的米勒效應組態。在實施例中，放大級包含：放大器、經組態以接收PI級的輸出的放大器的輸入以及表示放大級的輸出的放大器的輸出；且電容性組件為將放大器的輸出耦接至放大器的輸入的回饋迴路。在實施例中，回饋迴路包含：耦接於放大器的輸入與輸出之間的可選式並聯連接的電容性路徑的網路。在實施例中，如請求項18所述的PI系統，可選式並聯連接的電容性路徑的網路包含：表示第一電容的可切換式第一電容性路徑；表示第二電容的可切換式第二電容性路徑；以及表示第三電容的可切換式第三電容性路徑；且其中：第一電容小於第二電容；且第二電容小於第三電容。在實施例中，第一電容表示電容的單位值（x）；第二電容表示電容的2x值；且第三電容表示電容的4x值。
在實施例中，閘控式三態（G3S）反相器包含串聯連接於第一參考電壓與第二參考電壓之間的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體；且其中：第一電晶體為耦接於第一參考電壓與第一節點之間的第一PMOS電晶體；第二電晶體為耦接於第一節點與第二節點之間的第二PMOS電晶體；第三電晶體為耦接於第二節點與第三節點之間的第三PMOS電晶體，第三節點表示GS3反相器的輸出；第四電晶體為耦接於第三節點與第四節點之間的第一NMOS電晶體；第五電晶體為耦接於第四節點與第五節點之間的第二NMOS電晶體；第六電晶體為耦接於第五節點與第二參考電壓之間的第三NMOS電晶體；第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的α者及第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的α者的閘極端子經組態以接收G3S反相器的輸入訊號；第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的β者及第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的β者的閘極端子經組態以接收G3S反相器的閘控訊號；且第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的γ者的閘極端子經組態以接收賦能訊號；且第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的γ者的閘極端子經組態以接收enable_bar訊號。在實施例中，第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的α者為第一PMOS電晶體；第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的α者為第三NMOS電晶體；第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的γ者為第二PMOS電晶體；第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的γ者為第二NMOS電晶體；第一PMOS電晶體、第二PMOS電晶體以及第三PMOS電晶體中的γ者為第三PMOS電晶體；且第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體中的γ者為第一PMOS電晶體。
在實施例中，（操作閘控式三態（G3S）反相器的）方法包含：接收閘控訊號、賦能訊號以及輸入訊號；當賦能訊號具有邏輯低狀態時，則在G3S反相器的輸出處產生高阻抗；且當賦能訊號具有邏輯高狀態時：且亦當閘控訊號及輸入訊號中的每一者具有邏輯低狀態時，則在G3S反相器的輸出處產生具有邏輯高狀態的訊號；或且亦當閘控訊號及輸入訊號中的每一者具有邏輯高狀態時，則在G3S反相器的輸出處產生具有邏輯低狀態的訊號。在實施例中，方法更包含：當賦能訊號具有邏輯高狀態時，且亦當閘控訊號具有第一邏輯狀態且輸入訊號具有與第一邏輯狀態相反的第二邏輯狀態時，則在G3S反相器的輸出處產生高阻抗。
在實施例中，一種操作相位內插（PI）系統的方法，所述相位內插系統包含相位內插（PI）級及放大級，PI級包含第一單元及第二單元，第一單元包含並聯連接的閘控式三態（G3S）反相器，第二單元包含並聯連接的三態（3S）反相器，所述方法包含：對於G3S反相器中的每一者，接收第一時鐘訊號、第二時鐘訊號以及多位元加權訊號的對應位元分量，將第一訊號對應地提供至PI級的公共節點；且對於3S反相器中的每一者，接收第一時鐘訊號及多位元加權訊號的對應位元分量的邏輯反相（對應bit_bar分量），且將第二訊號對應地提供至PI級的公共節點；在公共節點處對第一訊號及第二訊號求和以在公共節點上形成內插時鐘訊號；以及在放大級處放大內插時鐘訊號以產生PI系統的輸出。在一些實施例中，將第一單元中的G3S反相器組織為G3S組；將第二單元中的3S反相器組織為對應於G3S組的3S組；且方法更包含：對於每一G3S組，在G3S組中的G3S反相器中的每一者處接收多位元加權訊號的相同對應位元分量，且對於每一3S組，在3S反相器中的每一者處接收多位元加權訊號的相同對應bit_bar分量。在一些實施例中，當多位元加權訊號的對應位元分量具有兩個邏輯狀態中的第一者（第一邏輯狀態）時，則多位元加權訊號的對應bit_bar分量具有兩個邏輯狀態中的第二者（第二邏輯狀態）；當多位元加權訊號的對應位元分量具有第二邏輯狀態時，則多位元加權訊號的對應bit_bar分量具有第一邏輯狀態；對於每一G3S組，多位元加權訊號的對應位元分量表示賦能訊號，且對於G3S組中的每一G3S反相器，當多位元加權訊號的對應位元分量具有第一邏輯狀態時，則在G3S反相器的輸出處產生高阻抗；且對於每一3S組，多位元加權訊號的對應bit_bar分量表示賦能訊號，且對於3S組中的每一3S反相器，當多位元加權訊號的對應bit_bar分量具有第二邏輯狀態時，則在3S反相器的輸出處產生高阻抗。在一些實施例中，方法更包含：對於G3S組中的給定者及3S組中的對應給定者，執行：第一子方法，包含控制包含於G3S組中的給定者中的G3S反相器中的每一者輸出具有邏輯高狀態的對應訊號，以及控制3S組中的對應給定者中的3S反相器中的每一者輸出具有邏輯低狀態的對應訊號；或第二子方法，包含控制包含於G3S組中的給定者中的G3S反相器中的每一者輸出具有邏輯高狀態的對應訊號，以及控制3S組中的對應給定者中的3S反相器中的每一者輸出具有邏輯低狀態的對應訊號。在一些實施例中，放大包含利用米勒效應，包含：經由電容性耦接將PI系統的輸出回饋至放大級的輸入。
所屬技術領域中具有通常知識者將容易看出，所揭露實施例中的一或多者實現上文所闡述的優點中的一或多者。在閱讀前述說明書之後，所屬技術領域中具有通常知識者將能夠實現如本文中所廣泛揭露的各種變化、等效物的替代以及各種其他實施例。因此，預期僅由含於隨附申請專利範圍及其等效物中的定義來限定對本文所授予的保護。
100A、100B、100C:半導體元件 102A、102B、102C、202:相位內插系統 104A、204、304:低功率相位內插級 104C:相位內插級 106A、206:小面積可調電容放大級 106B、406、406':放大級 208、408:可調電容 209、409(1)、409(2):反相放大器 212、219、312、316(1)、316(2)、316(3)、318(1)、318(2)、318(3)、318(4)、318(5):節點 310(1)、310(2)、310(3)、310(4)、310(5)、310(5)':三態反相器 311、315:單元 314(1)、314(2)、314(3)、314(4)、314(5)、314(5)':閘控式三態反相器 320、322、324:波形 408':可調電容器網路 426(1)、426(2)、426(3):電容器 428(1)、428(2)、428(3):開關 500、600:方法 502、504、506、508、510、512、514、602、604、606、608、610、612、620、630、640、642、644、650、652、654:區塊 CAP＜0＞、W＜0＞:第一位元 CAP＜1＞、W＜1＞:第二位元 CAP＜2:0＞、:多位元電容調校訊號 CAP＜2＞、W＜2＞:第三位元 W＜i＞:位元 CC 、CM :可變電容 CLK1:第一時鐘 CLK2:第二時鐘 CX :電容 EN:賦能端子 G:增益/閘控端子 IN:輸入端子 OUT1、OUT2、OUT3:訊號 P1、P2、P3、P4、P5、N1、N2、N3、N4、N5:電晶體 T1、T2、T3、T4:時間點 W＜3:0＞:多位元二進位加權訊號 W＜3＞:第四位元 x1、x2、x4、x8:標記
在隨附圖式的諸圖中，藉助於實例而非限制來示出一或多個實施例，其中具有相同附圖標號標示的元件通篇表示相似部件。除非另外揭露，否則圖式不按比例繪製。 圖1A、圖1B以及圖1C為根據本揭露內容的至少一個實施例的半導體元件的對應方塊圖。 圖2為根據一些實施例的相位內插系統的方塊圖。 圖3A為根據一些實施例的低功率相位內插級的方塊圖。 圖3B為根據一些實施例的閘控式三態（gated tri-state；G3S）反相器的電路圖。 圖3B'為根據一些實施例的圖3B的更詳細型式。 圖3C為根據一些實施例的三態（tri-state；3S）反相器的電路圖。 圖3C'為根據一些實施例的圖3C的更詳細型式。 圖3D為根據一些實施例的各種波形的曲線圖。 圖3E、圖3F以及圖3G為根據一些實施例的對應電晶體狀態電路圖。 圖4A為根據一些實施例的小面積可調電容性負載放大級的電路圖。 圖4B為根據一些實施例的小面積可調電容性負載放大級的電路圖。 圖5為根據一些實施例的操作閘控式三態反相器的方法的流程圖。 圖6為根據一些實施例的操作相位內插系統的方法的流程圖。
202:相位內插系統
204:低功率相位內插級
206:小面積可調電容放大級
208:可調電容
209:反相放大器
212、219:節點
CAP<2：0>:多位元電容調校訊號
CLK1:第一時鐘
CLK2:第二時鐘
CM :可變電容
G:增益
OUT1、OUT2:訊號
W<3：0>:多位元二進位加權訊號

Claims (20)

  1. 一種相位內插（PI）系統，包括： 相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，所述PI級進一步經組態以藉由使用所述多位元加權訊號及其邏輯反相而避免上拉/下拉短路情況；以及 放大級，經組態以接收且放大所述內插時鐘訊號，所述放大級包含電容性組件， 所述電容性組件為可調的；以及 所述電容性組件具有米勒效應組態。
  2. 如請求項1所述的PI系統，其中所述PI級包含： 第一單元，包含並聯連接的閘控式三態（G3S）反相器， 所述G3S反相器中的每一者經組態以接收所述第一時鐘訊號、所述第二時鐘訊號以及所述多位元加權訊號的對應位元分量，且將對應訊號提供於公共輸出節點上；以及 第二單元，包含並聯連接的三態（3S）反相器，以及 所述3S反相器中的每一者經組態以接收所述第一時鐘訊號及所述多位元加權訊號的所述對應位元分量的邏輯反相，且將對應訊號提供於所述公共輸出節點上。
  3. 如請求項2所述的PI系統，其中每一G3S反相器包含： 串聯連接於第一參考電壓與第二參考電壓之間的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體， 其中： 所述第一電晶體為耦接於所述第一參考電壓與第一節點之間的第一PMOS電晶體； 所述第二電晶體為耦接於所述第一節點與第二節點之間的第二PMOS電晶體； 所述第三電晶體為耦接於所述第二節點與第三節點之間的第三PMOS電晶體，所述第三節點表示所述GS3反相器的輸出； 所述第四電晶體為耦接於所述第三節點與第四節點之間的第一NMOS電晶體； 所述第五電晶體為耦接於所述第四節點與第五節點之間的第二NMOS電晶體； 所述第六電晶體為耦接於所述第五節點與所述第二參考電壓之間的第三NMOS電晶體； 所述第一PMOS電晶體及所述第三NMOS電晶體的閘極端子經組態以接收所述第二時鐘訊號的反向型式； 所述第二PMOS電晶體及所述第二NMOS電晶體的閘極端子經組態以接收所述第一時鐘訊號的反向型式； 所述第一NMOS電晶體的閘極端子經組態以接收所述對應位元分量；以及 所述第三PMOS電晶體的閘極端子經組態以接收所述對應位元分量的邏輯反相。
  4. 如請求項2所述的PI系統，其中： 將所述第一單元中的所述G3S反相器組織為G3S組； 將所述第二單元中的所述3S反相器組織為對應於所述G3S組的3S組； 對於每一G3S組，包含於其中的所述G3S反相器接收所述多位元加權訊號的同一對應位元分量；以及 對於每一3S組，包含於其中的所述3S反相器接收所述多位元加權訊號的同一對應位元分量的邏輯反相。
  5. 如請求項4所述的PI系統，其中： 所述G3S組具有不同對應總數的包含於其中的G3S反相器； 對於每一G3S組，包含於其中的所述G3S反相器的總數為由所述多位元加權訊號的所述對應位元分量的位元位置表示的二進位值； 所述3S組具有不同對應總數的包含於其中的3S反相器；以及 對於每一3S組，包含於其中的所述3S反相器的總數為由所述多位元加權訊號的所述對應位元分量的位元位置表示的二進位值。
  6. 如請求項4所述的PI系統，其中： 對於每一G3S組，所述多位元加權訊號的所述對應位元分量表示賦能訊號； 對於每一3S組，所述多位元加權訊號的所述對應位元分量的邏輯反相表示賦能訊號； 對於每一G3S組，當包含於其中的所述G3S反相器中的每一者經控制以輸出具有邏輯高狀態的對應訊號時，則對應的所述3S組中的所述3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號；以及 對於每一3S組，當包含於其中的所述3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號時，則對應的所述G3S組中的所述G3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號。
  7. 如請求項1所述的PI系統，其中： 所述放大級包含： 放大器，所述放大器的輸入經組態以接收所述PI級的輸出，且所述放大器的輸出表示所述放大級的輸出；以及 所述電容性組件為將所述放大器的所述輸出耦接至所述放大器的所述輸入的回饋迴路。
  8. 如請求項7所述的PI系統，其中所述回饋迴路包含： 耦接於所述放大器的所述輸入與所述輸出之間的可選式並聯連接的電容性路徑的網路，所述網路包含： 表示第一電容的可切換的第一電容性路徑； 表示第二電容的可切換的第二電容性路徑；以及 表示第三電容的可切換的第三電容性路徑， 所述第一電容小於所述第二電容；以及 所述第二電容小於所述第三電容。
  9. 一種相位內插（PI）系統，包括： 相位內插（PI）級，經組態以接收第一時鐘訊號及第二時鐘訊號以及多位元加權訊號，且產生內插時鐘訊號，所述PI級進一步經組態以藉由使用所述多位元加權訊號及其邏輯反相而避免上拉/下拉短路情況；以及 放大級，經組態以接收且放大所述內插時鐘訊號。
  10. 如請求項9所述的PI系統，其中所述PI級包含： 第一單元，包含並聯連接的閘控式三態（G3S）反相器， 所述G3S反相器中的每一者經組態以接收所述第一時鐘訊號、所述第二時鐘訊號以及所述多位元加權訊號的對應位元分量，且將對應訊號提供於公共輸出節點上；以及 第二單元，包含並聯連接的三態（3S）反相器， 所述3S反相器中的每一者經組態以接收所述第一時鐘訊號及所述多位元加權訊號的所述對應位元分量的邏輯反相，且將對應訊號提供於所述公共輸出節點上。
  11. 如請求項10所述的PI系統，其中每一G3S反相器包含： 串聯連接於第一參考電壓與第二參考電壓之間的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體， 其中： 所述第一電晶體為耦接於所述第一參考電壓與第一節點之間的第一PMOS電晶體； 所述第二電晶體為耦接於所述第一節點與第二節點之間的第二PMOS電晶體； 所述第三電晶體為耦接於所述第二節點與第三節點之間的第三PMOS電晶體，所述第三節點表示所述GS3反相器的輸出； 所述第四電晶體為耦接於所述第三節點與第四節點之間的第一NMOS電晶體； 所述第五電晶體為耦接於所述第四節點與第五節點之間的第二NMOS電晶體； 所述第六電晶體為耦接於所述第五節點與所述第二參考電壓之間的第三NMOS電晶體； 所述第一PMOS電晶體及所述第三NMOS電晶體的閘極端子經組態以接收所述第二時鐘訊號； 所述第二PMOS電晶體及所述第二NMOS電晶體的閘極端子經組態以接收所述第一時鐘訊號； 所述第一NMOS電晶體的閘極端子經組態以接收賦能訊號；以及 所述第三PMOS電晶體的閘極端子經組態以接收所述賦能訊號的邏輯反相。
  12. 如請求項10所述的PI系統，其中： 每一G3S反相器包含： 輸入端子，經組態以接收所述第二時鐘訊號； 輸出端子，耦接至所述公共輸出節點； 賦能端子，經組態以接收所述多位元加權訊號的所述對應位元分量；以及 閘控端子，經組態以接收所述第一時鐘訊號；以及 每一3S反相器包含： 輸入端子，經組態以接收所述第一時鐘訊號； 輸出端子，耦接至所述公共輸出節點；以及 賦能端子，經組態以接收所述多位元加權訊號的所述對應位元分量的邏輯反相。
  13. 如請求項10所述的PI系統，其中： 將所述第一單元中的所述G3S反相器組織為G3S組； 將所述第二單元中的所述3S反相器組織為對應於所述G3S組的3S組； 對於每一G3S組，包含於其中的所述G3S反相器接收所述多位元加權訊號的同一對應位元分量；以及 對於每一3S組，包含於其中的所述3S反相器接收所述多位元加權訊號的同一對應位元分量的邏輯反相。
  14. 如請求項13所述的PI系統，其中： 所述G3S組具有不同對應總數的包含於其中的G3S反相器； 對於每一G3S組，包含於其中的所述G3S反相器的總數為由所述多位元加權訊號的所述對應位元分量的位元位置表示的二進位值； 所述3S組具有不同對應總數的包含於其中的3S反相器；以及 對於每一3S組，包含於其中的所述3S反相器的總數為由所述多位元加權訊號的所述對應位元分量的位元位置表示的二進位值。
  15. 如請求項13所述的PI系統，其中： 對於每一G3S組，所述多位元加權訊號的所述對應位元分量表示賦能訊號； 對於每一3S組，所述多位元加權訊號的所述對應位元分量的邏輯反相表示賦能訊號； 對於每一G3S組，當包含於其中的所述G3S反相器中的每一者經控制以輸出具有邏輯高狀態的對應訊號時，則對應的所述3S組中的所述3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號；以及 對於每一3S組，當包含於其中的所述3S反相器中的每一者經賦能經控制以輸出具有邏輯高狀態的對應訊號時，則對應的所述G3S組中的所述G3S反相器中的每一者經控制以輸出具有邏輯低狀態的對應訊號。
  16. 一種操作相位內插（PI）系統的方法，所述PI系統包含相位內插（PI）級及放大級，所述PI級包含第一單元及第二單元，所述第一單元包含並聯連接的閘控式三態（G3S）反相器，所述第二單元包含並聯連接的三態（3S）反相器，所述方法包括： 對於所述G3S反相器中的每一者： 接收第一時鐘訊號、第二時鐘訊號以及多位元加權訊號的對應位元分量；以及 將第一訊號對應地提供至所述PI級的公共節點； 對於所述3S反相器中的每一者： 接收所述第一時鐘訊號及所述多位元加權訊號的所述對應位元分量的邏輯反相；以及 將第二訊號對應地提供至所述PI級的所述公共節點； 在所述公共節點處對所述第一訊號及所述第二訊號求和以在所述公共節點上形成內插時鐘訊號；以及 在所述放大級處放大所述內插時鐘訊號以產生所述PI系統的輸出。
  17. 如請求項16所述的方法，其中： 將所述第一單元中的所述G3S反相器組織為G3S組， 將所述第二單元中的所述3S反相器組織為對應於所述G3S組的3S組，以及 所述方法更包括： 對於每一G3S組，在所述G3S組中的所述G3S反相器中的每一者處接收所述多位元加權訊號的同一對應位元分量；以及 對於每一3S組，在所述3S反相器中的每一者處接收所述多位元加權訊號的同一對應位元分量的邏輯反相。
  18. 如請求項17所述的方法，其中： 當所述多位元加權訊號的所述對應位元分量具有兩個邏輯狀態中的第一邏輯狀態時，則所述多位元加權訊號的所述對應位元分量的邏輯反相具有所述兩個邏輯狀態中的第二邏輯狀態； 當所述多位元加權訊號的所述對應位元分量具有所述第二邏輯狀態時，則所述多位元加權訊號的所述對應位元分量的邏輯反相具有所述第一邏輯狀態； 對於每一G3S組： 所述多位元加權訊號的所述對應位元分量表示賦能訊號；以及 對於所述G3S組中的每一G3S反相器，當所述多位元加權訊號的所述對應位元分量具有所述第一邏輯狀態時，則在所述G3S反相器的輸出處產生高阻抗；以及 對於每一3S組： 所述多位元加權訊號的所述對應位元分量的邏輯反相表示賦能訊號；以及 對於所述3S組中的每一3S反相器，當所述多位元加權訊號的所述對應位元分量的邏輯反相具有所述第二邏輯狀態時，則在所述3S反相器的輸出處產生高阻抗。
  19. 如請求項17的方法，更包括： 對於所述G3S組中的給定者及所述3S組中的對應給定者，執行： 第一子方法，其包含： 控制包含於所述G3S組中的所述給定者中的所述G3S反相器中的每一者輸出具有邏輯高狀態的對應訊號；以及 控制所述3S組中的所述對應給定者中的所述3S反相器中的每一者輸出具有邏輯低狀態的對應訊號；或 第二子方法，其包含： 控制包含於所述G3S組中的所述給定者中的所述G3S反相器中的每一者輸出具有邏輯高狀態的對應訊號；以及 控制所述3S組中的所述對應給定者中的所述3S反相器中的每一者輸出具有邏輯低狀態的對應訊號。
  20. 如請求項16所述方法，其中所述放大包含： 利用米勒效應，包含： 經由電容性耦接將所述PI系統的所述輸出回饋至所述放大級的輸入。
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