CN110166042A - 缓冲电路、时钟分频电路和半导体器件 - Google Patents

缓冲电路、时钟分频电路和半导体器件 Download PDF

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Abstract

缓冲电路可以包括：放大电路，被配置为基于第一输入信号和第二输入信号，在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平；锁存电路，被配置为锁存第一输出节点和第二输出节点的电压电平；第一可变负载，被配置为基于复位信号调节由在第一电源电压下的第一电源电压端子提供给第一输出节点的电流量；第二可变负载，被配置为基于复位信号调节由第一电源电压端子提供给第二输出节点的电流量；复位电路，被配置为基于复位信号将第一输出节点驱动到第二电源电压。

Description

缓冲电路、时钟分频电路和半导体器件
相关申请的交叉引用
本申请要求于2018年2月14日向韩国知识产权局提交的申请号为10-2018-0018506的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本教导的各种实施例涉及集成电路技术，更具体地，涉及缓冲电路、包括缓冲电路的时钟分频电路以及包括缓冲电路的半导体器件。
背景技术
电子设备具有许多电子元件，并且计算机系统具有许多包括半导体的半导体装置。包括在计算机系统中的半导体装置与时钟信号同步地操作。在两个半导体装置之间以及在半导体装置中的内部电路之间，各种信号被与时钟信号同步地传输。随着计算机系统的运行速度增大，半导体装置的运行速度也增大。例如，时钟信号的频率变得更大，使得半导体装置的操作速度也增大。
通常，半导体装置包括缓冲电路，其被配置为缓冲时钟信号。缓冲电路在激活时段期间执行接收和放大时钟信号的缓冲操作。缓冲电路在去激活时段期间被复位。当缓冲电路被复位时，缓冲电路的输入信号和输出信号的电压电平没有限定。因此，当缓冲电路从去激活时段进入激活时段时，缓冲电路在准稳态下操作而不实现预期的放大，并产生具有与目标相位相反的相位的输出信号。随着时钟信号的频率变得更大，这种问题变得严重。
发明内容
根据本公开，缓冲电路可以包括放大电路，其被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平。所述缓冲电路还可以包括锁存电路，其被配置为锁存所述第一输出节点和所述第二输出节点的所述电压电平。所述缓冲电路可以另外包括：第一可变负载，其被配置为基于复位信号来调节由处于所述第一电源电压的第一电源电压端子提供给所述第一输出节点的电流量；以及第二可变负载，其被配置为基于所述复位信号来调节由所述第一电源电压端子提供给所述第二输出节点的电流量。所述缓冲电路还包括复位电路，其被配置为基于所述复位信号将所述第一输出节点驱动到所述第二电源电压。
进一步根据本公开，一种缓冲电路可以包括放大电路，所述放大电路被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平。所述缓冲电路可以包括锁存电路，所述锁存电路被配置为锁存所述第一输出节点和所述第二输出节点的电压电平。所述缓冲电路还可以包括：第一可变负载，其耦接在处于所述第一电源电压的第一电源电压端子和所述第一输出节点之间，其中，所述第一可变负载的电阻值基于复位信号而变化；以及第二可变负载，其耦接在所述第一电源电压端子和所述第二输出节点之间，其中，所述第二可变负载的电阻值基于复位信号而变化。所述缓冲电路可以另外包括复位电路，所述复位电路被配置为基于所述复位信号将所述第一输出节点驱动到所述第二电源电压。
此外，根据本公开，一种缓冲电路可以包括放大电路，所述放大电路被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平。所述缓冲电路还可以包括锁存电路，所述锁存电路被配置为锁存所述第一输出节点和所述第二输出节点的电压电平。所述缓冲电路可以另外包括：第一可变负载，其被配置为基于第一复位信号和第二复位信号来调节由处于所述第一电源电压的第一电源电压端子提供给所述第一输出节点的电流量；以及第二可变负载，其被配置为基于所述第一复位信号和第三复位信号来调节由所述第一电源电压端子提供给所述第二输出节点的电流量。所述缓冲电路还可以包括复位电路，所述复位电路被配置为基于所述第二复位信号来将所述第一输出节点驱动到所述第二电源电压。
附图说明
在附图中各单幅视图中的相似附图标记指的是相同或功能类似的元件。附图与下面的详细描述一起被并入说明书并形成说明书的一部分，并且用于进一步说明包括要求保护的新颖性的概念的实施例，以及解释那些实施例的各种原理和优点。
图1示出了图示根据本公开的一个实施例的缓冲电路的配置的图。
图2示出了图示根据本公开的一个实施例的缓冲电路的配置的图。
图3示出了图示根据本公开的一个实施例的缓冲电路的配置的图。
图4示出了图示根据本公开的一个实施例的缓冲电路的配置的图。
图5示出了图示根据本公开的一个实施例的时钟分频电路的配置的图。
图6A和6B示出了图示根据本公开的一个实施例的缓冲电路的操作的时序图。
图7示出了图示根据本公开的一个实施例的缓冲电路的配置的图。
图8示出了图示根据本公开的一个实施例的半导体系统的配置的图。
具体实施方式
以下参考图示各种实施例的附图来描述根据本教导的半导体装置。
图1示出了图示根据本公开的实施例的缓冲电路100的配置的图。参考图1，缓冲电路100可以接收第一输入信号D和第二输入信号DB，并且可以产生第一输出信号Q和第二输出信号QB。缓冲电路100可以基于第一输入信号D和第二输入信号DB来改变第一输出节点ON1和第二输出节点ON2的电压电平并锁存第一输出节点ON1和第二输出节点ON2的电压电平。第一输出信号Q可以从第一输出节点ON1输出，第二输出信号QB可以从第二输出节点ON2输出。在激活时段期间，缓冲电路100可以通过放大第一输入信号D和第二输入信号DB来改变第一输出节点ON1和第二输出节点ON2的电压电平并锁存第一输出节点ON1和第二输出节点ON2的电压电平。在去激活时段和/或复位时段期间，缓冲电路100可以被复位。在复位时段中，缓冲电路100可以以最小化的功耗来使第一输出节点ON1和第二输出节点ON2保持具有不同的电压电平。缓冲电路100可以接收复位信号RST，并且可以基于复位信号RST被复位。缓冲电路100还可以接收时钟信号CK。缓冲电路100可以与时钟信号CK同步地执行放大操作和锁存操作。例如，当时钟信号CK具有第一电平时，缓冲电路100可以通过放大第一输入信号D和第二输入信号DB来改变第一输出节点ON1和第二输出节点ON2的电压电平。当时钟信号CK具有第二电平时，缓冲电路100可以保持第一输出节点ON1和第二输出节点ON2的电压电平。
缓冲电路100可以包括放大电路110、锁存电路120、第一可变负载130、第二可变负载140和复位电路150。放大电路110可以接收第一输入信号D和第二输入信号DB，并且可以基于第一输入信号D和第二输入信号DB改变第一输出节点ON1和第二输出节点ON2的电压电平。对于一个实施例，第二输入信号DB可以是第一输入信号D的互补信号。放大电路110可以耦接在第一电源电压VH端子和第二电源电压VL端子之间，以分别接收第一电源电压VH和第二电源电压VL。第一电源电压VH可以具有高电压电平，第二电源电压VL可以具有低于第一电源电压VH的电压电平。放大电路110可以基于第一输入信号D和第二输入信号DB在第一电源电压VH与第二电源电压VL之间的范围内改变第一输出节点ON1和第二输出节点ON2的电压电平。
锁存电路120可以锁存第一输出节点ON1和第二输出节点ON2的电压电平。锁存电路120可以执行锁存操作以保持第一输出节点ON1和第二输出节点ON2的电压电平。
第一可变负载130可以耦接在第一电源电压VH端子与第一输出节点ON1之间。第一可变负载130可以基于复位信号RST改变从第一电源电压VH端子提供给第一输出节点ON1的电流量。第一可变负载130可以具有基于复位信号RST的可变电阻值。
第二可变负载140可以耦接在第一电源电压VH端子与第二输出节点ON2之间。第二可变负载140可以基于复位信号RST改变从第一电源电压VH端子提供给第二输出节点ON2的电流量。第二可变负载140可以具有基于复位信号RST的可变电阻值。
在一个实施例中，在复位时段期间，分别从第一可变负载130和第二可变负载140提供给第一输出节点ON1和第二输出节点ON2的电流量可以彼此相同。在复位时段期间，第一可变负载130和第二可变负载140可以具有相同的电阻值。在一个实施例中，在复位时段期间，分别从第一可变负载130和第二可变负载140提供给第一输出节点ON1和第二输出节点ON2的电流量可以彼此不同。例如，在复位时段期间，从第二可变负载140提供给第二输出节点ON2的电流量可以大于从第一可变负载130提供给第一输出节点ON1的电流量。在复位时段期间，第一可变负载130和第二可变负载140可以具有彼此不同的电阻值。例如，在复位时段期间，第一可变负载130的电阻值可以大于第二可变负载140。在复位时段之外，第一可变负载130和第二可变负载140可以分别向第一输出节点ON1和第二输出节点ON2提供相同的电流量，并且可以具有相同的电阻值。在复位时段之外分别从第一可变负载130和第二可变负载140提供给第一输出节点ON1和第二输出节点ON2的电流量可以大于在复位时段期间从第一可变负载130提供给第一输出节点ON1的电流量、或从第二可变负载140提供给第二输出节点ON2的电流量。复位时段之外的第一可变负载130和第二可变负载140的电阻值可以小于复位时段期间第一可变负载130的电阻值或第二可变负载140的电阻值。如本文所使用的，“在复位时段之外”表示在复位时段内的时间之外的时间。
对于各种实施方案，两个量相同表示量基本相同。两个量基本上相同表示：由于确定或产生这两个量所涉及到的组件的制造和操作的差异或公差，这两个量可能不会精确地相同，本领域技术人员会考虑到这一点而认为这些量对于实施本公开来说是实质上相同的。
第一可变负载130和第二可变负载140中的每个可以接收复位信号RST。在复位信号RST被禁止时，第一可变负载130可以将第一电流提供给第一输出节点ON1。在复位信号RST被使能时，第一可变负载130可以将第二电流提供给第一输出节点ON1。第一电流可以大于第二电流。在复位信号RST被禁止时，第二可变负载140可以将第一电流提供给第二输出节点ON2。在复位信号RST被使能时，第二可变负载140可以将第三电流提供给第二输出节点ON2。第三电流可以与第二电流相同或者大于第二电流，并且可以小于第一电流。在复位信号RST被禁止时，第一可变负载130可以具有第一电阻值，在复位信号RST被使能时，第一可变负载130可以具有第二电阻值。第一电阻值可以小于第二电阻值。在复位信号RST被禁止时，第二可变负载140可以具有第一电阻值，在复位信号RST被使能时，第二可变负载140可以具有第三电阻值。第三电阻值可以与第二电阻值相同或者小于第二电阻值，并且可以大于第一电阻值。
复位电路150可以接收复位信号RST，并且可以基于复位信号RST将第一输出节点ON1驱动到第二电源电压VL。在复位信号RST被使能时，复位电路150可以将第一输出节点ON1驱动到第二电源电压VL。在复位信号RST被禁止时复位电路150可以被关断。缓冲电路100还可以包括虚设电路160。虚设电路160可以耦接到第二输出节点ON2，并且可以对应于复位电路150的位置，如图所示。无论复位时段如何，虚设电路160都可以保持关断。虚设电路160可以具有与复位电路150相同的负载。例如，虚设电路160的电阻值可以与复位电路150的关断电阻值相同。
缓冲电路100还可以包括可变电流电路170、第一使能电路180和第二使能电路190。可变电流电路170可以耦接在放大电路110、锁存电路120和第二电源电压VL端子之间，如图所示。可变电流电路170可以接收复位信号RST。可变电流电路170可以基于复位信号RST调节从放大电路110和锁存电路120流到第二电源电压VL端子的电流量。在复位信号RST被禁止时，可变电流电路170可以控制第四电流从放大电路110和锁存电路120流到第二电源电压VL端子。在复位信号RST被使能时，可变电流电路170可以控制第五电流从放大电路110和锁存电路120流到第二电源电压VL端子。第四电流可以大于第五电流。
第一使能电路180可以接收时钟信号CK。第一使能电路180可以基于时钟信号CK将第二电源电压VL提供给放大电路110。第一使能电路180可以基于时钟信号CK将放大电路110耦接到可变电流电路170。例如，在时钟信号CK的高电平时段期间，第一使能电路180可以通过将放大电路110耦接到可变电流电路170来将第二电源电压VL提供给放大电路110。在时钟信号CK的低电平时段期间，第一使能电路180可以被关断。第二使能电路190可以接收时钟信号CK的互补时钟信号CKB。
第二使能电路190可以基于互补时钟信号CKB将第二电源电压VL提供给锁存电路120。第二使能电路190可以基于互补时钟信号CKB将锁存电路120耦接到可变电流电路170。例如，在互补时钟信号CKB的高电平时段期间，第二使能电路190可以通过将锁存电路120耦接到可变电流电路170来将第二电源电压VL提供给锁存电路120。在互补时钟信号CKB的低电平时段期间，第二使能电路190可以被关断。
参考图1，放大电路110可以包括第一晶体管N1和第二晶体管N2。第一晶体管N1和第二晶体管N2可以是N型沟道MOS晶体管。图1将放大电路110示出为N型放大电路，但是放大电路110可以实现为P型放大电路。第一晶体管N1可以在其栅极处接收第一输入信号D，可以在其漏极处耦接到第二输出节点ON2，并且可以在其源极处耦接到第一公共节点CN1。第二晶体管N2可以在其栅极处接收第二输入信号DB，可以在其漏极处耦接到第一输出节点NO1，并且可以在其源极处耦接到第一公共节点CN1。锁存电路120可以包括第三晶体管N3和第四晶体管N4。第三晶体管N3和第四晶体管N4可以是N型沟道MOS晶体管。图1将锁存电路120示出为N型锁存电路，但是锁存电路120可以实现为P型锁存电路。第三晶体管N3可以在其栅极处耦接到第一输出节点NO1，可以在其漏极处耦接到第二输出节点ON2，并且可以在其源极处耦接到第二公共节点CN2。第四晶体管N4可以在其栅极处耦接到第二输出节点ON2，可以在其漏极处耦接到第一输出节点NO1，并且可以在其源极处耦接到第二公共节点CN2。
复位电路150可以包括第五晶体管N5。第五晶体管N5可以是N型沟道MOS晶体管。第五晶体管N5可以在其栅极处接收复位信号RST，可以在其漏极处耦接到第一输出节点ON1和第一可变负载130，并且可以在其源极处接收第二电源电压VL。响应于被使能为高电平的复位信号RST，第五晶体管N5可以将第一输出节点ON1驱动到第二电源电压VL。在一个实施例中，复位电路150可以用P型沟道MOS晶体管来实现，该P型沟道MOS晶体管响应于被使能为低电平的复位信号RST而工作。虚设电路160可以包括第六晶体管N6。第六晶体管N6可以是N型沟道MOS晶体管。第六晶体管N6可以在其栅极处接收第二电源电压VL，可以在其漏极处与第二输出节点ON2和第二可变负载140耦接，并且可以在其源极处接收第二电源电压VL。通过接收第二电源电压VL，第六晶体管N6可以保持关断。在一个实施例中，虚设电路160可以用接收第一电源电压VH的P型沟道MOS晶体管来实现。
参考图1，第一使能电路180可以包括第七晶体管N7，第二使能电路190可以包括第八晶体管N8。第七晶体管N7和第八晶体管N8可以是N型沟道MOS晶体管。第七晶体管N7可以在其栅极处接收时钟信号CK，并且可以在其漏极处耦接到第一公共节点CN1。第七晶体管N7可以在其源极处耦接到第三公共节点CN3，并且可以经由第三公共节点CN3耦接到可变电流电路170。第八晶体管N8可以在其栅极处接收互补时钟信号CKB，并且可以在其漏极处耦接到第二公共节点CN2。第八晶体管N8可以在其源极处耦接到第三公共节点CN3，并且可以经由第三公共节点CN3耦接到可变电流电路170。
在缓冲电路100的激活时段期间，复位信号RST可以被禁止。第一可变负载130和第二可变负载140可以具有相同的电阻值，并且可以分别向第一输出节点ON1和第二输出节点ON2提供彼此相同的电流量。第一可变负载130和第二可变负载140可以具有最小的电阻值，并且可以分别对应地向第一输出节点ON1和第二输出节点ON2提供最大量的电流。可变电流电路170可以响应于被禁止的复位信号RST而控制最大量的电流从第三公共节点CN3流到第二电源电压VL端子。在时钟信号CK的高电平时段期间，第一晶体管N1和第二晶体管N2可以基于第一输入信号D和第二输入信号DB而选择性地导通，并且可以差动地改变第一输出节点ON1和第二输出节点ON2的电压电平。例如，当第一输入信号D具有高电平并且第二输入信号DB具有低电平时，第一晶体管N1可以导通并且第二晶体管N2可以关断。因此，第一输出节点ON1可以具有对应于高电平的电压电平，第二输出节点ON2可以具有对应于低电平的电压电平。在互补时钟信号CKB的高电平时段期间，第三晶体管N3和第四晶体管N4可以基于第一输出节点ON1和第二个输出节点ON2的电压电平来保持第一输出节点ON1和第二输出节点ON2的电压电平。例如，当第一输出节点ON1具有高电平并且第二输出节点ON2具有低电平时，第三晶体管N3可以导通并且第四晶体管N4可以关断。因此，从第二输出节点ON2输出的第二输出信号QB可以保持为具有低电平，并且从第一输出节点ON1输出的第三输出信号Q可以保持为具有高电平。
在缓冲电路100的复位时段期间，复位信号RST可以被使能。第一可变负载130和第二可变负载140可以具有相同的电阻值或不同的电阻值。在复位时段期间第一可变负载130和第二可变负载140的电阻值可以大于在复位时段之外的第一可变负载130和第二可变负载140的电阻值。因此，分别从第一可变负载130和第二可变负载140提供给第一输出节点ON1和第二输出节点ON2的电流量可以减小。可变电流电路170可以响应于被使能的复位信号RST而控制最小量的电流从第三公共节点CN3流到第二电源电压VL端子。因此，可以最小化缓冲电路100的电流路径，并且可以降低缓冲电路100的功耗。
复位电路150可以响应于被使能的复位信号RST将第一输出节点ON1驱动到第二电源电压VL。因此，第二输出节点ON2可以具有相对高的电压电平，并且第一输出节点ON1可以具有与第二电源电压VL相对应的电压电平。在第一输出节点ON1和第二输出节点ON2在复位时段中具有彼此相同的电压电平或者它们的电压电平几乎没有差别的情况下，当缓冲电路100再次进入激活时段时，缓冲电路100不能差动放大第一输入信号D和第二输入信号DB，缓冲电路100的第一输出信号Q和第二输出信号QB可以具有准稳态。根据本公开的实施例，缓冲电路100可以在复位时段中将第一输出节点ON1和第二输出节点ON2保持为具有预定的电压电平差。因此，当缓冲电路100再次进入激活时段时，缓冲电路100可以根据第一输入信号D和第二输入信号DB产生具有正确的电压电平的第一输出信号Q和第二输出信号QB。此外，从第一可变负载130提供给第一输出节点ON1的电流量可以变为最小，因此用于将第一输出节点ON1驱动到第二电源电压VL的复位电路150的驱动能力也可以变为最小。因此，第五晶体管N5可以具有小尺寸，并且缓冲电路100的面积可以同样程度地得到减小。
图2示出了图示根据本公开的一个实施例的缓冲电路200的配置的图。参考图2，缓冲电路200可以如图1的缓冲电路100那样被应用，本文不再描述共同的元件。缓冲电路200可以包括第一可变负载230、第二可变负载240和可变电流电路270。第一可变负载230可以包括第一固定电阻231和第一可变电阻232。第一固定电阻231和第一可变电阻232可以并联耦接在第一电源电压VH端子和第一输出节点ON1之间。第一可变电阻232的电阻值可以基于复位信号RST而变化。在复位信号RST被禁止时，第一可变电阻232可以具有相对小的电阻值，在复位信号RST被使能时，第一可变电阻232可以具有相对大的电阻值。
第二可变负载240可以包括第二固定电阻241和第二可变电阻242。第二固定电阻241和第二可变电阻242可以并联耦接在第一电源电压VH端子和第二输出节点ON2之间。第二可变电阻242的电阻值可以基于复位信号RST而变化。在复位信号RST被禁止时，第二可变电阻242可以具有相对小的电阻值，在复位信号RST被使能时，第二可变电阻242可以具有相对大的电阻值。
在复位信号RST被禁止时，第一可变负载230和第二可变负载240的电阻值可以相同。第一可变负载230和第二可变负载240在复位信号RST被使能时的电阻值可以分别大于第一可变负载230和第二可变负载240在复位信号RST被禁止时的电阻值。在复位信号RST被禁止时，第一可变负载230的电阻值可以等于或小于第二可变负载240的电阻值。在复位信号RST被禁止时，第一可变负载230和第二可变负载240具有相对大的电阻值，因此从第一电源电压VH端子提供给第一输出节点ON1和第二输出节点ON2的电流量可以降低。
可变电流电路270可以包括固定电流源271和可变电流源272。固定电流源271和可变电流源272可以并联耦接在第三公共节点CN3和第二电源电压VL端子之间。固定电流源271可以控制预定量的电流从第三公共节点CN3保持流到第二电源电压VL端子。可变电流源272可以基于复位信号RST来调节从第三公共节点CN3流到第二电源电压VL端子的电流。例如，可变电流源272可以接收复位信号RST的互补信号RSTB。在复位信号RST被禁止时，可变电流源272可以控制相对大的量的电流从第三公共节点CN3流到第二电源电压VL端子。在复位信号RST被使能时，可变电流源272可以控制相对小的量的电流从第三公共节点CN3流到第二电源电压VL端子。在一个实施例中，在复位信号RST被禁止时，可以关断可变电流源272，电流可以仅流过固定电流源271。由于第一可变负载230、第二可变负载240和可变电流电路270的缘故，在复位信号RST被使能时可以最小化缓冲电路200的功耗，并且可以减小复位电路250的面积。
图3示出了图示根据本公开的一个实施例的缓冲电路300的配置的图。参考图3，缓冲电路300可以如图1的缓冲电路100那样被应用，本文不再描述共同的元件。缓冲电路300可以包括第一可变负载330、第二可变负载340、复位电路350和可变电流电路370。第一可变负载330可以包括第一晶体管331和第二晶体管332。第一晶体管331和第二晶体管332可以是P型沟道MOS晶体管。第一晶体管331可以在其栅极处接收第一复位信号RST1，可以在其源极处耦接到第一电源电压VH端子，并且可以在其漏极处耦接到第一输出节点ON1。第二晶体管332可以在其栅极处接收第二电源电压VL，可以在其源极处耦接到第一电源电压VH端子，并且可以在其漏极处耦接到第一输出节点ON1。
第二可变负载340可以包括第三晶体管341和第四晶体管342。第三晶体管341和第四晶体管342可以是P型沟道MOS晶体管。第三晶体管341可以在其栅极处接收第二复位信号RST2，可以在其源极处耦接到第一电源电压VH端子，并且可以在其漏极处耦接到第二输出节点ON2。第四晶体管342可以在其栅极处接收第二电源电压VL，可以在其源极处耦接到第一电源电压VH端子，并且可以在其漏极处耦接到第二输出节点ON2。可以从第一复位信号RST1生成第二复位信号RST2。例如，第二复位信号RST2的电压电平可以与第一复位信号RST1的电压电平相同，或低于第一复位信号RST1的电压电平。
复位电路350可以接收第一复位信号RST1。复位电路350可以基于第一复位信号RST1将第一输出节点ON1驱动到第二电源电压VL。
第二晶体管332和第四晶体管342可以具有彼此相同的尺寸和彼此相同的导通电阻值。第二晶体管332和第四晶体管342可以在它们的栅极处接收第二电源电压VL，因此第二晶体管332和第四晶体管342可以总是导通，并且作为固定电阻工作。第一晶体管331和第三晶体管341可以具有彼此相同的尺寸和彼此相同的导通电阻值。第一晶体管331和第三晶体管341可以分别接收第一复位信号RST1和第二复位信号RST2，因此，第一晶体管331和第三晶体管341可以分别基于第一复位信号RST1和第二复位信号RST2而导通，并且可以作为可变电阻工作。在第一复位信号RST1和第二复位信号RST2被使能、并且具有彼此相同的电压电平时，第一可变负载330和第二可变负载340的电阻值可以彼此相同。在第一复位信号RST1和第二复位信号RST2被使能、并且第二复位信号RST2的电压电平低于第一复位信号RST1的电压电平时，第一晶体管331可以完全关断，第三晶体管341可以部分地导通。因此，第一可变负载330可以具有比第二可变负载340大的电阻值。第三晶体管341可以控制电流从第一电源电压VH端子流到第二输出节点ON2，而第一晶体管331可以控制电流不从第一电源电压VH端子流到第一输出节点ON1。
可变电流电路370可以包括可变电流源371。可变电流源371可以耦接在第三公共节点CN3和第二电源电压VL端子之间。可变电流源371可以基于第一复位信号RST1和第二复位信号RST2中的至少一个来调节从第三公共节点CN3流到第二电源电压VL端子的电流的量。例如，可变电流源371可以接收第一复位信号RST1的互补信号RST1B和第二复位信号RST2的互补信号RST2B中的至少一个。例如，在第一复位信号RST1和第二复位信号RST2被禁止时，可变电流源371可以控制相对大的量的电流流动。在第一复位信号RST1和第二复位信号RST2被使能时，可变电流源371可以控制相对小的量的电流流动。在一个实施例中，基于第一复位信号RST1的互补信号RST1B和第二复位信号RST2的互补信号RST2B中的至少一个，可变电流源371可以被关断，并且切断从第三公共节点CN3流到第二电源电压VL端子的电流。
图4示出了图示根据本公开的一个实施例的缓冲电路400的配置的图。参考图4，缓冲电路400可以如图1的缓冲电路100那样被应用，本文不再描述共同的元件。缓冲电路400可以包括第一可变负载430、第二可变负载440和可变电流电路470。第一可变负载430可以包括第一可变电阻431。第一可变电阻431可以耦接在第一电源电压VH端子和第一输出节点ON1之间。第一可变电阻431的电阻值可以基于复位信号RST而变化。在复位信号RST被禁止时，第一可变电阻431可以具有相对小的电阻值，在复位信号RST被使能时，第一可变电阻431可以可以具有相对大的电阻值。第二可变负载440可以包括固定电阻441和第二可变电阻442。固定电阻441和第二可变电阻442可以并联耦接在第一电源电压VH端子和第二输出节点ON2之间。第二可变电阻442的电阻值可以基于复位信号RST而变化。在复位信号RST被禁止时，第二可变电阻442可以具有相对小的电阻值，在复位信号RST被使能时，第二可变电阻442可以具有相对大的电阻值。
当复位信号RST被禁止时，第一可变负载430和第二可变负载440的电阻值可以彼此相同。在复位信号RST被使能时，第二可变负载440的电阻值可以小于第一可变负载430的电阻值。例如，在复位信号RST被使能时，第一可变电阻431和第二可变电阻442可以具有非常大的电阻值并且可以切断从第一电源电压VH端子流到第一输出节点ON1和第二输出节点ON2的电流。在复位信号RST被使能时，电流可以不经由第一可变负载430从第一电源电压VH端子流到第一输出节点ON1，而电流可以经由第二可变负载440的固定电阻441从第一电源电压VH端子流到第二输出节点ON2。因此，第二输出节点ON2可以具有相对高的电压电平，并且从第一输出节点ON1产生的第一输出信号Q和从第二输出节点ON2产生的第二输出信号QB可以具有预定的电压电平差。
可变电流电路470可以包括固定电流源471和可变电流源472。固定电流源471和可变电流源472可以并联耦接在第三公共节点CN3和第二电源电压VL之间。固定电流源471可以控制预定量的电流以保持电流从第三公共节点CN3流到第二电源电压VL端子。可变电流源472可以基于复位信号RST调节从第三公共节点CN3流到第二电源电压VL端子的电流。例如，可变电流源472可以接收复位信号RST的互补信号RSTB。在复位信号RST被禁止时，可变电流源472可以控制相对大的量的电流从第三公共节点CN3流到第二电源电压VL端子。在复位信号RST被使能时，可变电流源472可以控制相对小的量的电流从第三公共节点CN3流到第二电源电压VL端子。在一个实施例中，在复位信号RST被禁止时，可变电流源472可以被关断，并且电流可以仅流过固定电流源471。图2、3和4的缓冲电路200、300和400的实施例分别地可以不彼此独立，而是可以被修改为使得缓冲电路200、300和400的实施例之中一个可以与另一个结合。
图5示出了图示根据本公开的一个实施例的时钟分频电路5的配置的图。参考图5，时钟分频电路5可以包括第一缓冲电路510和第二缓冲电路520。第一缓冲电路510可以具有与第二缓冲电路520基本相同的配置。缓冲电路100、200、300和400中的一个可以应用于第一缓冲电路510和第二缓冲电路520。第一缓冲电路510可以接收第一输入信号D和第二输入信号DB，并且可以产生第一输出信号Q和第二输出信号QB。第一缓冲电路510可以与时钟信号CK同步地执行放大操作和锁存操作。例如，当时钟信号CK具有高电平时，第一缓冲电路510可以通过放大第一输入信号D和第二输入信号DB来产生第一输出信号Q和第二输出信号QB。当时钟信号CK具有低电平时，第一缓冲电路510可以保持第一输出信号Q和第二输出信号QB的电压电平。第一输出信号Q和第二输出信号QB可以是从时钟信号CK分频的一对分频时钟信号。第二缓冲电路520可以接收第一输出信号Q和第二输出信号QB，并且可以产生第一输入信号D和第二输入信号DB。
第二缓冲电路520可以与互补时钟信号CKB同步地执行放大操作和锁存操作。例如，当互补时钟信号CKB具有高电平时，第二缓冲电路520可以通过放大第一输出信号Q和第二输出信号QB来产生第一输入信号D和第二输入信号DB。当互补时钟信号CKB具有低电平时，第二缓冲电路520可以保持第一输入信号D和第二输入信号DB的电压电平。
第一缓冲电路510和第二缓冲电路520中的每个可以接收复位信号RST，并且可以在复位信号RST被使能时被复位。基于复位信号RST，第一缓冲电路510可以使其功耗最小化，并且可以使第一输出信号Q和第二输出信号QB具有预定的电压电平差。基于复位信号RST，第二缓冲电路520可以使其功耗最小化，并且可以使第一输入信号D和第二输入信号DB具有预定的电压电平差。当复位信号RST被禁止并且第一缓冲电路510和第二缓冲电路520被激活时，第一输入信号D和第二输入信号DB可以具有预定的电压电平差，第一输出信号Q和第二输出信号QB可以具有预定的电压电平差，因此第一缓冲电路510和第二缓冲电路520可以与时钟信号CK同步地产生一对分频时钟。
图6A和6B示出了图示根据本公开的一个实施例的缓冲电路100的操作的时序图。具体而言，图6A示出了在复位信号RST被使能时第一可变负载130和第二可变负载140具有相同电阻值时的时序图，例如参考图2和3分别描述的缓冲电路200和300。图6B示出了在复位信号RST被使能时第二可变负载140具有比第一可变负载130小的电阻值时的时序图，例如参考图4描述的缓冲电路400。
参考图1和图6A，在缓冲电路100的复位时段期间，第一可变负载130和第二可变负载140可以分别提供相同量的电流给第一输出节点ON1和第二输出节点ON2，并且复位电路150可以将第一输出节点ON1驱动到第二电源电压VL。因此，第一输出信号Q和第二输出信号QB可以具有与“A”相对应的电压电平差。之后，当缓冲电路100进入激活时段时，第一可变负载130和第二可变负载140分别提供给第一输出节点ON1和第二输出节点ON2的电流量可以增大，流过可变电流电路170的电流量也可以增大。因此，在保持与缓冲电路100的摆动范围(swing range)相对应的电压电平差的同时，第一输出信号Q和第二输出信号QB的电压电平可以增大。之后，当时钟信号CK被输入到缓冲电路100时，第一输出信号Q和第二输出信号QB可以与时钟信号CK同步地被差动放大和跳变而不是处于准稳态。
如图6B所示，在缓冲电路100的复位时段期间，当第二可变负载140具有比第一可变负载130小的电阻值时，第一输出信号Q和第二输出信号QB可具有与“B”相对应的电压电平差，“B”大于“A”。因此，当缓冲电路100进入激活时段时，第一输出信号Q和第二输出信号QB可以保持与缓冲电路100的摆动范围相对应的电压电平差。在复位时段期间，随着第一输出信号Q和第二输出信号QB的电压电平差变得更大，缓冲电路100可以更加迅速地以及与时钟信号CK更加同步地将对第一输出信号Q和第二输出信号QB进行差动放大。
图7示出了图示根据本公开的一个实施例的缓冲电路700的配置的图。参考图7，缓冲电路700可以在激活时段和去激活时段期间操作。在激活时段期间，缓冲电路700可以在高频模式和低频模式下操作。可以基于时钟信号CK的频率来确定缓冲电路700是处于高频模式还是低频模式。去激活时段可以是复位时段。可以优选的是，缓冲电路700在高频模式下以最大功耗操作。可以优选的是，缓冲电路700在低频模式下以降低的功耗相对较慢地操作。可以优选的是，缓冲电路700消耗最小功率并保持一对输出信号具有预定电压电平差。
缓冲电路700可以如图1的缓冲电路100那样被应用，本文不再描述共同的元件。参考图7，缓冲电路700可以包括第一可变负载730、第二可变负载740、复位电路750和可变电流电路770。第一可变负载730可以接收第一复位信号RST1和第二复位信号RST2，并且可以具有基于第一复位信号RST1和第二复位信号RST2而变化的电阻值。第二可变负载740可以接收第一复位信号RST1和第三复位信号RST3，并且可以具有基于第一复位信号RST1和第三复位信号RST3而变化的电阻值。第一可变负载730可以包括第一晶体管731和第二晶体管732。第一晶体管731和第二晶体管732可以是P型沟道MOS晶体管。第一晶体管731可以在其栅极处接收第一复位信号RST1，可以在其源极处耦接到第一电源电压VH，并且可以在其漏极处耦接到第一输出节点ON1。第二晶体管732可以在其栅极处接收第二复位信号RST2，可以在其源极处耦接到第一电源电压VH，并且可以在其漏极处耦接到第一输出节点ON1。第一晶体管731和第二晶体管732中的每个可以作为可变电阻工作。第二可变负载740可以包括第三晶体管741和第四晶体管742。第三晶体管741和第四晶体管742可以是P型沟道MOS晶体管。第三晶体管741可以在其栅极处接收第一复位信号RST1，可以在其源极处耦接到第一电源电压VH，并且可以在其漏极处耦接到第二输出节点ON2。第四晶体管742可以在其栅极处接收第三复位信号RST3，可以在其源极处耦接到第一电源电压VH，并且可以在其漏极处耦接到第二输出节点ON2。第三晶体管741和第四晶体管742中的每个可以作为可变电阻工作。
根据本公开的一个实施例，第一晶体管731可以具有比第二晶体管732大的尺寸和/或小的导通电阻值。根据本公开的一个实施例，第三晶体管741可以具有比第四晶体管742大的尺寸和/或小的导通电阻值。根据本公开的一个实施例，第一晶体管731可以具有与第三晶体管741相同的尺寸和/或相同的导通电阻值。根据本公开的一个实施例，第二晶体管732可以具有与第四晶体管742相同的尺寸和/或相同的导通电阻值。
复位电路750可以接收第二复位信号RST2。复位电路750可以基于第二复位信号RST2将第一输出节点ON1驱动到第二电源电压VL。当第二复位信号RST2被使能时，复位电路750可以被导通并且可以将第一输出节点ON1驱动到第二电源电压VL。当第二复位信号RST2被禁止时，复位电路750可以被关断并且可以不将第一输出节点ON1驱动到第二电源电压VL。
可变电流电路770可以基于第一复位信号RST1和第三复位信号RST3来调节从第三公共节点CN3流到第二电源电压VL端子的电流量。例如，可变电流电路770可以接收第一复位信号RST1的互补信号RST1B和第三复位信号RST3的互补信号RST3B。可变电流电路770可以包括第一可变电流源771和第二可变电流源772。第一可变电流源771和第二可变电流源772可以并联耦接在第三公共节点CN3和第二电源电压VL之间。第一可变电流源771可以基于第一复位信号RST1的互补信号RST1B而被导通，并且可以在其被导通时允许电流从第三公共节点CN3流到第二电源电压VL。例如，第一可变电流源771可以在第一复位信号RST1被使能时被关断，并且可以在第一复位信号RST1被禁止时被导通。第二可变电流源772可以基于第三复位信号RST3的互补信号RST3B而被导通，并且可以在其被导通时允许电流从第三公共节点CN3流到第二电源电压VL。例如，第二可变电流源772可以在第三复位信号RST3被使能时被关断，并且可以在第三复位信号RST3被禁止时被导通。
缓冲电路700可以基于第一复位信号RST1和时钟信号CK的频率来产生第二复位信号RST2和第三复位信号RST3。虽然未图示，但是缓冲电路700还可以包括复位信号生成电路，该复位信号生成电路被配置为基于第一复位信号RST1和时钟信号CK的频率来产生第二复位信号RST2和第三复位信号RST3。下面的表1根据缓冲电路700的操作状态将第一复位信号RST1、第二复位信号RST2和第三复位信号RST3的使能状态制成表格。在下文中参考图7和表1来描述根据本公开的一个实施例的缓冲电路700的操作。
表1
SIG./COMP. HF模式 LF模式 复位
RST1 禁止 使能 使能
RST2 禁止 禁止 使能
RST3 禁止 禁止 禁止或使能
731 ON OFF OFF
732 ON ON OFF
741 ON OFF OFF
742 ON ON ON
750 OFF OFF ON
771 ON OFF OFF
772 ON ON ON或OFF
在高频模式(“HF模式”)下，第一复位信号RST1、第二复位信号RST2和第三复位信号RST3可以全部被禁止(“OFF”)。根据第一复位信号RST1、第二复位信号RST2和第三复位信号RST3，第一晶体管731、第二晶体管732、第三晶体管741和第四晶体管742可以全部被导通(“ON”)。第一可变负载730和第二可变负载740可以具有相同的电阻值，并且可以分别提供第一电流给第一输出节点ON1和第二输出节点ON2。复位电路750可以根据第二复位信号RST2而被关断。第一可变电流源771和第二可变电流源772可以接收第一复位信号RST1和第三复位信号RST3的互补信号RST1B和RST3B并且可以被关断。因此，可变电流电路770可以允许第四电流从第三公共节点CN3流到第二电源电压VL端子。复位电路750和虚设电路760可以被关断。在时钟信号CK的高电平时段期间，第一使能电路780可以被导通。放大电路710可以基于第一输入信号D和第二输入信号DB来改变第一输出节点ON1和第二输出节点ON2的电压电平。第二使能电路790可以在时钟信号CK的低电平时段和/或互补时钟信号CKB的高电平时段中被导通。锁存电路720可以保持第一输出节点ON1和第二输出节点ON2的电压电平。最大量的电流可以流过第一可变负载730、第二可变负载740和可变电流电路770。缓冲电路700可以以最大功耗为代价通过与具有高频率的时钟信号CK同步地对第一输入信号D和第二输入信号DB执行放大操作和锁存操作来产生第一输出信号Q和第二输出信号QB。
在低频模式(“LF模式”)下，第一复位信号RST1可以被使能为高电平，第二复位信号RST2和第三复位信号RST3可以被禁止为低电平。第一晶体管731和第三晶体管741可以被关断，第二晶体管732和第四晶体管742可以被导通。因此，第一可变负载730和第二可变负载740可以具有相同的电阻值，并且可以分别提供第二电流给第一输出节点ON1和第二输出节点ON2。低频模式下的第一可变负载730和第二可变负载740的电阻值可以大于高频模式下的第一可变负载730和第二可变负载740的电阻值。第二电流可以小于第一电流。复位电路750可以根据第二复位信号RST2而被关断。第一可变电流源771可以接收第一复位信号RST1的互补信号RST1B并且可以被关断。可变电流电路770可以允许第五电流从第三公共节点CN3流到第二电源电压VL端子。第五电流可以小于第四电流。在时钟信号CK的高电平时段中，放大电路710可以基于第一输入信号D和第二输入信号DB来改变第一输出节点ON1和第二输出节点ON2的电压电平。在时钟信号CK的低电平时段期间，锁存电路720可以保持第一输出节点ON1和第二输出节点ON2的电压电平。第一可变负载730和第二可变负载740可以向第一输出节点ON1和第二输出节点ON2提供小于第一电流的第二电流，可变电流电路770可以允许小于第四电流的第五电流流动。因此，可以降低缓冲电路700的功耗。即使当缓冲电路700的功耗降低时，缓冲电路700也可以通过与具有低频率的时钟信号CK同步地对第一输入信号D和第二输入信号DB执行放大操作和锁存操作来产生第一输出信号Q和第二输出信号QB。
在复位时段(“RESET”)期间，第一复位信号RST1和第二复位信号RST2可以被使能为高电平，第三复位信号RST3可以被禁止为低电平。第一晶体管731、第二晶体管732和第三晶体管741可以被关断，第四晶体管742可以被导通。因此，第一可变负载730和第二可变负载740可以具有不同的电阻值。第一可变负载730可以提供第三电流给第一输出节点ON1，第二可变负载740可以提供第二电流给第二输出节点ON2。第三电流可以小于第二电流，并且第三电流在第一晶体管731和第二晶体管732完全关断时可以为零。也就是说，经由第一可变负载730提供给第一输出节点ON1的电流可以被切断。可以关断第一可变电流源771以及可以接通第二可变电流源772。可变电流电路770可以允许第五电流从第三公共节点CN3流到第二电源电压VL端子。复位电路750可以根据第二复位信号RST2而导通，并且可以将第一输出节点ON1驱动到第二电源电压VL。复位电路750可以将第一输出节点ON1驱动到第二电源电压VL，而第二可变负载740将第二电流提供给第二输出节点ON2。因此，缓冲电路700可以在复位时段期间以最小功耗为代价来保持第一输出节点ON1和第二输出节点ON2具有预定的电压电平差。在一个实施例中，可以在复位时段期间使能第三复位信号RST3。当第三复位信号RST3被使能时，经由第二可变负载740提供给第二输出节点ON2的电流可以被切断，并且经由可变电流电路770从第三公共节点CN3流到第二电源电压VL端子的电流也可以被切断。当第三复位信号RST3在复位时段中被使能时，缓冲电路700的功耗可以进一步降低。
图8示出了图示根据本公开的一个实施例的半导体系统8的配置的图。半导体系统8可以包括第一半导体装置810和第二半导体装置820。第一半导体装置810可以提供第二半导体装置820执行操作所需的各种控制信号。第一半导体装置810可以包括各种装置。例如，第一半导体装置810可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)或存储器控制器的主机装置。第二半导体装置820可以是存储装置，存储装置可以包括易失性存储器和/或非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DARM)或同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电擦除和可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。
第二半导体装置820可以经由多个总线耦接到第一半导体装置810。多个总线可以是信号传送路径、链路或信道。多个总线可以包括时钟总线801和数据总线802。时钟总线801可以是单向的，数据总线802可以是双向的。第二半导体装置820可以经由时钟总线801耦接到第一半导体装置810，并且可以经由时钟总线801接收时钟信号CLK。时钟信号CLK可以包括一对或多对时钟。第二半导体装置820可以经由数据总线802耦接到第一半导体装置810，并且可以经由数据总线802从第一半导体装置810接收数据DQ，或者可以经由数据总线802向第一半导体装置810提供数据DQ。尽管未示出，但是多个总线还可以包括命令地址总线。命令地址总线可以是单向的。第二半导体装置820可以经由命令地址总线从第一半导体装置810接收命令地址信号。
第一半导体装置810可以包括时钟传送器811、数据传送器813和数据接收器814。时钟传送器811可以经由数据总线801将在第一半导体装置810内部生成的时钟信号CLK提供给第二半导体装置820。时钟传送器811可以通过基于时钟信号CLK驱动时钟总线801来将时钟信号CLK提供给第二半导体装置820，其中时钟信号CLK从诸如锁相环的时钟发生电路(未示出)产生。数据传送器813可以将第一半导体装置810的内部数据输出为数据DQ。数据传送器813可以经由数据总线802将数据DQ提供给第二半导体装置820。数据接收器814可以经由数据总线802接收由第二半导体装置820提供的数据DQ。
第二半导体装置820可以包括时钟接收器822、数据传送器823和数据接收器824。时钟接收器822可以耦接到时钟总线801并且可以接收时钟信号CLK，该时钟信号由第一半导体装置810经由时钟总线801提供。数据传送器823可以将数据DQ提供给第一半导体装置810。数据传送器823可以经由数据总线802将数据DQ提供给第一半导体装置810。数据接收器824可以经由数据总线802接收由第一半导体装置810提供的数据DQ。
第二半导体装置820可以包括时钟发生电路831、数据输入/输出(IO)电路832和数据储存区833。时钟发生电路831可以耦接到时钟接收器822，并且可以基于经由时钟接收器822提供的时钟信号CLK来产生多个内部时钟信号INCLK。第二半导体装置820可以接收由第一半导体装置810提供的数据DQ，以及与多个内部时钟信号INCLK同步地向第一半导体装置810提供数据DQ。第二半导体装置820可以基于多个内部时钟信号INCLK来接收或采样经由数据总线802提供的数据DQ。
数据IO电路832可以通过经由数据接收器824接收由第一半导体装置810提供的数据DQ来产生内部数据，以及可以基于内部数据来产生要经由数据传送器823提供给第一半导体装置810的数据DQ。数据IO电路832可以接收从时钟发生电路831产生的多个内部时钟信号INCLK。数据IO电路832可以与多个内部时钟信号INCLK同步地从数据DQ产生内部数据，以及从内部数据产生数据DQ。由数据IO电路832产生的内部数据可以储存在数据储存区833中。数据DQ可以由数据IO电路832从储存在数据储存区833中的内部数据来产生。数据储存区833可以是包括多个存储单元的存储单元阵列。数据储存区833可以包括多个位线(未示出)和多个字线(未示出)，并且可以包括耦接到多个位线和多个字线之间的交叉点的多个存储单元(未示出)。图5的时钟分频电路5(图1至图4、以及图7中示出的缓冲电路100至缓冲电路400、以及缓冲电路700可以应用于该时钟分频电路5中)可以被包括在时钟发生电路831中作为时钟发生电路831的元件。
虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅表示了有限数量的可能实施例。因此，缓冲电路以及使用其的时钟分频电路和半导体器件不应基于所描述的实施例而受到限制。相反，缓冲电路以及使用其的时钟分频电路和半导体器件应当根据所附权利要求并结合上面的描述和附图来解释。

Claims (26)

1.一种缓冲电路，包括：
放大电路，被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平；
锁存电路，被配置为锁存所述第一输出节点和所述第二输出节点的所述电压电平；
第一可变负载，被配置为基于复位信号来调节由处于所述第一电源电压的第一电源电压端子提供给所述第一输出节点的电流量；
第二可变负载，被配置为基于所述复位信号来调节由所述第一电源电压端子提供给所述第二输出节点的电流量；以及
复位电路，被配置为基于所述复位信号将所述第一输出节点驱动到所述第二电源电压。
2.如权利要求1所述的缓冲电路，
其中，在复位时段期间，所述第一可变负载提供给所述第一输出节点的电流量与所述第二可变负载提供给所述第二输出节点的电流量不同，以及
其中，在复位时段之外，所述第一可变负载提供给所述第一输出节点的电流量与所述第二可变负载提供给所述第二输出节点的电流量基本相同。
3.如权利要求1所述的缓冲电路，
其中，所述第一可变负载在所述复位信号处于被禁止状态时提供第一电流给所述第一输出节点，以及在所述复位信号处于被使能状态时提供第二电流给所述第一输出节点，以及且
其中，所述第一电流大于所述第二电流。
4.如权利要求3所述的缓冲电路，
其中，所述第二可变负载在所述复位信号处于被禁止状态时提供第一电流给所述第二输出节点，以及在所述复位信号处于被使能状态时提供第三电流给所述第二输出节点，以及
其中，所述第三电流小于所述第一电流且大于所述第二电流。
5.如权利要求1所述的缓冲电路，其中，当所述复位信号处于被使能状态时，所述复位电路将所述第一输出节点驱动到所述第二电源电压，以及其中，当所述复位信号处于被禁止状态时，所述复位电路被关断。
6.如权利要求1所述的缓冲电路，还包括虚设电路，所述虚设电路与所述第二输出节点耦接并且具有与所述复位电路基本相同的负载。
7.如权利要求1所述的缓冲电路，还包括：
第一使能电路，其与所述放大电路耦接，并且被配置为基于时钟信号来提供所述第二电源电压给所述放大电路；以及
第二使能电路，其与所述锁存电路耦接，并且被配置为基于所述时钟信号来提供所述第二电源电压给所述锁存电路。
8.如权利要求1所述的缓冲电路，还包括：可变电流电路，其被配置为基于所述复位信号来调节从所述放大电路和所述锁存电路流到处于所述第二电源电压的第二电源电压端子的电流量。
9.如权利要求8所述的缓冲电路，
其中，当所述复位信号处于被禁止状态时，所述可变电流电路允许第一电流量从所述放大电路和所述锁存电路流到所述第二电源电压端子，
其中，当所述复位信号处于被使能状态时，所述可变电流电路允许第二电流量从所述放大电路和所述锁存电路流到所述第二电源电压端子，以及
其中，所述第一电流量大于所述第二电流量。
10.一种缓冲电路，包括：
放大电路，被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平；
锁存电路，被配置为锁存所述第一输出节点和所述第二输出节点的电压电平；
第一可变负载，其耦接在处于所述第一电源电压的第一电源电压端子和所述第一输出节点之间，其中，所述第一可变负载的电阻值基于复位信号而变化；
第二可变负载，其耦接在所述第一电源电压端子和所述第二输出节点之间，其中，所述第二可变负载的电阻值基于复位信号而变化；以及
复位电路，被配置为基于所述复位信号将所述第一输出节点驱动到所述第二电源电压。
11.如权利要求10所述的缓冲电路，
其中，在复位时段期间，所述第一可变负载的所述电阻值与所述第二可变负载的所述电阻值不同，以及
其中，在所述复位时段之外，所述第一可变负载的所述电阻值与所述第二可变负载的所述电阻值基本相同。
12.如权利要求10所述的缓冲电路，
其中，所述第一可变负载在所述复位信号处于被禁止状态时具有第一电阻值，以及在所述复位信号处于被使能状态时具有第二电阻值，以及
其中，所述第一电阻值小于所述第二电阻值。
13.如权利要求12所述的缓冲电路，
其中，所述第二可变负载在所述复位信号处于被禁止状态时具有所述第一电阻值，以及在所述复位信号处于被使能状态时具有第三电阻值，以及
其中，所述第三电阻值小于所述第二电阻值且大于所述第一电阻值。
14.如权利要求10所述的缓冲电路，其中，当所述复位信号处于被使能状态时，所述复位电路将所述第一输出节点驱动到所述第二电源电压，以及其中，当所述复位信号处于被禁止状态时，所述复位电路被关断。
15.如权利要求10所述的缓冲电路，还包括虚设电路，所述虚设电路与所述第二输出节点耦接并且具有与所述复位电路基本相同的负载。
16.如权利要求10所述的缓冲电路，还包括：
第一使能电路，其与所述放大电路耦接，并且被配置为基于时钟信号来提供所述第二电源电压给所述放大电路；以及
第二使能电路，其与所述锁存电路耦接，并且被配置为基于所述时钟信号来提供所述第二电源电压给所述锁存电路。
17.如权利要求10所述的缓冲电路，还包括：可变电流电路，其被配置为基于所述复位信号来调节从所述放大电路和所述锁存电路流到处于所述第二电源电压的第二电源电压端子的电流量。
18.如权利要求17所述的缓冲电路，
其中，当所述复位信号处于被禁止状态时，所述可变电流电路允许第一电流量从所述放大电路和所述锁存电路流到所述第二电源电压端子，
其中，当所述复位信号处于被使能状态时，所述可变电流电路允许第二电流量从所述放大电路和所述锁存电路流到所述第二电源电压端子，以及
其中，所述第一电流量大于所述第二电流量。
19.一种缓冲电路，包括：
放大电路，其被配置为基于第一输入信号和第二输入信号来在第一电源电压和第二电源电压之间的范围内改变第一输出节点和第二输出节点的电压电平；
锁存电路，其被配置为锁存所述第一输出节点和所述第二输出节点的电压电平；
第一可变负载，其被配置为基于第一复位信号和第二复位信号来调节由处于所述第一电源电压的第一电源电压端子提供给所述第一输出节点的电流量；
第二可变负载，其被配置为基于所述第一复位信号和第三复位信号来调节由所述第一电源电压端子提供给所述第二输出节点的电流量；以及
复位电路，被配置为基于所述第二复位信号来将所述第一输出节点驱动到所述第二电源电压。
20.如权利要求19所述的缓冲电路，
其中，在高频模式下，所述第一复位信号、所述第二复位信号和所述第三复位信号均被禁止，
其中，所述第一可变负载和所述第二可变负载具有基本相同的电阻值，
其中，所述第一可变负载提供第一电流给所述第一输出节点，以及
其中，所述第二可变负载提供所述第一电流给所述第二输出节点。
21.如权利要求20所述的缓冲电路，
其中，在低频模式下，所述第一复位信号被使能，以及所述第二复位信号和所述第三复位信号被禁止，
其中，所述第一可变负载和所述第二可变负载具有基本相同的电阻值，
其中，所述第一可变负载提供第二电流给所述第一输出节点，
其中，所述第二可变负载提供所述第二电流给所述第二输出节点，以及
其中，所述第二电流小于所述第一电流。
22.如权利要求21所述的缓冲电路，
其中，在复位时段期间，所述第一复位信号和所述第二复位信号被使能，以及所述第三复位信号被禁止，
其中，所述第二可变负载的电阻值小于所述第一可变负载的电阻值，
其中，所述第一可变负载提供第三电流给所述第一输出节点，
其中，所述第二可变负载提供所述第二电流给所述第二输出节点，以及
其中，所述第三电流小于所述第二电流。
23.如权利要求19所述的缓冲电路，还包括：
第一使能电路，其与所述放大电路耦接，并且被配置为基于时钟信号来提供所述第二电源电压给所述放大电路；以及
第二使能电路，其与所述锁存电路耦接，并且被配置为基于所述时钟信号来提供所述第二电源电压给所述锁存电路。
24.如权利要求19所述的缓冲电路，还包括：可变电流电路，其被配置为基于所述第一复位信号和所述第三复位信号来调节从所述放大电路和所述锁存电路流到处于所述第二电源电压的第二电源电压端子的电流量。
25.如权利要求24所述的缓冲电路，
其中，当在高频模式期间所述第一复位信号和所述第三复位信号被禁止时，所述可变电流电路允许第四电流从所述放大电路和所述锁存电路流到所述第二电源电压端子，
其中，当在低频模式和复位时段之中的一个的期间所述第一复位信号被使能且所述第三复位信号被禁止时，所述可变电流电路允许第五电流从所述放大电路和所述锁存电路流到所述第二电源电压端子，以及
其中，所述第五电流小于所述第四电流。
26.如权利要求24所述的缓冲电路，其中，在所述第一复位信号和所述第三复位信号被使能的复位时段期间，所述可变电流电路切断从所述放大电路和所述锁存电路流到所述第二电源电压端子的电流。
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