CN101794619A - 页面缓冲电路和非易失性存储装置 - Google Patents

Abstract

本发明公开了一种页面缓冲电路和非易失性存储装置，该页面缓冲电路包括：感测放大单元，其配置成将参考电压与选择的存储块的位线的位线电压相比较，并且将感测节点的电压电平增加所述参考电压与所述位线电压之间的差，其中所述位线电压根据选择的存储单元的编程状态而经历改变；以及若干锁存电路，其配置成根据所述感测节点的电压电平来锁存编程验证数据。

Description

页面缓冲电路和非易失性存储装置

相关申请的交叉引用

本申请要求对2009年2月2日申请的韩国专利申请第10-2009-0008070号的优先权，该专利申请的整体内容通过引用结合于此。

技术领域

本发明涉及非易失性存储装置，并且更加具体地涉及能够存储3位信息的页面缓冲电路和非易失性存储装置。

背景技术

非易失性存储装置的例子有：随机存取存储器(RAM)，其能够进行数据的写入和擦除，并且当进入掉电模式时丢失数据；以及只读存储器(ROM)，其当进入掉电模式时保持数据，因此近来已广泛用于诸如数码相机、个人数字助理(PDA)和MP3播放器之类的便携式电子装置的存储介质。

非易失性存储装置可以包括存储单元阵列、行解码器、页面缓冲单元等等。存储单元阵列可以包括布置成行的多个字线、布置成列的多个位线以及对应于各个位线的多个单元串。

存储单元根据它们的编程状态可以具有变化的阈值电压。理想地，存储单元根据要被存储的数据的状态具有相同的阈值电压。然而实际上，当对存储单元执行编程操作时，因为诸如装置特性和耦合效应之类的各种外部环境，存储单元的阈值电压常常在每个区域中具有不同的概率分布。

图1A是非易失性存储装置的框图。

参考图1A，非易失性存储装置100包括存储单元阵列110、页面缓冲单元120、Y解码器130、X解码器140、电压供应单元150和控制单元160。

存储单元阵列110包括在存储块并排存储块(BK)的基础上选择的存储单元，并且配置成在其中写入数据和从中读取数据。存储单元耦合到字线和位线。存储块BK中的任何一个都可以被选择和启用，同时其余的存储块BK可以被禁用。进而，多个存储块BK可以共享位线。

页面缓冲单元120包括耦合到位线的页面缓冲器。页面缓冲器配置成存储将要在耦合到位线的存储单元中存储的数据，或者读取存储在存储单元中的数据并存储读取的数据。

Y解码器130配置成向页面缓冲器提拱数据IO路径。X解码器140配置成启用选择的存储块，并且将每个字线与用于供应操作电压的线路耦合。

电压供应单元150配置成生成用于编程、读取或擦除操作的高电压，并且控制单元160配置成控制非易失性存储装置100的操作，用于进行编程、读取或擦除操作。

图1B是图1A所示的页面缓冲单元120的页面缓冲器的电路图。

参考图1B，页面缓冲器包括位线选择单元121、感测单元122、预充电单元123、锁存单元124、数据感测单元125以及第一和第二验证单元126、127。

位线选择单元121配置成响应于位线选择信号SELBLE、SELBLO而选择偶位线BLE和奇位线BLO。感测单元122配置成感测选择的位线的电压并将感测节点SO的电压电平改变为感测到的电压。

预充电单元123配置成预充电感测节点SO，并且锁存单元124配置成接收并存储要被编程的数据或者存储读取的数据。数据感测单元125配置成根据感测节点SO的电压电平来控制锁存单元124，以便保持或改变锁存单元124的数据。

第一和第二验证单元126、127耦合到锁存单元124的锁存节点，并且配置成输出指示编程验证操作是否已完成的验证信号。

在这样的非易失性存储装置中，随着每存储单元可以存储的位的数目增加，用于确定存储的位的阈值电压的数目以及阈值电压在存储单元当中的分布增加，并且用于检查存储单元上的编程操作是否通过(例如，通过是其中编程已成功执行的状态)的验证测试的次数增加。

因此，已开发了一种快速验证方法，用于通过位线的一次预充电使用两个或更多验证电压来执行编程验证操作。

该快速验证方法可以通过以下来执行：预充电位线以便执行编程验证操作，并且连续地执行编程验证操作，同时顺序地提高向选择的字线施加的验证电压。

更加具体地，在这样的快速验证方法中，在向选择的字线施加第一验证电压之后，执行位线电压的第一估计操作。然后检查位线电压是否已改变。作为检查的结果，如果选择的存储单元具有大于第一验证电压的阈值电压，则位线保持在预充电状态下。

响应于选择的存储单元具有大于第一验证电压的阈值电压的判断，通过向选择的字线施加大于第一验证电压的第二验证电压，可以执行第二估计操作。在第二估计操作期间，如果位线保持在预充电状态下，则可以确定选择的存储单元具有大于第二验证电压的阈值电压。

如上所述，在位线的一次预充电的情况下，可以执行使用几个验证电压的编程验证操作。参考非易失性存储装置的存储单元阵列100的结构，同样耦合到预充电的位线的未被选择的存储块BK被禁用。然而，通过耦合到未被选择的存储块的位线可以生成泄漏电流。当在没有预充电位线的情况下连续地执行估计操作时，下述关注会上升：由于流过未被选择的存储块的位线泄漏电流，位线的电压电平逐渐下降。因此，在传统的快速验证方法中，其中可以通过位线的一次预充电来执行编程验证操作的次数可能被限制到两到三次。

发明内容

本发明涉及一种页面缓冲电路和非易失性存储装置，其通过对泄漏电流进行补偿，能够通过位线的一次预充电执行更多次数的快速感测操作。

根据本发明的一个方面的页面缓冲电路包括：感测放大单元，其配置成将参考电压与选择的存储块的位线的位线电压相比较，并且将感测节点的电压电平增加所述参考电压与所述位线电压之间的差，其中所述位线电压根据选择的存储单元的编程状态而经历改变；以及若干锁存电路，其配置成根据所述感测节点的电压电平来锁存编程验证数据。

所述参考电压是根据电压下降而变化的电压，所述电压下降起因于当所述位线被预充电时发生的所述位线的泄漏电流，其中所述位线由被选择的块和未被选择的存储块共享。

所述感测放大单元包括具有交叉耦合的部件的放大电路。

根据本发明的另一个方面的非易失性存储装置包括：存储单元阵列，其包括若干存储块，每个存储块包括存储单元，所述存储单元耦合到若干字线和若干位线以形成第一位线组和第二位线组；以及页面缓冲单元，其配置成包括页面缓冲器，每个页面缓冲器耦合到所述第一位线组中包括的第一位线中的至少一个，并且配置成当执行编程验证操作时，将通过起因于来自所述第二位线组中包括的第二位线的泄漏电流的电压下降而改变的第二位线电压与所述第一位线组中包括的第一位线的第一位线电压相比较，所述第一位线电压根据选择的存储单元的编程状态而变化，将感测节点的电压电平增加所述第一和第二位线电压之间的差，并且根据所述感测节点的电压电平来存储验证数据。

根据本发明的还有另一个方面的非易失性存储装置包括：存储单元阵列，其包括若干存储块，每个存储块包括存储单元，所述存储单元耦合到若干字线和若干位线；以及电压控制单元，其配置成响应于起因于由所述存储单元阵列的针对编程而选择的存储块与未被选择的存储块所共享的位线的泄漏电流的电压下降，在选择的存储块的快速编程验证操作中，在检查验证数据之前，将页面缓冲器的感测节点的电压电平增加所述电压下降的量。

附图说明

图1A是非易失性存储装置的框图；

图1B是图1A所示的页面缓冲单元的页面缓冲器的电路图；

图2A是根据本发明实施例的非易失性存储装置的示图；

图2B是页面缓冲器的电路图；

图2C是图2B所示的感测放大器的电路图；以及

图3是图示根据本发明实施例的执行编程验证操作的方法的时序图。

具体实施方式

在下文中，将参考附图详细地描述本公开的示例性实施例。附图被提供以允许本领域技术人员实施并使用本公开的示例性实施例。

图2A是根据本发明实施例的非易失性存储装置的示图。

参考图2A，根据本发明实施例的非易失性存储装置200包括存储单元阵列210和页面缓冲单元220，其中图2A图示了非易失性存储装置200的部件，它们对于理解示例性实施例合理地相关。

存储单元阵列210包括若干存储块BK<0:n>(仅示出了BK<0:1>)。存储块每个包括多个存储单元。根据例子的存储单元形成若干单元串。单元串耦合到各个位线，其中存储块BK<0:n>的单元串共享各个位线。

例如，位线可以包括第0至第1023偶位线BLE<0:1023>和第0至第1023奇位线BLO<0:1023>。位线进一步包括参考位线REF_BLE和REF_BLO，以便应对下述关注：在快速编程验证操作的执行期间，由于流过未被选择的存储块的泄漏电流，位线电压可能下降。

进而，每对偶位线和奇位线与页面缓冲器PB1耦合。

页面缓冲单元220包括若干页面缓冲器PB。页面缓冲器PB2耦合到参考位线REF_BLE、REF_BLO。包括参考位线REF_BLE、REF_BLO和页面缓冲器PB1的电路可以用于提供参考电压，以便确定其中位线电压由于泄漏电流流过未被选择的块而下降的程度。电压控制单元可以用于测量其中位线电压根据未被选择的块的泄漏电流而改变的程度(例如借助于参考电压)，并且可以用于基于测量的结果，当在编程验证操作期间锁存验证的结果时，为选择的位线放大页面缓冲器PB的感测节点的电压。

根据例子，流过未被选择的块的泄漏电流可以流过参考位线。在位线被预充电以便执行编程验证操作之后，可能发生起因于泄漏电流的电压下降。通过使用参考位线的位线电压作为参考电压，可以补偿这样的起因于泄漏电流的电压下降。

这里，耦合到参考位线REF_BLE、REF_BLO的存储单元根据例子处于擦除状态下，但是也可以处于任何的编程状态下。这是因为耦合到参考位线的漏极选择晶体管DST的栅极没有耦合到漏极选择线DSL，而是如所示的那样耦合到了接地节点Vss，从而维持了关断状态。这样一来，从参考位线REF_BLE、REF_BLO生成的泄漏电流就可以用参考位线REF_BLE、REF_BLO和附接到参考位线REF_BLE、REF_BLO的单元串块准确地测量。

下面更加详细地描述对其执行编程操作的耦合到位线的页面缓冲器PB1。

图2B是页面缓冲器的电路图。

参考图2B，根据本发明实施例的页面缓冲器PB1包括位线选择单元221、感测放大器(SA)222、感测单元223、预充电单元224、第一至第四锁存单元225至228、数据感测单元229以及第一和第二验证单元230、231。

位线选择单元221配置成选择偶位线BLE或奇位线BLO，并且将选择的位线与第一感测节点SO1耦合。SA222配置成将第一感测节点SO1的电压与参考电压SA_REF相比较，所述参考电压SA_REF由于未被选择的块的泄漏电流流过参考位线REF_BLE、REF_BLO而下降，SA222并且配置成基于比较的结果放大第二感测节点SO2的电压电平。

感测单元223配置成将感测到的第一感测节点SO1的电压电平传送到第二感测节点SO2。预充电单元224配置成对第二感测节点SO2进行预充电。

第一至第四锁存单元225至228耦合在第二感测节点SO2和数据感测单元229之间，并且配置成存储要被编程的数据或者读取的数据。第一至第四锁存单元225至228还可以存储编程验证的结果。

第一锁存单元225是用于接收要被编程的数据的高速缓冲锁存器。第二锁存单元226是用于锁存要被编程的数据的主锁存器。第三锁存单元227是用于执行编程和读取操作的临时锁存器。第四锁存单元228是用于根据编程状态存储标记数据的标记锁存器。

数据感测单元229配置成响应于第二感测节点SO2的电压电平改变选择的锁存器的数据。

第一验证单元230耦合在第一锁存单元225和第二锁存单元226之间，并且配置成控制用于编程验证操作的第一验证信号PBVER1的输出。第二验证单元231耦合在第二锁存单元226和第四锁存单元228之间，并且配置成控制用于编程验证操作的第二验证信号PBVER2的输出。

下面更加详细地描述页面缓冲器PB1。

位线选择单元221包括第一至第四NMOS晶体管N1至N4。SA222包括交叉耦合类型的放大电路。下面详细地描述SA222。

感测单元223包括第五NMOS晶体管N5，并且预充电单元224包括PMOS晶体管P。

第一锁存单元225包括第六至第九NMOS晶体管N6至N9以及第一和第二反相器IN1、IN2。第二锁存单元226包括第十至第十二NMOS晶体管N10至N12以及第三和第四反相器IN3、IN4。

第三锁存单元227包括第十三至第十五NMOS晶体管N13至N15以及第五和第六反相器IN5、IN6。第四锁存单元228包括第十六至第二十NMOS晶体管N16至N20以及第七和第八反相器IN7、IN8。

数据感测单元229包括第二十一NMOS晶体管N21，并且第一验证单元230包括第二十二至第二十四NMOS晶体管N22至N24。第二验证单元231包括第二十五和第二十六NMOS晶体管N25、N26。

页面缓冲器PB1进一步包括第二十七NMOS晶体管N27。

第一和第二NMOS晶体管N1、N2耦合在偶位线BLE和奇位线BLO之间。可变电压VIRPWR耦合到第一和第二NMOS晶体管N1、N2之间的节点。

第三NMOS晶体管N3耦合在偶位线BLE和第一感测节点SO1之间，并且第四NMOS晶体管N4耦合在奇位线BLO和第一感测节点SO1之间。

偶位线选择信号SELBLE输入到第三NMOS晶体管N3的栅极，并且奇位线选择信号SELBLO输入到第四NMOS晶体管N4的栅极。

第五NMOS晶体管N5耦合在第一感测节点SO1和第二感测节点SO2之间，并且感测控制信号PBSENSE输入到第五NMOS晶体管N5的栅极。

PMOS晶体管P耦合在电源电压和第二感测节点SO2之间。预充电控制信号PRECHSO_N输入到PMOS晶体管P的栅极。

第六和第七NMOS晶体管N6、N7串联耦合在第二感测节点SO2和接地节点之间。第一传输信号TRANC输入到第六NMOS晶体管N6的栅极。节点QC耦合到第七NMOS晶体管N7的栅极。

第一和第二反相器IN1、IN2以交叉耦合的布置耦合在节点QC和节点QC_N之间，以便形成第一锁存器L1。

第八NMOS晶体管N8耦合在节点QC和节点K1之间。第九NMOS晶体管N9耦合在节点QC_N和节点K1之间。第一复位信号CRST输入到第八NMOS晶体管N8的栅极。第一设置信号CSET输入到第九NMOS晶体管N9的栅极。

第十NMOS晶体管N10耦合在第二感测节点SO2和节点QM_N之间。第二传输信号TRANM输入到第十NMOS晶体管N10的栅极。

第三和第四反相器IN3、IN4以交叉耦合的布置耦合在节点QM和节点QM_N之间，以便形成第二锁存器L2。

第十一NMOS晶体管N11耦合在节点QM和节点K1之间。第十二NMOS晶体管N12耦合在节点QM_N和节点K1之间。第二复位信号MRST输入到第十一NMOS晶体管N11的栅极。第二设置信号MSET输入到第十二NMOS晶体管N12的栅极。

第十三NMOS晶体管N13耦合在第二感测节点SO2和节点QT_N之间。第三传输信号TRANT输入到第十三NMOS晶体管N13的栅极。

第五和第六反相器IN5、IN6以交叉耦合的布置耦合在节点QT和节点QT_N之间，以便形成第三锁存器L3。

第十四NMOS晶体管N14耦合在节点QT和节点K1之间。第十五NMOS晶体管N15耦合在节点QT_N和节点K1之间。第三复位信号TRST输入到第十四NMOS晶体管N14的栅极。第三设置信号TSET输入到第十五NMOS晶体管N15的栅极。

第十六和第十七NMOS晶体管N16、N17串联耦合在第二感测节点SO2和接地节点之间。第四传输信号TRANF输入到第十六NMOS晶体管N16的栅极，并且节点QF耦合到第十七NMOS晶体管N17的栅极。

第十八NMOS晶体管N18耦合在第二感测节点SO2和节点QF_N之间。第五传输信号TRANF_N输入到第十八NMOS晶体管N18的栅极，其中第四传输信号TRANF的反信号是第五产生信号TRANF_N。

第七和第八反相器IN7、IN8以交叉耦合的布置耦合在节点QF和节点QF_N之间，以便形成第第四锁存器L4。

第十九NMOS晶体管N19耦合在节点QF和节点K1之间。第二十NMOS晶体管N20耦合在节点QF_N和节点K1之间。第四复位信号FRST输入到第十九NMOS晶体管N19的栅极。第四设置信号FSET输入到第二十NMOS晶体管N20的栅极。

第二十一NMOS晶体管N21耦合在节点K1和接地节点之间，其中第二感测节点SO2耦合到第二十一NMOS晶体管N21的栅极。

第二十二NMOS晶体管N22耦合在接地节点和节点K2之间。第二十三和第二十四NMOS晶体管N23、N24耦合在节点K2和节点K3之间。节点QM耦合到第二十二NMOS晶体管N22的栅极，并且节点QC_N耦合到第二十三NMOS晶体管N23的栅极。进而，检查信号PBCHECK输入到第二十四NMOS晶体管N24的栅极。从节点K3输出第一验证信号PBVER1。

第二十五和第二十六NMOS晶体管N25、N26串联耦合在接地节点和第二验证信号PBVER2的输出端之间。节点QM耦合到第二十五NMOS晶体管N25的栅极，并且节点QF耦合到第二十六NMOS晶体管N26的栅极。

页面缓冲器PB1是耦合到位线的电路，所述位线与经历编程的存储单元耦合。根据例子，耦合到参考位线REF_BLE、REF_BLO的页面缓冲器PB2(在图2A中)可以处于擦除状态下。根据页面缓冲器PB1的示例性实施例，可以省略SA222。进而，在对位线进行预充电之后，页面缓冲器PB1的第一感测节点SO1的电压电平对应于参考电压SA_REF。页面缓冲器PB1所使用的参考电压SA_REF从参考位线REF_BLE、REF_BLO的页面缓冲器PB2的感测放大器222获得，并且随着参考位线REF_BLE、REF_BLO的位线电压由于泄漏电流流过未被选择的存储块下降而变化。亦即，在对用于页面缓冲器PB1和PB2两者的位线进行预充电之后，响应于流过未被选择的存储块的泄漏电流，参考位线REF_BLE、REF_BLO的电压下降。因此，SA222通过以下放大第二感测节点SO2的电压：针对参考位线REF_BLE、REF_BLO，使用从页面缓冲器PB2获得的参考电压SA_REF来进行比较，所述参考电压SA_REF响应于泄漏电流所造成的电压下降而改变。

与此同时，页面缓冲器PB1的SA222被构造如下。

图2C是图2B所示的感测放大器SA的电路图。

参考图2C，SA222包括第一至第三PMOS晶体管PM1至PM3和第一至第四NMOS晶体管NM1至NM4。

第一PMOS晶体管PM1耦合在电源电压和节点D1之间。反相启用信号EN_B输入到第一PMOS晶体管PM1的栅极。

第二PMOS晶体管PM2和第一NMOS晶体管NM1串联耦合在节点D1和节点D2之间。进而，第三PMOS晶体管PM3和第二NMOS晶体管NM2串联耦合在节点D1和节点D2之间。

第二PMOS晶体管PM2和第一NMOS晶体管NMI的栅极耦合到节点D4。节点D4耦合到第三PMOS晶体管PM3和第二NMOS晶体管NM2之间的点，并且还耦合到第一感测节点SO1。

进而，第三PMOS晶体管PM3和第二NMOS晶体管NM2的栅极耦合到节点D3。节点D3是第二PMOS晶体管PM2和第一NMOS晶体管NM1的中介点。这里，从参考位线REF_BLE、REF_BLO接收的参考电压SA_REF(亦即未被选择的存储块的泄漏电流)输入到节点D3。

第三NMOS晶体管NM3耦合在节点D2和接地节点之间。第四NMOS晶体管NM4耦合在节点D2和第二感测节点SO2之间。启用信号EN输入到第三和第四NMOS晶体管NM3、NM4的栅极。

响应于启用信号EN而驱动SA222。如果第一感测节点SO1的电压响应于参考电压SA_REF而改变，则SA222将第二感测节点SO2的电压增加参考电压SA_REF和第一感测节点SO1的电压之间的差。根据例子，如果参考电压SA_REF由于对应于参考电流SA_REF的泄漏电流而下降，则第一感测节点SO1的电压下降。

像这样，SA222通过至少改变第二感测节点SO2的电压电平对由泄漏电流引起的电压下降进行补偿。因此，预充电的位线电压的变化可以被防止/减少，而不管泄漏电流的发生。

下面描述根据本发明实施例的使用SA 222的编程验证操作。

图3是图示根据本发明实施例的执行编程验证操作的方法的时序图。

参考图3，当执行偶位线BLE和第一编程验证操作时，输入高电平“VCC+Vt”的偶位线选择信号SELBLE，以将偶位线BLE和第一感测节点SO1耦合在一起。进而，施加第一电压(V1)电平的感测控制信号PBSENSE，以对偶位线BLE进行预充电。

下一步，将偶位线BLE置于浮动状态以便执行第一估计操作。然后，向选择的字线施加第一验证电压PV1，并且向未被选择的字线施加通过偏置电压。

位线的电压电平根据耦合到选择的字线的选择的存储单元的编程状态而变化。

如果选择的存储单元具有大于第一验证电压PV1的阈值电压，则存储单元被关断，以便偶位线BLE的电压维持预充电状态。然而，如果选择的存储单元具有小于第一验证电压PV1的阈值电压，则存储单元被接通，以便将偶位线BLE放电至例如0V。

在完成第一估计操作之后，使用启用信号EN来感测第一估计操作的结果。第二感测节点SO2的电压电平根据偶位线(BLE)电压而变化。下一步，将第一编程验证操作的结果存储在选择的锁存器中。

在快速编程验证操作中，紧接着在第一编程验证操作之后执行第二编程验证操作，而不对位线进行预充电。为此目的，通过向选择的字线施加第二验证电压PV2来执行第二估计操作，并且通过第二感测节点SO2来感测第二估计操作的结果。

这里，未被选择的存储块保持被禁用，但是与选择的存储块共享位线。因此，从未被选择的存储块中生成泄漏电流。因此，由于相同的泄漏电流流过参考位线REF_BLE、REF_BLO，所以参考位线的电压电平由于泄漏电流而下降。

因此，耦合到参考位线的页面缓冲器PB(例如PB2)的第一感测节点SO1的电压电平由于泄漏电流而下降。在这种情况下，页面缓冲器PB2的第一感测节点SO1的电压电平变为参考电压SA_REF。

进而，耦合到正在对其执行编程操作的偶位线BLE的页面缓冲器PB(例如所示的PB1)的SA222将参考电压SA_REF与第一感测节点SO1的电压相比较，并且将第二感测节点SO2的电压电平增加参考电压SA_REF和第一感测节点SO1的电压之间的差。

在根据第二验证电压PV2执行估计操作的同时，可以通过SA222的操作来补偿起因于泄漏电流的位线电压的不希望有的减少。

因此，根据其中选择的存储单元被编程的程度可以持续感测验证数据。进而，由于起因于泄漏电流流过未被选择的存储块的电压下降被SA222补偿，所以在第二编程验证操作之后，可以随后执行使用第三和第四验证电压PV3、PV4的编程验证操作。

如上所述，依照根据本发明的页面缓冲电路和非易失性存储装置，当执行快速编程验证操作时，通过位线的一次预充电可以执行更多次数的编程验证操作。因此，可以减少执行编程操作所花费的时间。

Claims (10)

1.一种页面缓冲电路，包括：

感测放大单元，其配置成将参考电压与选择的存储块的位线的位线电压相比较，并且将感测节点的电压电平增加所述参考电压与所述位线电压之间的差，其中所述位线电压根据选择的存储单元的编程状态而经历改变；以及

若干锁存电路，其配置成根据所述感测节点的电压电平来锁存编程验证数据。

2.如权利要求1所述的页面缓冲电路，其中，所述参考电压是根据电压下降而变化的电压，所述电压下降起因于当所述位线被预充电时发生的所述位线的泄漏电流，其中所述位线由选择的存储块和未被选择的存储块共享。

3.如权利要求1所述的页面缓冲电路，其中，所述感测放大单元包括具有交叉耦合的部件的放大电路。

4.一种非易失性存储装置，包括：

存储单元阵列，其包括若干存储块，每个存储块包括存储单元，所述存储单元耦合到若干字线和若干位线以形成第一位线组和第二位线组；以及

页面缓冲单元，其配置成包括页面缓冲器，每个页面缓冲器耦合到所述第一位线组中包括的第一位线中的至少一个，并且配置成当执行编程验证操作时，将通过起因于来自所述第二位线组中包括的第二位线的泄漏电流的电压下降而改变的第二位线电压与所述第一位线组中包括的第一位线的第一位线电压相比较，所述第一位线电压根据选择的存储单元的编程状态而变化，将感测节点的电压电平增加所述第一和第二位线电压之间的差，并且根据所述感测节点的电压电平来存储验证数据。

5.如权利要求4所述的非易失性存储装置，其中，配置成在所述第二位线组中将所述第二位线组与单元串耦合在一起的第一选择晶体管配置成保持关断状态。

6.如权利要求5所述的非易失性存储装置，其中，接地节点与所述第一选择晶体管的栅极耦合。

7.如权利要求5所述的非易失性存储装置，其中，所述页面缓冲单元包括：

感测放大单元，其配置成将所述第一位线电压与所述第二位线电压相比较，并且将与所述第一位线耦合的所述感测节点的电压电平增加所述第一和第二位线电压之间的差；以及

若干锁存电路，其配置成根据所述感测节点的电压电平来锁存所述验证数据。

8.如权利要求7所述的非易失性存储装置，其中，所述第二位线电压对应于根据所述第二位线的电压下降而变化的电压，所述电压下降起因于当所述第二位线被预充电时发生的所述位线的泄漏电流，其中所述位线由所述存储单元阵列中的选择的存储块和未被选择的存储块共享。

9.如权利要求7所述的非易失性存储装置，其中，所述感测放大单元包括具有交叉耦合的部件的放大电路。

10.一种非易失性存储装置，包括：

存储单元阵列，其包括若干存储块，每个存储块包括存储单元，所述存储单元耦合到若干字线和若干位线；以及

电压控制单元，其配置成响应于起因于由所述存储单元阵列的针对编程而选择的存储块与未被选择的存储块所共享的位线的泄漏电流的电压下降，在选择的存储块的快速编程验证操作中，在检查验证数据之前，将页面缓冲器的感测节点的电压电平增加所述电压下降的量。

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