KR100389985B1

KR100389985B1 - 병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로

Info

Publication number: KR100389985B1
Application number: KR10-2001-0027081A
Authority: KR
Inventors: 고재간
Original assignee: 주식회사 티엘아이
Priority date: 2001-05-17
Filing date: 2001-05-17
Publication date: 2003-07-02
Also published as: KR20020088517A

Abstract

병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로가 게시된다. 데이터 변환 회로는 n개의 데이터를 병렬적으로 인도할 수 있는 n개의 데이터 입력 라인들; n개의 클락 신호들을 인도하는 n개의 클락 신호 라인들; 제1 전원 공급 라인과 직렬 출력 라인 사이에 커플드되는 주 풀업 트랜지스터; 및 제2 전원 공급 라인과 직렬 출력 라인 사이에 병렬로 커플드되는 복수개의 풀다운 회로부를 구비한다. 풀다운 회로부 각각은 제2 전원 공급 라인과 직렬 출력 라인 사이에 커플드되며, 소정의 보조 신호 라인의 신호에 의하여 게이팅되는 주 풀다운 트랜지스터; 상기 데이터 입력 라인들에 의하여 인도되는 데이터 중에서 적어도 2개의 데이터를 수신하며, 수신되는 데이터 중의 어느 하나를 적어도 하나의 클락 신호에 응답하여 선택하여 출력하는 먹서; 및 먹서로부터 출력되는 데이터에 응답하여, 보조 신호 라인의 신호를 풀업시키는 보조 풀업 트랜지스터를 포함한다.

Description

병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로{DATA CONVERTING CIRCUIT FOR CONVERTING PARALLEL DATA TO SERIAL DATA}

본 발명은 고속의 직렬 통신이 가능하도록 하는 회로에 관한 것으로서, 특히 병렬 데이터를 고속의 직렬 통신이 가능한 직렬 데이터로 변환시키는 데이터 변환 회로에 관한 것이다.

최근, 전자 공학 및 컴퓨터에 관한 기술들은 급속히 발전하고 있다. 이와 같은 기술의 발전으로 인하여, 이전까지는 별개로 존재하던 시스템들 사이의 통신이 이루어지고 있다. 회로 기판 상에서의 서로 별개의 칩들 사이, 하나의 시스템 내의 서로 별개의 회로 기판들 사이, 더 나아가 서로 별개인 시스템들 사이에도, 상호 통신이 이루어지고 있다.

이와 같은, 별개의 시스템들 사이의 통신은 종종 데이터의 전송 형태의 전환을 요구하기도 한다. 예를 들어, PC(personal computer), 워크-스테이션(workstation) 및 기타 컴퓨팅 시스템들은 내부적으로는 64 비트 또는 그 이상의 데이터 버스들을 사용하여 병렬로 데이터 전송이 가능하다. 반면에, 별개의 시스템들 사이의 데이터 전송은 2개 정도의 데이터 전송 라인을 통하여 수행된다. 그러므로, 별개의 시스템들 사이의 통신에 있어서는, 병렬 데이터를 직렬 데이터로 변환하는 데이터 변환 회로가 요구된다.

현재, 병렬 데이터를 직렬 데이터로 변환하는 기술에 대한 연구가 계속되고 있다. 이러한 연구들 중의 하나가 미국 특허 6,107,946에 게시되어 있다. 도 1은 종래의 데이터 변환 회로를 개념적으로 나타내는 도면이다. 도 1은 동시에 입력되는 10개의 데이터가, 10개의 클락 신호에 의하여 클락되어, 순차적으로 출력되는 기술을 개념적으로 도시한다. 도 2는 도1의 데이터 변환 회로를 구체적으로 나타내는 회로도이다. 도 3은 도 2의 데이터 변환 회로에 의하여, 10개의 병렬 데이터가 직렬 데이터로 변환되는 것을 보여주는 도면이다. 도 2 및 도 3을 참조하여, 병렬 데이터가 직렬 데이터로 전환되는 과정은 다음과 같이, 기술된다. 예를 들어, 병렬적으로 입력되는 제5 데이터(d5)가 출력되는 과정을 살펴보자. 제0 클락 신호(CK0)가 "하이(high)"이고, 제1 클락 신호(CK1)가 "로우(low)"인 구간 T1에서는, 하나의 쌍을 이루는 브랜치(branch) 회로들(110, 120)이 전류 패스를 형성할 수 있는 상태에 놓여진다. 여기서, 제5 데이터(d5)가 "하이"의 논리값이면, 브랜치 회로(120)가 전류 패스를 형성하여, 상보 출력 신호(/OUT)를 "로우"로 풀다운시킨다. 이때, 브랜치 회로(110)는 전류 패스를 형성하지 못하므로, 출력 신호(OUT)는 풀업 트랜지스터(103)에 의하여 "하이" 값을 유지한다. 그러므로, 출력 신호(OUT)는 제5 데이터(d5)의 값인 논리값 "하이"를 출력한다. 마찬가지 방법으로, 제5 데이터(d5)가 "로우"의 값이면, 출력 신호(OUT)는 "로우"로 풀다운된다. 전술한 바와 같은 방법으로, 출력 신호(OUT)는 제5 데이터(d5)의 값과 동일한 값을 출력한다. 즉, 구간 T1에서는, 제5 데이터(d5)의 값이 출력된다. 도 3을 참조하면, 클락 신호의 1 주기가 1/10 씩 분할되는 구간 T1 내지 T10에서, d5 →d6 →d7 →d8 →d9 →d0 →d1 →d2 →d3 →d4 의 순으로 병렬 데이터가 직렬 데이터로 변환된다.

그런데, 도 2에 도시된 종래의 변환 회로에서는, 출력 신호(OUT)를 발생하는 노드(N203)와 접지 전압(VSS) 사이에는 10개의 브랜치(branch) 회로가 병렬적으로연결된다. 그리고 각 브랜치 회로에는 3개의 앤모스 트랜지스터가 직렬로 연결된다. 그러므로, 각 브랜치 회로는 큰 폭(width)을 가지는 트랜지스터들을 포함한다. 따라서, 출력 신호(OUT)와 상보 출력 신호(/OUT)를 "하이" 상태로 풀업시키기 위한 풀업 트랜지스터들(103, 101)에는, 큰 폭을 가지는 10개의 트랜지스터에 의한 기생 부하가 부가된다. 이러한 기생 부하는 풀업 트랜지스터들(103, 101)에 풀업 속도를 현저히 저하시킨다.

결국, 도 2에 도시된 종래의 변환 회로는, 풀업 속도의 저하로 인하여, 전체적인 동작 속도가 현저히 저하되는 문제점을 가진다.

본 발명의 목적은 풀업 속도를 개선하여, 전체적으로 동작 속도가 개선되는 데이터 변환 회로를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 데이터 변환 회로를 개념적으로 나타내는 도면이다.

도 2는 도1의 데이터 변환 회로를 구체적으로 나타내는 회로도이다.

도 3은 도 2의 데이터 변환 회로에 의하여, 10개의 병렬 데이터가 직렬 데이터로 변환되는 것을 보여주는 도면이다.

도 4는 본 발명의 일실시예에 따른 병렬 데이터를 직렬 데이터로 변환하는 데이터 변환 회로를 개념적으로 나타내는 블록도이다.

도 5는 도 4의 논리곱/논리합 게이트를 포함하는 데이터 변환 회로를 구체적으로 나타내는 회로도이다.

도 6은 도 5의 데이터 변환 회로에 의하여, 10개의 병렬 데이터가 직렬 데이터로 변환되는 것을 보여주는 도면이다.

상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일면은 병렬 데이터를 직렬 데이터로 변환시키는 회로에 관한 것이다. 본 발명의 데이터 변환 회로는 제0 내지 제n-1(여기서, n≥2인 자연수) 데이터를 병렬적으로 인도할 수 있는 적어도 n개의 데이터 입력 라인들; 제0 내지 제n-1 클락 신호들을 인도하는 적어도 n개의 클락 신호 라인들; 제1 전원 공급 라인과 직렬 출력 라인 사이에 커플드되는 주 풀업 트랜지스터; 및 제2 전원 공급 라인과 상기 직렬 출력 라인 사이에 병렬로 커플드되는 복수개의 풀다운 회로부를 구비한다. 상기 제0 내지 제n-1의 데이터 각각이 대응하는 상기 풀다운 회로부로 전송된다. 그리고, 상기 풀다운 회로부 각각은 상기 제2 전원 공급 라인과 상기 직렬 출력 라인 사이에 커플드되며, 소정의 보조 신호 라인의 신호에 의하여 게이팅되는 주 풀다운 트랜지스터; 상기 데이터 입력 라인들에 의하여 인도되는 데이터 중에서 적어도 2개의 상기 데이터를 수신하며, 수신되는 상기 데이터 중의 어느 하나를 적어도 하나의 상기 클락 신호에 응답하여 선택하여 출력하는 먹서; 및 상기 먹서로부터 출력되는 상기 데이터에 응답하여, 상기 보조 신호 라인의 신호를 풀업시키는 보조 풀업 트랜지스터를 포함한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 4는 본 발명의 일실시예에 따른 병렬 데이터를 직렬 데이터로 변환하는 데이터 변환 회로를 개념적으로 나타내는 블록도이다. 도 4에 도시된 바와 같이, 데이터 변환 회로는 제0 내지 제9 데이터(d0~d9)를 인도하는 10개의 데이터 입력 라인들, 제0 내지 제9 클락 신호들(CK0~CK9)을 인도하는 10개의 클락 신호 라인들, 논리곱 게이트(401)와 논리합 게이트(403)로 구성되는 논리곱/논리합 게이트를 포함한다. 본 명세서에서 의미를 가지는 부분은 입력되는 데이터와 출력되는 데이터의 논리값이다. 그러므로, 다소의 위상차 또는 전압차가 있을지라도, 입력되는 데이터와 출력되는 데이터를 다같이 제0 내지 제9 데이터(d0~d9)로 기술된다. 10개의 데이터 입력 라인들에 의하여 병렬적으로 인도되는 제0 내지 제9 데이터(d0~d9)는 상기 논리곱/논리합 게이트로 입력된다. 그리고, 본 명세서에서 상기 제0 내지 제9 클락 신호들(CK0~CK9)은, 도 6에 도시된 바와 같이, 50%의 듀티 싸이클(duty cycle)을 가지는 신호들이다. 또한, 상기 제0 내지 제9 클락 신호들(CK0~CK9)은 동일한 클락 주기를 가지는 신호로서, 1/10 주기씩 순차적으로 쉬프트되는 신호이다. 병렬적으로 입력되는 제0 내지 제9 데이터(d0~d9)는, 상기 논리곱/논리합 게이트에서 제0 내지 제9 클락 신호(CK0~CK9)에 클락되어, 직렬적으로 출력된다.

도 5는 도 4의 논리곱/논리합 게이트를 구체적으로 나타내는 회로도이다. 도 5를 참조하면, 상기 논리곱/논리합 게이트는 2개의 부분으로 나뉘어 도시된다. 왼쪽에 도시된 회로는 출력 신호(OUT)를 발생하는 회로이다. 그리고, 오른쪽에 도시된 회로는 상보 출력 신호(/OUT)를 발생하는 회로로서, 왼쪽에 도시된 회로와 거의 동일하다. 다만, 오른쪽에 도시된 회로에서 입력되는 데이터는 왼쪽에 도시된 회로에서 입력되는 데이터가 반전된 데이터라는 점에서 차이가 있을 뿐이다. 그러므로, 본 명세서에서는 왼쪽에 도시된 회로를 중심으로, 데이터 변환 회로가 기술된다.

상기 논리곱/논리합 게이트에는, 주 풀업 트랜지스터(501), 및 복수개의 풀다운 회로부(505)가 포함된다. 주 풀업 트랜지스터(501)는 제1 전원 공급 라인(POSUL1)과 직렬 출력 라인(SEROUT) 사이에 커플드된다. 상기 주 풀업 트랜지스터(501)는 게이트 단자에 접지 전압(VSS)이 인가되는 피모스 트랜지스터로서, 비교적 작은 컨덕턴스(conductance)를 가진다. 본 실시예에서, 상기 제1 전원 공급 라인(POSUL1)은 전원 전압(VDD)이 인가된다.

상기 복수개의 풀다운 회로부(505)는 제2 전원 공급 라인(POSUL2)과 직렬 출력 라인(SEROUT) 사이에 커플드된다. 본 실시예에서, 상기 제2 전원 공급 라인(POSUL2)은 접지 전압(VSS)이 인가된다. 그러므로, 상기 복수개의 풀다운 회로부(505) 중의 어느 하나에 의하여 전류 패스가 형성되면, 직렬 출력 라인(SEROUT)으로부터 발생되는 출력 신호(OUT)의 전압은 접지 전압(VSS)으로 풀다운된다. 그러나, 상기 복수개의 풀다운 회로부(505) 중의 어느 하나에 의해서도 전류 패스가 형성되지 않는다면, 상기 출력 신호(OUT)는 전원 전압(VDD)을 유지된다.

계속하여, 상기 풀다운 회로부(505) 각각의 구체적인 구성에 대해서는, 가장 왼쪽의 풀다운 회로부(505)가 대표적인 예로서 기술된다. 풀다운 회로부(505)는 주 풀다운 트랜지스터(505a), 먹서(505b), 보조 풀업 트랜지스터(505c), 제1 내지 제4 보조 풀다운 트랜지스터(505d~505g)를 포함한다.

주 풀다운 트랜지스터(505a)는 소스 및 드레인 단자가 각각 제2 전원 공급 라인(POSUL2)과 직렬 출력 라인(SEROUT)에 연결되며, 게이트 단자가 보조 신호 라인(N505)에 연결되는 앤모스 트랜지스터이다. 그리고, 상기 주 풀다운 트랜지스터(505a)의 컨덕턴스(conductance)는 상기 주 풀업 트랜지스터(501)의 컨덕턴스(conductance)에 비하여 매우 크다. 따라서, 보조 신호 라인(N505)의 신호의 전압이 전원 전압(VDD) 쪽으로 풀업되면, 주 풀다운 트랜지스터(505a)가 "턴온"되어 출력 신호(OUT)의 전압을 접지 전압(VSS)으로 풀다운시킨다.

상기 먹서(505b)는 제0 병렬 데이터(d0)와 제5 병렬 데이터(d5)를 수신하여, 제0 클락 신호(CK0)에 의하여 하나를 선택하여 출력된다. 본 실시예에서는, 논리값 "하이"의 제0 클락 신호(CK0)에 응답하여, 제0 병렬 데이터(d0)가 선택된다. 그리고, 논리값 "로우"의 제0 클락 신호(CK0)에 응답하여, 제5 병렬 데이터(d5)가 선택된다.

상기 보조 풀업 트랜지스터(505c)는 소스와 드레인 단자가 각각 전원 전압(VDD)과 상기 보조 신호 라인(N505)에 연결되는 피모스 트랜지스터이다. 보조 풀업 트랜지스터(505c)의 게이트 단자에는, 상기 먹서(505b)의 출력 신호가 인가된다.

제1 및 제2 보조 풀다운 트랜지스터들(505d, 505e)은 상기 보조 신호 라인(N505)과 접지 전압(VSS) 사이에 직렬로 커플드되는 앤모스 트랜지스터이다. 제1 보조 풀다운 트랜지스터(505d)와 제2 보조 풀다운 트랜지스터(505e)는, 각각 제3 클락 신호(CK3)와 제4 클락 신호(CK4)에 응답하여, 게이팅된다.

제3 및 제4 보조 풀다운 트랜지스터들(505f, 505g)도 상기 보조 신호 라인(N505)과 접지 전압(VSS) 사이에 직렬로 커플드되는 앤모스 트랜지스터이다. 다만, 제3 보조 풀다운 트랜지스터(505f)와 제4 보조 풀다운 트랜지스터(505g)는, 각각 제8 클락 신호(CK8)와 제9 클락 신호(CK9)에 응답하여, 게이팅된다. 그리고, 상기 제1 내지 제4 보조 풀다운 트랜지스터(505d~505g)의 컨덕턴스(conductance)는 상기 보조 풀업 트랜지스터(505c)의 컨덕턴스(conductance)에 비하여 매우 크다. 본 명세서에서, 도 6에 도시된 바와 같이, 제8 클락 신호(CK8)와 제9 클락신호(CK9)는 각각 제3 클락 신호(CK3)와 제4 클락 신호(CK4)에 대하여 반대의 위상을 가지는 신호들이다. 따라서, 제3 클락 신호(CK3)와 제4 클락 신호(CK4)가 모두 "하이"인 구간 T5~T8 또는 제8 클락 신호(CK8)와 제9 클락 신호(CK9)가 모두 "하이"인 구간 T10, T1~T3에서는 상기 보조 신호 라인(N505)의 신호의 전압은 "로우" 상태를 유지한다.

그리고, 제3 클락 신호(CK3)와 제4 클락 신호(CK4) 중에서 하나의 신호만이 "하이"인 구간 T4 또는 T9에서는, 상기 먹서(505b)의 "로우" 출력에 응답한다. 즉, 제3 클락 신호(CK3)와 제4 클락 신호(CK4) 중에서 하나의 신호만이 "하이"인 구간 T4에서는, 상기 제0 클락 신호(CK0)가 "하이"이므로, 먹서(505b)는 제0 데이터(d0)를 선택하여 출력한다. 이때 제0 데이터(d0)의 값이 "로우"이면, 상기 보조 신호 라인(N505)의 신호의 전압은 보조 풀업 트랜지스터(505c)에 의하여 전원 전압(VDD) 쪽으로 풀업된다. 그러므로, 주 풀업 트랜지스터(505a)가 "턴온"되며, 궁극적으로 상기 출력 신호(OUT)는 "로우"로 풀다운된다.

만약, 제0 데이터(d0)의 값이 "하이"이면, 보조 풀업 트랜지스터(505c)는 "턴오프"되고, 상기 보조 신호 라인(N505)의 신호의 전압은 기생 캐퍼시터들에 의하여 접지 전압(VSS)을 유지한다. 따라서, 주 풀업 트랜지스터(505a)가 "턴오프"되며, 상기 출력 신호(OUT)는 "하이"로 유지된다.

결과적으로, 구간 T4에서는, 상기 출력 신호(OUT)는 제0 데이터(d0)의 값을 가진다. 마찬가지 방법으로, 구간 T9에서, 상기 출력 신호(OUT)는 제5 데이터(d5)의 값을 가진다.

다시 도 6을 참조하면, 상기 출력 신호(OUT)는 1 주기의 클락 신호 동안에, d7→d8→d9→d0→d1→d2→d3→d4→d5→d6의 순으로 입력되는 데이터를 직렬적으로 나타낸다. 따라서, 병렬적으로 입력되는 제0 내지 제9 데이터(d0~d9)가 직렬적으로 변환됨을 알 수 있다. 도 6에 도시된 본 발명의 데이터 변환 회로에 의한 데이터의 변환을 도 3에 도시된 종래의 데이터 변환 회로에 의한 변환과 비교하면, 출력되는 데이터의 순서에만 차이가 있을 뿐이며, 병렬적으로 입력되는 데이터가 직렬적으로 출력된다는 점에서는 차이가 없음을 알 수 있다. 그리고, 출력되는 데이터의 순서에 대한 제어는, 먹서에 입력되는 데이터의 연결관계를 조절함으로써, 쉽게 제어될 수 있음은 당업자에게는 자명한 사실이다.

한편, 본 발명의 데이터 변환 회로에서의 주 풀업 트랜지스터(501)에 연결되는 풀다운 회로부는 5개에 불과하다. 더욱이, 주 풀다운 트랜지스터(505a)는 단독으로 직렬 출력 라인(SEROUT)과 제2 전원 공급 라인(POSUL2)에 커플드된다. 그러므로, 본 발명에서의 주 풀업 트랜지스터(501)의 기생 부하는 도 2에 도시된 종래 기술에서의 풀업 트랜지스터(101)에 비하여, 현저히 감소된다. 따라서, 본 발명에서의 주 풀업 트랜지스터(501)의 풀업 속도는 현저히 향상되어, 고주파수의 직렬적인 데이터로 변환할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

전술한 바와 같은 본 발명의 데이터 변환 회로에 의하면, 주 풀업 트랜지스터의 기생 부하가 현저히 감소함으로 인하여, 풀업 속도가 개선되고, 전체적으로 데이터 변환 속도가 현저히 개선된다.

Claims

병렬 데이터를 직렬 데이터로 변환시키는 회로에 있어서,

제0 내지 제n-1(여기서, n≥2인 자연수) 데이터를 병렬적으로 인도할 수 있는 적어도 n개의 데이터 입력 라인들;

제0 내지 제n-1 클락 신호들을 인도하는 적어도 n개의 클락 신호 라인들;

제1 전원 공급 라인과 직렬 출력 라인 사이에 커플드되는 주 풀업 트랜지스터; 및

제2 전원 공급 라인과 상기 직렬 출력 라인 사이에 병렬로 커플드되는 복수개의 풀다운 회로부를 구비하고, 상기 제0 내지 제n-1의 데이터 각각이 대응하는 상기 풀다운 회로부로 전송되며,

상기 풀다운 회로부 각각은

상기 제2 전원 공급 라인과 상기 직렬 출력 라인 사이에 커플드되며, 소정의 보조 신호 라인의 신호에 의하여 게이팅되는 주 풀다운 트랜지스터;

상기 데이터 입력 라인들에 의하여 인도되는 데이터 중에서 적어도 2개의 상기 데이터를 수신하며, 수신되는 상기 데이터 중의 어느 하나를 적어도 하나의 상기 클락 신호에 응답하여 선택하여 출력하는 먹서; 및

상기 먹서로부터 출력되는 상기 데이터에 응답하여, 상기 보조 신호 라인의 신호를 풀업시키는 보조 풀업 트랜지스터

를 포함하는 것을 특징으로 하는 병렬 데이터를 직렬 데이터로 변환시키는데이터 변환 회로.
제1 항에 있어서, 상기 풀다운 회로부 각각은

상기 보조 신호 라인과 상기 제2 전원 공급 라인 사이에 직렬로 커플드되며, 서로 상이한 위상을 가지는 2개의 상기 클락 신호에 의하여 각각 게이팅되는 제1 및 제2 보조 풀다운 트랜지스터들; 및

상기 보조 신호 라인과 상기 제2 전원 공급 라인 사이에 직렬로 커플드되며, 상기 제1 및 제2 보조 풀다운 트랜지스터를 게이팅하는 상기 2개의 클락 신호와 반대의 위상을 가지는 다른 2개의 상기 클락 신호에 각각 게이팅되는 제3 및 제4 보조 풀다운 트랜지스터들

을 더 구비하는 것을 특징으로 하는 병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로.
제2 항에 있어서, 상기 제1 및 제2 보조 풀다운 트랜지스터를 게이팅하는 상기 2개의 클락 신호는

주기의 1/n 만큼 쉬프트되는 것을 특징으로 하는 병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로.
제2 항에 있어서, 상기 먹서에 의하여 수신되는 데이터는

제i 데이터와 제(i+n/2) 데이터를 포함하는 것을 특징으로 하는 병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로.